JPH1153295A - Ｐｃｉブリッジ - Google Patents

Ｐｃｉブリッジ

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JPH1153295A
JPH1153295A JP10169015A JP16901598A JPH1153295A JP H1153295 A JPH1153295 A JP H1153295A JP 10169015 A JP10169015 A JP 10169015A JP 16901598 A JP16901598 A JP 16901598A JP H1153295 A JPH1153295 A JP H1153295A
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JP
Japan
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pci
logic
bus
pci bus
local
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Application number
JP10169015A
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English (en)
Inventor
Sengo Kin
宣吾 金
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Publication date
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Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus

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Abstract

(57)【要約】 【課題】 規格変更や設計欠陥に対し容易に対応できる
ＰＣＩブリッジを提供することを目的とする。 【解決手段】 ＰＣＩバスからのリセット信号により初
期化され、ＰＣＩバスに関する構成情報を保存するＰＣ
Ｉレジスター４１０と、ＰＣＩバスからのリセット信号
により初期化され、ローカルバスに関する構成情報を保
存するローカルレジスター４２０と、ＰＣＩレジスター
４１０に保存された構成情報に基づいてインタフェース
を行うＰＣＩバスインタフェースロジック４３０と、ロ
ーカルレジスター４２０に保存された構成情報に基づい
てインタフェースを行うローカルバスインタフェースロ
ジック４４０と、ユーザからの命令により前記ＰＣＩバ
スインタフェースロジック４３０を再構成するロジック
変更手段とを備えた構成とした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はPCI（Peripheral Co
mponent Interconnect）バスとローカルバスをインタフ
ェースするPCIブリッジに係り、具体的には、インタフ
ェースロジックを再構成可能にして、PCIバス規格の変
更などに対処できるようにするPCIブリッジに関する。
【０００２】
【従来の技術】一般に、情報処理システムは一つ以上の
バスを含んでおり、各バスに結ばれる装置は、このバス
を介してデータ転送などの通信を行なう。例えば、典型
的なコンピュータシステムでは、中央処理装置が連結さ
れたローカルバスが含まれており、中央処理装置はこの
ローカルバスを介してローカルバスに結ばれた他の装置
と通信する。一方、かかるシステムはPCIバスなど一つ
以上の周辺（Peripheral）バスを含むことができ、この
周辺バスには入出力装置などの周辺装置が連結される。
ところが、ローカルバス及び周辺バスは、別の装置とこ
のバスに結ばれた装置間のデータ転送を行うに際して、
相異なる仕様を利用する。そして、各バスはこのような
それぞれの仕様によって製作される。このように、相異
なる仕様を利用するバス間をインタフェースする装置を
ブリッジと言い、特に、ローカルバスとPCIバスをイン
タフェースするブリッジをPCIブリッジと言う。
【０００３】図1は、PCIブリッジを含むコンピュータシ
ステムを概略的に示す図面である。これを参照すれば、
ローカルバス100には中央処理装置101、メモリ102及び
ローカル周辺装置103などが他の諸装置（図示せず）と
ともに結ばれており、PCIバス110にはPCI周辺装置111が
結ばれている。そして、ローカルバス100は、PCIブリッ
ジ120を介してPCIバス110と連結される。この種のシス
テムにおいて、PCIブリッジ120はローカルバス100とPCI
バス110をインタフェースする。すなわち、データ、ア
ドレス及び制御信号を両バス間に転送するに際して、PC
Iブリッジ120は両バス間の相異なる仕様による不一致を
一致せしめる。
【０００４】図2は、従来のPCIブリッジ200の内部構成
を示す図面である。図示の如く、従来のPCIブリッジ200
は、PCIバス110からのリセット信号に基づいて初期化さ
れ、PCIバスの構成（configuration）情報及びローカル
バスの構成情報をそれぞれ保存するPCIレジスター210及
びローカルレジスター220を具備する。そして、PCIバス
サイクルに沿ってPCIレジスター210に保存された構成情
報を判読し、アドレス指定、読出命令または書込命令な
どの要請命令を出力するPCIバスインタフェースロジッ
ク230、及びPCIバスサイクルに沿ってローカルレジスタ
ー220に保存された情報を判読し、PCIバスインタフェー
スロジック230からの要請命令に基づいてインタフェー
スを行なうローカルバスインタフェースロジック240を
具備する。この構成要素を具備する従来のPCIブリッジ2
00において、PCIレジスター210及びローカルレジスター
220に保存される構成情報はPCIブリッジ200に結ばれる
直列EEPROM（図示せず）に保存されており、PCIバス110
からのリセット信号に基づいてこの構成情報がPCIレジ
スター210及びローカルレジスター220に書込まれる。こ
のように、PCIブリッジ200が直列EEPROMより構成情報を
読み出してから、PCIレジスター210及びローカルレジス
ター220に書込むことを初期化すると言う。
【０００５】図3を参照して、PCIブリッジ200の初期化
手順につき説明すれば以下の通りである。電源がオンに
なれば、PCIバス110よりリセット信号が入力される（ス
テップ300）。すると、PCIレジスター210及びローカル
レジスター220においては直列EEPROMより構成情報を読
み出し、PCIバス110及びローカルバス100をセットする
（ステップ310，320）。このような初期化がなされてか
らは、PCIバス110からの命令サイクルに沿ってインタフ
ェースを行う。
【０００６】ところが、従来のPCIブリッジ200は、構造
自体がレジスターのみより成るロジック回路で構成され
ているがために、設計及び製作時にPCIの全規格を支援
しなければならない。しかし、各製造会社のPCI規格が
一致せず、たとえ一致するとしても、絶えずアップグレ
ードされている。このようなアップグレードは、以前の
バージョンのブリッジ素子との互換性を考慮するもの
の、新規な技術的効果に反するといって、以前のバージ
ョンが無視される場合もある。したがって、この場合に
はアップグレードを続けたり、ユーザに特定の機能への
使用を禁じたり、それとも適用されるシステムのバイオ
スを変更しなければならないといった不具合が生じる。
【０００７】
【発明が解決しようとする課題】本発明が果たそうとす
る目的は、PCIバスの規格変更及び設計欠陥に対し容易
に対応できるようPCIバスインタフェースロジックを変
更し得るPCIブリッジ素子を提供することである。
【０００８】
【課題を解決するための手段】前記目的を達成するため
の本発明によるPCIブリッジは、PCIバスとローカルバス
間をインタフェースし、前記PCIバスに結ばれる周辺装
置と前記ローカルバスに結ばれるシステム装置との間の
通信手段を提供するPCIブリッジにおいて、前記PCIバス
からのリセット信号により初期化され、前記PCIバスに
関する構成情報を保存するPCIレジスターと、前記PCIバ
スからのリセット信号により初期化され、前記ローカル
バスに関する構成情報を保存するローカルレジスター
と、前記PCIレジスターに保存された構成情報に基づい
てインタフェースを行うPCIバスインタフェースロジッ
クと、前記ローカルレジスターに保存された構成情報に
基づいてインタフェースを行うローカルバスインタフェ
ースロジックと、ユーザからの命令により前記PCIバス
インタフェースロジックを再構成するロジック変更手段
とを含む。
【０００９】
【発明の実施の形態】以下、添付の図面に基づいて本発
明の好適な実施の形態について説明する。図4は、本発
明によるPCIブリッジの構成要素を示すブロック図であ
る。これを参照すれば、本発明によるPCIブリッジ400
は、PCIレジスター410、ローカルレジスター420、PCIバ
スインタフェースロジック430、ローカルバスインタフ
ェースロジック440及びロジック変更装置450を具備す
る。
【００１０】PCIレジスター410は、PCIバスからのリセ
ット信号に基づいて初期化され、PCIバスに関する構成
情報を保存する。ローカルレジスター420は、PCIバスか
らのリセット信号に基づいて初期化され、ローカルバス
に関する構成情報を保存する。PCIバスインタフェース
ロジック430及びローカルバスインタフェースロジック4
40は、それぞれPCIレジスター410及びローカルレジスタ
ー420に保存された構成情報に基づいてインタフェース
を行う。そして、ロジック変更装置450は、ユーザから
の命令により前記PCIバスインタフェースロジックを再
構成する。
【００１１】このような構成を具備するPCIブリッジ400
は初期化されてから、図1のPCIバス110及びローカルバ
ス100をインタフェースする。ここで、初期化とは、PCI
レジスター410及びローカルレジスター420にPCIバス及
びローカルバスの構成情報がそれぞれ保存されることを
意味する。
【００１２】PCIブリッジ400が初期化されるに伴って、
PCIレジスター410はPCIバスの構成情報を保存し、ロー
カルレジスター420はローカルバスの構成情報、例え
ば、ローカルバスのタイミング、バスのサイズ及び待機
状態（Wait State）などを保存する。そして、このよう
な構成情報によりそれぞれの状態ロジック回路から成る
PCIバスインタフェースロジック430は、PCIバス110また
はPCI周辺装置111に対してスレーブ（Slave）としての
役割を演じ、ローカルバスインタフェースロジック440
にアドレス、データなどの信号を送る。この信号を受け
渡されたローカルバスインタフェースロジック440は、
ローカルバス100またはローカルバス100に結ばれた周辺
装置101，102，103に対しマスタ（Master）としての役
割を演じ、インタフェースを行なう。一方、逆方向のイ
ンタフェースが行われる場合には、PCIバスインタフェ
ースロジック430とローカルバスインタフェースロジッ
ク440は逆の動作を行う。
【００１３】以上のように、インタフェースを行なうPC
Iブリッジにおいて、PCIバスの規格がアップグレードさ
れるとか、製作上のエラーが生じた場合には、ロジック
変更装置450によりインタフェース動作を行なうPCIバス
インタフェースロジック430の状態ロジック回路を再構
成する。
【００１４】図5は、このような働きをするロジック変
更装置450の内部構成を概略的に示す図面である。これ
を参照すれば、ロジック変更装置450は、入力される命
令をアクセスする命令判読器500と、これをインタプリ
ティングされたコードに切り換えるデコーダ510及びこ
のコードに基づいて、PCIバスインタフェースロジック4
30内の状態ロジック回路を再構成する状態設定信号を出
力する状態記録器520を具備する。
【００１５】ロジック変更装置450によりPCIバスインタ
フェースロジック430内の状態ロジック回路を再構成す
る動作は初期化過程において行われ、このような過程が
図6にフローチャートとして示されている。これを参照
すれば、電源がオンになれば、PCIバス110はPCIブリッ
ジ400にリセット信号を送る（ステップ600）。PCIバス1
10のリセット信号線よりリセット信号を受け取ると、PC
Iブリッジ400は初期化作業を行なう。前記初期化作業に
よれば、PCIブリッジ400は、ユーザからの命令が入力さ
れたかをチェックする（ステップ610）。ユーザからの
命令が入力されなかった場合、すなわち、命令通過状態
の場合には、PCIレジスター410は外部メモリの一つであ
る直列EEPROMよりPCIバス規格による構成情報を読み出
して保存する。そして、ローカルレジスター420は、同
じく外部メモリの一つである直列EEPROMよりローカルバ
スの構成情報を読み出して保存し、かつPCIバス110及び
ローカルバス100をセットする（ステップ630，640）。
ところが、ステップ610においてユーザからの命令が入
力された場合には、PCIブリッジ400は入力された命令を
判読してPCIバスインタフェースロジック430に書込むこ
とにより、PCIバスインタフェースロジック430を再構成
する（ステップ620）。この動作はロジック変更装置450
により行われる。すなわち、ロジック変更装置450に命
令が入力されれば、命令判読器500においてアクセスし
た後に、デコーダ510によりインタプリティングされた
コードに変換される。そして、デコーダ510で出力する
コードは、状態記録器520によりPCIバスインタフェース
ロジック430に状態設定信号を出力することにより、PCI
バスインタフェースロジック430内の状態ロジック回路
を再構成する。この過程が終了した後に、PCIレジスタ
ー410は、外部メモリの一つである直列EEPROMよりPCIバ
ス規格による構成情報を読み出して保存する。そして、
ローカルレジスター420は同じく外部メモリの一つであ
る直列EEPROMよりローカルバスの構成情報を読み出して
保存し、かつPCIバス110及びローカルバス100をセット
する（ステップ630，640）。それから、PCIバスより信
号が入力されれば、書き込まれたロジックによりインタ
フェースを行なう。
【００１６】ユーザは、所定の命令語をPCIブリッジ400
に結ばれた直列EEPROMに保存した後に、ロジック変更装
置450にアクセスせしめるようにすることも可能であ
る。
【００１７】以下、従来のPCIブリッジとしてPLX Techn
ology INCのPLX9050を使用し、PCIバス規格の拡張ROM
（Expansion ROM）にアクセスする場合と、本発明によ
るPCIブリッジを使用して、拡張ROMにアクセスする場合
とを簡単に比較する。ここで、拡張ROMとは、ROMバイオ
スより支援されないプログラムを保存しているメモリを
言う。
【００１８】PCI規格によれば、PCIバス110は、PCIブリ
ッジ120のPCIレジスターの中の拡張ROMレジスター部分
に特定のデータを使ってセットする。そして、拡張ROM
をアクセスする時ごとに、PCIバス110はPCIレジスター
よりこのデータを読み出し、拡張ROMがセットされたか
どうかを確認する。この時、PCIブリッジ120が拡張ROM
領域を256バイトに割当しているなら、PCIバス110によ
り読み出された値は所定の値になる。PCIバス110により
拡張ROMがセットされたことが確認されれば、拡張ROMを
活性化せしめるために、最下位ビットのセットされた値
を再びPCIレジスターに使う。
【００１９】ところが、PLX9050は拡張ROMレジスターの
最下位ビットをアドレスデコードイネーブルビットに設
定したため、最下位ビットが1にセットされない限り、
動作できない。したがって、PCIバス110がPCI規格によ
りPLX9050内のPCIレジスターの拡張ROM領域をセットす
る場合、PLX9050は最下位ビットが1にセットされなかっ
たため、動作しない。この場合に、PCIバス110が拡張RO
Mのセット可否を確認するために読み出したデータは最
下位ビットが0の値になることから、PCIバス110はPLX90
50が拡張ROMを有しないことと判断する。従って、PLX90
50に結ばれた拡張ROMの機能を使用できなくなる。
【００２０】しかし、本発明によるPCIブリッジ400を使
用すれば、ユーザが命令を入力させ、ロジック変更装置
450をしてインタフェースロジックを変更せしめること
により、以上のような問題を解決しうる。
【００２１】
【発明の効果】以上述べたように、本発明は命令を行な
ってロジックを変更しうることから、PCIバスの規格が
変更されたり、製作上のエラーが生じた場合にもシステ
ムのバイオスの修正なしに容易に対処できる。本発明
は、図面に示す実施の形態に基づいて説明したが、これ
は単なる例示的なものに過ぎず、通常の知識を有した者
なら、これより各種の変形及び均等な他実施の形態が可
能であることが理解できる筈である。よって、本発明の
真の技術的保護範囲は、特許請求範囲の技術的思想によ
り決まるべきである。
【図面の簡単な説明】
【図１】 PCIブリッジを具備する情報処理システムを
示す概略的ブロック図である。
【図２】 従来のPCIブリッジの構成を示すブロック図
である。
【図３】 従来のPCIブリッジの初期化過程を示す流れ
図である。
【図４】 本発明によるPCIブリッジの構成を示すブロ
ック図である。
【図５】 図4のロジック変更装置の構成を示すブロッ
ク図である。
【図６】 図4のPCIブリッジの初期化過程を示す流れ図
である。
【符号の説明】
１００ ローカルバス １１０ ＰＣＩバス ４００ ＰＣＩブリッジ ４１０ ＰＣＩレジスター ４２０ ローカルレジスター ４３０ ＰＣＩバスインタフェースロジック ４４０ ローカルバスインタフェースロジック ４５０ ロジック変更装置 ５００ 命令判読器 ５１０ デコーダ ５２０ 状態記録器

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 PCIバスとローカルバス間をインタフェ
    ースし、前記PCIバスに結ばれる周辺装置と前記ローカ
    ルバスに結ばれるシステム装置との間の通信手段を提供
    するPCIブリッジにおいて、 前記PCIバスからのリセット信号により初期化され、前
    記PCIバスに関する構成情報を保存するPCIレジスター
    と、 前記PCIバスからのリセット信号により初期化され、前
    記ローカルバスに関する構成情報を保存するローカルレ
    ジスターと、 前記PCIレジスターに保存された構成情報に基づいてイ
    ンタフェースを行うPCIバスインタフェースロジック
    と、 前記ローカルレジスターに保存された構成情報に基づい
    てインタフェースを行うローカルバスインタフェースロ
    ジックと、 ユーザからの命令により前記PCIバスインタフェースロ
    ジックを再構成するロジック変更手段とを含むことを特
    徴とするPCIブリッジ。
  2. 【請求項２】 前記PCIバスインタフェースロジック
    は、 双方向のインタフェースを行うように構成されたそれぞ
    れの状態ロジック回路を具備することを特徴とする請求
    項１に記載のPCIブリッジ。
  3. 【請求項３】 前記ロジック変更手段は、 前記ユーザからの命令を処理し、前記PCIバスインタフ
    ェースロジック内の各状態ロジック回路に対する状態設
    定信号を生じることにより、前記状態ロジック回路が再
    構成されるようにすることを特徴とする請求項２に記載
    のPCIブリッジ。
  4. 【請求項４】 前記ロジック変更手段は、 前記ユーザからの命令をアクセスする命令判読器と、 前記命令判読器からのデータをインタプリティングされ
    たコードに切り換えるデコーダと、 前記デコーダからのコードに基づいて前記状態設定信号
    を出力する状態記録器とを含むことを特徴とする請求項
    ３に記載のPCIブリッジ。
  5. 【請求項５】 前記ロジック変更手段は、 外部メモリからの命令により前記PCIバスインタフェー
    スロジックを再構成することを特徴とする請求項1記載
    のPCIブリッジ。
  6. 【請求項６】 前記外部メモリは、 直列EEPROMであることを特徴とする請求項５に記載のPC
    Iブリッジ。
JP10169015A 1997-07-25 1998-06-16 Ｐｃｉブリッジ Pending JPH1153295A (ja)

Applications Claiming Priority (2)

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KR1019970035214A KR19990011955A (ko) 1997-07-25 1997-07-25 Pci 브리지
KR199735214 1997-07-25

Publications (1)

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ID=19515741

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