JP2001134543A - 電子機器 - Google Patents
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Abstract
(57)【要約】
【課題】 複数のマイクロコンピュータを有する電子機
器において、個々のマイクロコンピュータに対する情報
を効率よく供給させる。 【解決手段】 メモリカードにはマスタＣＰＵ１及びス
レーブＣＰＵ６それぞれのためのプログラムと定数デー
タが記憶されている。マスタＣＰＵ１はカードアダプタ
に装着されたメモリカードのヘッダー部を調べて、マス
タＣＰＵ用のデータとスレーブＣＰＵ用のデータの記憶
位置、サイズ、そしてＲＡＭに展開するときの書き込み
アドレスを識別する。そして、マスタＣＰＵ用のデータ
はＲＡＭ３４の指示された位置に書き込み、スレーブＣ
ＰＵ用のデータは、そのデータ差オズと書き込み位置情
報をシリアル転送してスレーブＣＰＵ６に転送する。ス
レーブＣＰＵは転送されてきたデータをＲＡＭ８の指示
された書き込み位置に書き込む。こうして、各々のＣＰ
Ｕは自身のＲＡＭへのデータ書き込みが終了すると、そ
のＲＡＭに書き込まれたデータに従って処理を開始す
る。
器において、個々のマイクロコンピュータに対する情報
を効率よく供給させる。 【解決手段】 メモリカードにはマスタＣＰＵ１及びス
レーブＣＰＵ６それぞれのためのプログラムと定数デー
タが記憶されている。マスタＣＰＵ１はカードアダプタ
に装着されたメモリカードのヘッダー部を調べて、マス
タＣＰＵ用のデータとスレーブＣＰＵ用のデータの記憶
位置、サイズ、そしてＲＡＭに展開するときの書き込み
アドレスを識別する。そして、マスタＣＰＵ用のデータ
はＲＡＭ３４の指示された位置に書き込み、スレーブＣ
ＰＵ用のデータは、そのデータ差オズと書き込み位置情
報をシリアル転送してスレーブＣＰＵ６に転送する。ス
レーブＣＰＵは転送されてきたデータをＲＡＭ８の指示
された書き込み位置に書き込む。こうして、各々のＣＰ
Ｕは自身のＲＡＭへのデータ書き込みが終了すると、そ
のＲＡＭに書き込まれたデータに従って処理を開始す
る。
Description
【０００１】
【発明の属する技術分野】本発明は電子機器、詳しくは
複数のマイクロコンピュータからなる電子機器に関する
ものである。
複数のマイクロコンピュータからなる電子機器に関する
ものである。
【０００２】
【従来の技術】従来、マイクロコンピュータを有する電
子機器の組み込み型制御プログラムや定数データはＲＯ
Ｍ化されて、基板上に装着されている。ＲＯＭの形態と
しては、紫外線消去可能で電気的書き込み可能なＥＰＲ
ＯＭ、消去・書き込み共に不可能なマスクＲＯＭが一般
的である。
子機器の組み込み型制御プログラムや定数データはＲＯ
Ｍ化されて、基板上に装着されている。ＲＯＭの形態と
しては、紫外線消去可能で電気的書き込み可能なＥＰＲ
ＯＭ、消去・書き込み共に不可能なマスクＲＯＭが一般
的である。
【０００３】通常、ＲＯＭ化された組み込み型制御プロ
グラムに不具備があった場合や、その動作仕様に変更が
あった場合には、ＥＰＲＯＭもしくはマスクＲＯＭを新
たなものと差し替える必要がある。
グラムに不具備があった場合や、その動作仕様に変更が
あった場合には、ＥＰＲＯＭもしくはマスクＲＯＭを新
たなものと差し替える必要がある。
【０００４】この欠点を解消するために、組み込み型制
御プログラムや定数データについても、例えば、パーソ
ナルコンピュータのアプリケーションソフト等と同様に
メモリカードやフロッピーデイスクで供給し、ＲＡＭ等
書換可能なメモリに一旦展開した後で、実行する方法が
考えられる。
御プログラムや定数データについても、例えば、パーソ
ナルコンピュータのアプリケーションソフト等と同様に
メモリカードやフロッピーデイスクで供給し、ＲＡＭ等
書換可能なメモリに一旦展開した後で、実行する方法が
考えられる。
【０００５】
【発明が解決しようとしている課題】しかしながら、複
数のマイクロコンピュータを有するこの種の装置におい
ては、個々のマイクロコンピュータ単位に上述したプロ
グラム読み込み手段を備えなければならず、装置の大型
化とコストの面で問題が残る。
数のマイクロコンピュータを有するこの種の装置におい
ては、個々のマイクロコンピュータ単位に上述したプロ
グラム読み込み手段を備えなければならず、装置の大型
化とコストの面で問題が残る。
【０００６】本発明はかかる従来技術に鑑みなされたも
のであり、複数のマイクロコンピュータを有する電子機
器において、個々のマイクロコンピュータに対する情報
を効率よく供給させることが可能な電子機器を提供しよ
うとするものである。
のであり、複数のマイクロコンピュータを有する電子機
器において、個々のマイクロコンピュータに対する情報
を効率よく供給させることが可能な電子機器を提供しよ
うとするものである。
【０００７】
【課題を解決するための手段】この課題を解決するた
め、本発明の電子機器は以下に示す構成を備える。すな
わち、複数のマイクロコンピュータからなる電子機器に
おいて、各々のマイクロコンピュータで使用される情報
を記憶した情報記憶媒体を備え、第１のマイクロコンピ
ュータは、前記情報記憶媒体に記憶された情報を識別す
る識別手段と、前記識別手段により識別された情報を該
当するマイクロコンピュータに供給する供給手段とを備
え、前記第１のマイクロコンピュータ以外のマイクロコ
ンピュータは、前記第１のマイクロコンピュータの供給
手段で供給されてきた情報を受け取り、受け取った情報
を格納する格納手段と、前記格納手段により格納された
情報に基づいて処理する処理手段とを備える。
め、本発明の電子機器は以下に示す構成を備える。すな
わち、複数のマイクロコンピュータからなる電子機器に
おいて、各々のマイクロコンピュータで使用される情報
を記憶した情報記憶媒体を備え、第１のマイクロコンピ
ュータは、前記情報記憶媒体に記憶された情報を識別す
る識別手段と、前記識別手段により識別された情報を該
当するマイクロコンピュータに供給する供給手段とを備
え、前記第１のマイクロコンピュータ以外のマイクロコ
ンピュータは、前記第１のマイクロコンピュータの供給
手段で供給されてきた情報を受け取り、受け取った情報
を格納する格納手段と、前記格納手段により格納された
情報に基づいて処理する処理手段とを備える。
【０００８】
【作用】かかる本発明の構成において、例えば情報記憶
媒体には各々のマイクロコンピュータで使用される情報
が格納されている。この情報記憶媒体の内容を第１のマ
イクロコンピュータが識別し、識別された情報をそれに
該当するマイクロコンピュータに供給する。各マイクロ
コンピュータは供給されてきた情報を格納し、その格納
した情報に基づいて処理を行う。
媒体には各々のマイクロコンピュータで使用される情報
が格納されている。この情報記憶媒体の内容を第１のマ
イクロコンピュータが識別し、識別された情報をそれに
該当するマイクロコンピュータに供給する。各マイクロ
コンピュータは供給されてきた情報を格納し、その格納
した情報に基づいて処理を行う。
【０００９】
【発明の実施の形態】以下、添付図面に従って本発明に
係る実施形態を詳細に説明する。
係る実施形態を詳細に説明する。
【００１０】図１に実施形態における電子機器のブロッ
ク構成図を示する。
ク構成図を示する。
【００１１】図中、１はマスタＣＰＵ、２はマスタＣＰ
ＵのブートＲＯＭ、３はマスタＣＰＵ１がアクセスする
ＲＡＭであり、外部から供給されるプログラムや定数デ
ータを格納し、またマスタＣＰＵ１のワークエリアとし
ても用いる。５は供給すべきプログラムや定数データを
格納したメモリカード、４はそのメモリカード５の内容
をバスを介してアクセスするためのカードアダプタであ
る。６はスレーブＣＰＵ、７はスレーブＣＰＵ６のブー
トＲＯＭ、８はスレーブＣＰＵ６のアクセスするＲＡＭ
であり、外部から供給されるプログラムや定数データを
格納し、またスレーブＣＰＵ６のワークエリアとしても
用いる。９、１０はそれぞれマスタＣＰＵ１及びスレー
ブＣＰＵ６が制御すべき負荷が接続されるＩ／Ｏであ
る。図示の如く、マスタＣＰＵ１とスレーブＣＰＵ６は
シリアル通信により、データの送受信が可能になってい
る。
ＵのブートＲＯＭ、３はマスタＣＰＵ１がアクセスする
ＲＡＭであり、外部から供給されるプログラムや定数デ
ータを格納し、またマスタＣＰＵ１のワークエリアとし
ても用いる。５は供給すべきプログラムや定数データを
格納したメモリカード、４はそのメモリカード５の内容
をバスを介してアクセスするためのカードアダプタであ
る。６はスレーブＣＰＵ、７はスレーブＣＰＵ６のブー
トＲＯＭ、８はスレーブＣＰＵ６のアクセスするＲＡＭ
であり、外部から供給されるプログラムや定数データを
格納し、またスレーブＣＰＵ６のワークエリアとしても
用いる。９、１０はそれぞれマスタＣＰＵ１及びスレー
ブＣＰＵ６が制御すべき負荷が接続されるＩ／Ｏであ
る。図示の如く、マスタＣＰＵ１とスレーブＣＰＵ６は
シリアル通信により、データの送受信が可能になってい
る。
【００１２】上述した構成において、本装置に電源が投
入されると、スレーブＣＰＵ６はブートＲＯＭ７に記憶
された必要最小限の初期化処理を行う。この初期化処理
の内容の一つとして、シリアル通信を介してマスタＣＰ
Ｕ１からの受信に備えた処理がある。いずれにしても、
初期化処理が終了すると、シリアル通信を介してのマス
タＣＰＵ１からのデータ受信待機状態になる。
入されると、スレーブＣＰＵ６はブートＲＯＭ７に記憶
された必要最小限の初期化処理を行う。この初期化処理
の内容の一つとして、シリアル通信を介してマスタＣＰ
Ｕ１からの受信に備えた処理がある。いずれにしても、
初期化処理が終了すると、シリアル通信を介してのマス
タＣＰＵ１からのデータ受信待機状態になる。
【００１３】一方、マスタＣＰＵ１も電源投入時にブー
トＲＯＭ２に記憶されているプログラムに従って必要な
初期化（シリアル通信に係る初期化処理含む）するが、
その後、カードアダプタ４に装着されたメモリカード５
からそこに記憶されている内容を読み出す。読み出した
内容がマスタＣＰＵ１のためのプログラム、定数データ
（以下、これらを総称して単にプログラムデータとい
う）ならばＲＡＭ３に格納し、スレーブＣＰＵ６のため
のプログラムデータならば、シリアル通信によりマスタ
ＣＰＵ１からスレーブＣＰＵ６に送る。スレーブＣＰＵ
６はマスタＣＰＵ１よりデータの受信があったときに
は、そのプログラムデータをＲＡＭ８に格納する。
トＲＯＭ２に記憶されているプログラムに従って必要な
初期化（シリアル通信に係る初期化処理含む）するが、
その後、カードアダプタ４に装着されたメモリカード５
からそこに記憶されている内容を読み出す。読み出した
内容がマスタＣＰＵ１のためのプログラム、定数データ
（以下、これらを総称して単にプログラムデータとい
う）ならばＲＡＭ３に格納し、スレーブＣＰＵ６のため
のプログラムデータならば、シリアル通信によりマスタ
ＣＰＵ１からスレーブＣＰＵ６に送る。スレーブＣＰＵ
６はマスタＣＰＵ１よりデータの受信があったときに
は、そのプログラムデータをＲＡＭ８に格納する。
【００１４】こうして、メモリカード５から必要なデー
タを全て読み出したのち、マスタＣＰＵ１は、ＲＡＭ３
に格納したプログラムに従って制御動作を開始し、スレ
ーブＣＰＵ６はＲＡＭ８に格納したプログラムに従って
制御動作を開始する。
タを全て読み出したのち、マスタＣＰＵ１は、ＲＡＭ３
に格納したプログラムに従って制御動作を開始し、スレ
ーブＣＰＵ６はＲＡＭ８に格納したプログラムに従って
制御動作を開始する。
【００１５】ここで、実施形態におけるメモリカード５
のプログラムデータの構造を図５に示し、以下にそれを
説明する。
のプログラムデータの構造を図５に示し、以下にそれを
説明する。
【００１６】図示の如く、メモリカード５のアドレス空
間におけるアドレス“００Ｈ（Ｈは１６進数を意味す
る。以下、同様。）から“０ＢＨ”までの１２バイトに
マスタＣＰＵ用プログラムデータとスレーブＣＰＵ用プ
ログラムデータのそれぞれについてメモリカード内での
格納されているアドレスとサイズ、及びそれぞれの実行
のための最終的なＲＡＭ上の格納先アドレスが書き込ま
れている。換言すれば、このメモリカード５のヘッダ部
（アドレス００Ｈ〜アドレス０ＢＨ）を調べれば、自身
（マスタＣＰＵ用プログラムがどこに格納されているの
か、スレーブＣＰＵ用プログラムデータがどこにあるの
か判別できるようになっている。
間におけるアドレス“００Ｈ（Ｈは１６進数を意味す
る。以下、同様。）から“０ＢＨ”までの１２バイトに
マスタＣＰＵ用プログラムデータとスレーブＣＰＵ用プ
ログラムデータのそれぞれについてメモリカード内での
格納されているアドレスとサイズ、及びそれぞれの実行
のための最終的なＲＡＭ上の格納先アドレスが書き込ま
れている。換言すれば、このメモリカード５のヘッダ部
（アドレス００Ｈ〜アドレス０ＢＨ）を調べれば、自身
（マスタＣＰＵ用プログラムがどこに格納されているの
か、スレーブＣＰＵ用プログラムデータがどこにあるの
か判別できるようになっている。
【００１７】上述した構成における電源投入時における
マスタＣＰＵ１及びスレーブＣＰＵ６の動作を以下に説
明する。
マスタＣＰＵ１及びスレーブＣＰＵ６の動作を以下に説
明する。
【００１８】先ず、マスタＣＰＵ１の動作処理手順を図
６のフローチャートに従い説明する。尚、当然のことな
がら、このフローチャートに係るプログラムはブートＲ
ＯＭ２に格納されているものである。
６のフローチャートに従い説明する。尚、当然のことな
がら、このフローチャートに係るプログラムはブートＲ
ＯＭ２に格納されているものである。
【００１９】電源が投入されると、先ずステップＳ１
で、ＣＰＵ１は自身の制御下にある各回路（図示せ
ず）、及びスレーブＣＰＵ６とのシリアル転送にかかる
初期設定を行う。
で、ＣＰＵ１は自身の制御下にある各回路（図示せ
ず）、及びスレーブＣＰＵ６とのシリアル転送にかかる
初期設定を行う。
【００２０】次いで、ステップＳ２に進んで、カードア
ダプタ４を介して、装着されたメモリカード５のヘッダ
を参照し、自身（マスタＣＰＵ）のプログラムデータの
記憶位置、サイズ及びスレーブＣＰＵ用プログラムデー
タの記憶位置、サイズを調べる。そして、次のステップ
Ｓ３において、マスタＣＰＵ用プログラムを読み込み、
それを指示されたＲＡＭ３のアドレス位置に書き込む。
この後、ステップＳ４において、スレーブＣＰＵ６がシ
リアル受信可になったかを確認する。スレーブＣＰＵ６
が受信可能になったと判断した場合には、検出したスレ
ーブＣＰＵ６用のプログラムデータの書き込み先アドレ
ス及びサイズをスレーブＣＰＵ６に転送し、続いてその
実態であるプログラムデータを送信する。
ダプタ４を介して、装着されたメモリカード５のヘッダ
を参照し、自身（マスタＣＰＵ）のプログラムデータの
記憶位置、サイズ及びスレーブＣＰＵ用プログラムデー
タの記憶位置、サイズを調べる。そして、次のステップ
Ｓ３において、マスタＣＰＵ用プログラムを読み込み、
それを指示されたＲＡＭ３のアドレス位置に書き込む。
この後、ステップＳ４において、スレーブＣＰＵ６がシ
リアル受信可になったかを確認する。スレーブＣＰＵ６
が受信可能になったと判断した場合には、検出したスレ
ーブＣＰＵ６用のプログラムデータの書き込み先アドレ
ス及びサイズをスレーブＣＰＵ６に転送し、続いてその
実態であるプログラムデータを送信する。
【００２１】こうして、マスタＣＰＵ１は自身のプログ
ラムがＲＡＭ３に格納され、且つ、スレーブＣＰＵ６の
動作プログラムの転送が終了すると、その制御をＲＡＭ
３に移す（具体的にはマスタＣＰＵ１のプログラムカウ
ンタＰＣをＲＡＭ３上の該当アドレスに更新させる）。
ラムがＲＡＭ３に格納され、且つ、スレーブＣＰＵ６の
動作プログラムの転送が終了すると、その制御をＲＡＭ
３に移す（具体的にはマスタＣＰＵ１のプログラムカウ
ンタＰＣをＲＡＭ３上の該当アドレスに更新させる）。
【００２２】次に、スレーブＣＰＵ６の電源投入時にお
ける動作を図７のフローチャートに従って説明する。
尚、このフローチャートに係るプログラムはブートＲＯ
Ｍ７に格納されていることは言うまでもない。
ける動作を図７のフローチャートに従って説明する。
尚、このフローチャートに係るプログラムはブートＲＯ
Ｍ７に格納されていることは言うまでもない。
【００２３】さて、電源が投入されると、ステップＳ１
１で、スレーブＣＰＵ６の制御下にある各回路（不図
示）やマスタＣＰＵ１とのシリアル転送にかかる初期化
処理を行う。そして、一連の初期化処理が終了した時点
で、マスタＣＰＵ１に受信可であることを示すステータ
ス信号を送出する（先の説明で、マスタＣＰＵ１がスレ
ーブＣＰＵ６が受信かであるか否かを判断したのは、こ
の信号を調べていることになる）。そして、次のステッ
プＳ１２において、マスタＣＰＵ１よりデータ受信に備
える。
１で、スレーブＣＰＵ６の制御下にある各回路（不図
示）やマスタＣＰＵ１とのシリアル転送にかかる初期化
処理を行う。そして、一連の初期化処理が終了した時点
で、マスタＣＰＵ１に受信可であることを示すステータ
ス信号を送出する（先の説明で、マスタＣＰＵ１がスレ
ーブＣＰＵ６が受信かであるか否かを判断したのは、こ
の信号を調べていることになる）。そして、次のステッ
プＳ１２において、マスタＣＰＵ１よりデータ受信に備
える。
【００２４】データ受信があったと判断した場合には、
ステップＳ１３に進み、先ず、スレーブＣＰＵ用プログ
ラムデータのＲＡＭ８に対する書き込み先アドレスとそ
のサイズを入力する。そして、それに続いて転送されて
きたプログラムデータをＲＡＭ８の指示されたアドレス
位置から順次書き込んでいく。こうして、指示されたサ
イズ分のデータ書き込みが終了すると、ＲＡＭ８にはス
レーブＣＰＵ６の動作プログラムが展開されたことにな
るから、次のステップＳ８で、制御をＲＡＭ８のプログ
ラムに移す。
ステップＳ１３に進み、先ず、スレーブＣＰＵ用プログ
ラムデータのＲＡＭ８に対する書き込み先アドレスとそ
のサイズを入力する。そして、それに続いて転送されて
きたプログラムデータをＲＡＭ８の指示されたアドレス
位置から順次書き込んでいく。こうして、指示されたサ
イズ分のデータ書き込みが終了すると、ＲＡＭ８にはス
レーブＣＰＵ６の動作プログラムが展開されたことにな
るから、次のステップＳ８で、制御をＲＡＭ８のプログ
ラムに移す。
【００２５】以上のようにして、２つ以上のＣＰＵのそ
れぞれのためのプログラムと定数データを同一の記憶媒
体とインタフェースを介して外部から供給できる。
れぞれのためのプログラムと定数データを同一の記憶媒
体とインタフェースを介して外部から供給できる。
【００２６】［第２の実施形態の説明］図２に第２の実
施形態における電子機器のブロック構成図を示す。
施形態における電子機器のブロック構成図を示す。
【００２７】尚、図示で、符号１〜１０は上述した第１
の実施形態と同じであるので、その説明は割愛する。図
示で、１１はスレーブＣＰＵ６のためのプログラムと定
数データを実行のために格納するＲＡＭである。このＲ
ＡＭ１１は２ポートＲＡＭ（いわゆるデュアルポートＲ
ＡＭ）であり、マスタＣＰＵ１、スレーブＣＰＵ６の双
方のＣＰＵバスに接続されていて、各々からアクセスす
ることが可能である。またマスタＣＰＵ１はＩ／Ｏ９を
介してスレーブＣＰＵ６のＨＡＬＴ信号とＲＥＳＥＴ信
号を制御できる。
の実施形態と同じであるので、その説明は割愛する。図
示で、１１はスレーブＣＰＵ６のためのプログラムと定
数データを実行のために格納するＲＡＭである。このＲ
ＡＭ１１は２ポートＲＡＭ（いわゆるデュアルポートＲ
ＡＭ）であり、マスタＣＰＵ１、スレーブＣＰＵ６の双
方のＣＰＵバスに接続されていて、各々からアクセスす
ることが可能である。またマスタＣＰＵ１はＩ／Ｏ９を
介してスレーブＣＰＵ６のＨＡＬＴ信号とＲＥＳＥＴ信
号を制御できる。
【００２８】マスタＣＰＵ１は、電源投入時にブートＲ
ＯＭ２に記憶されているプログラムに従ってメモリカー
ド５からその内容を読み出し、マスタＣＰＵ用プログラ
ムデータである場合にはＲＡＭ３に格納する。また、メ
モリカード５から読み出した内容がスレーブＣＰＵ６の
ためのプログラムデータであれば、２ポートＲＡＭ１１
に格納する。この作業の間、マスタＣＰＵ１はＨＡＬＴ
信号により、スレーブＣＰＵ６を停止状態に保持し、メ
モリカードから必要なデータを全て読み出したのち、ス
レーブＣＰＵ６のＨＡＬＴ状態を解除するとともに、Ｒ
ＥＳＥＴ信号によりリセットする。リセットされたスレ
ーブＣＰＵ６は２ポートＲＡＭ１１に格納されているプ
ログラムに従って動作を開始する。
ＯＭ２に記憶されているプログラムに従ってメモリカー
ド５からその内容を読み出し、マスタＣＰＵ用プログラ
ムデータである場合にはＲＡＭ３に格納する。また、メ
モリカード５から読み出した内容がスレーブＣＰＵ６の
ためのプログラムデータであれば、２ポートＲＡＭ１１
に格納する。この作業の間、マスタＣＰＵ１はＨＡＬＴ
信号により、スレーブＣＰＵ６を停止状態に保持し、メ
モリカードから必要なデータを全て読み出したのち、ス
レーブＣＰＵ６のＨＡＬＴ状態を解除するとともに、Ｒ
ＥＳＥＴ信号によりリセットする。リセットされたスレ
ーブＣＰＵ６は２ポートＲＡＭ１１に格納されているプ
ログラムに従って動作を開始する。
【００２９】以上のようにして、２つ以上のＣＰＵのた
めのプログラム、定数データを同一のインタフェースを
介して外部から供給できる。尚、このようにすること
で、スレーブＣＰＵ６のブートＲＯＭが不要にもなる。
めのプログラム、定数データを同一のインタフェースを
介して外部から供給できる。尚、このようにすること
で、スレーブＣＰＵ６のブートＲＯＭが不要にもなる。
【００３０】［第３の実施形態の説明］図３に第３の実
施形態における電子機器のブロック構成図を示す。尚、
同一符号は上述した第１の実施形態と同じである。
施形態における電子機器のブロック構成図を示す。尚、
同一符号は上述した第１の実施形態と同じである。
【００３１】図示において、１２はメモリカードをアク
セスするめのバスを切り換えるバスセレクタ部であり、
１３はバスセレクタ１２の選択対象を指示するスイッチ
部である。スイッチ部１３の設定が「Ａ」側のとき、マ
スタＣＰＵ１がメモリカードの内容を読み出すことがで
き、スイッチ部１３の設定が「Ｂ」側のときスレーブＣ
ＰＵ６がメモリカードの内容を読み出すことができる。
またスイッチ部１３の設定状態はＳＥＬ信号としてそれ
ぞれのＣＰＵのＩ／Ｏに入力される。１４、１５は電気
的消去／書き込みが可能なＥＥＰＲＯＭ（電気的に消去
可能な不揮発性メモリ）であり、各ＣＰＵが実行すべき
プログラム、定数データを格納する。ＥＥＰＲＯＭの替
わりにバッテリーバックアップされたＲＡＭを使用する
こともできる。
セスするめのバスを切り換えるバスセレクタ部であり、
１３はバスセレクタ１２の選択対象を指示するスイッチ
部である。スイッチ部１３の設定が「Ａ」側のとき、マ
スタＣＰＵ１がメモリカードの内容を読み出すことがで
き、スイッチ部１３の設定が「Ｂ」側のときスレーブＣ
ＰＵ６がメモリカードの内容を読み出すことができる。
またスイッチ部１３の設定状態はＳＥＬ信号としてそれ
ぞれのＣＰＵのＩ／Ｏに入力される。１４、１５は電気
的消去／書き込みが可能なＥＥＰＲＯＭ（電気的に消去
可能な不揮発性メモリ）であり、各ＣＰＵが実行すべき
プログラム、定数データを格納する。ＥＥＰＲＯＭの替
わりにバッテリーバックアップされたＲＡＭを使用する
こともできる。
【００３２】マスタＣＰＵ１、スレーブＣＰＵ６は共に
電源投入時にそれぞれのブートＲＯＭ２、７のプログラ
ムに従って立ち上がる。まず、ＳＥＬ信号の状態を調
べ、メモリカード５からプログラムを読み出すべきか否
かを判定する。ＳＥＬ信号が「０」の時マスタＣＰＵ１
はメモリカードの内容をＥＥＰＲＯＭ１４に格納し、そ
の後マスタＣＰＵ１はブートＲＯＭ２のプログラムによ
る制御から新たに更新されたＥＥＰＲＯＭ１４のプログ
ラムによる制御へと遷移する。
電源投入時にそれぞれのブートＲＯＭ２、７のプログラ
ムに従って立ち上がる。まず、ＳＥＬ信号の状態を調
べ、メモリカード５からプログラムを読み出すべきか否
かを判定する。ＳＥＬ信号が「０」の時マスタＣＰＵ１
はメモリカードの内容をＥＥＰＲＯＭ１４に格納し、そ
の後マスタＣＰＵ１はブートＲＯＭ２のプログラムによ
る制御から新たに更新されたＥＥＰＲＯＭ１４のプログ
ラムによる制御へと遷移する。
【００３３】一方、スレーブＣＰＵ６はメモリカード５
からプログラムを読み出すことなく、ブートＲＯＭ７の
プログラムによる制御から更新されなかったＥＥＰＲＯ
Ｍ１５のプログラムによる制御へと遷移する。ＳＥＬ信
号が「１」の時はその逆である。
からプログラムを読み出すことなく、ブートＲＯＭ７の
プログラムによる制御から更新されなかったＥＥＰＲＯ
Ｍ１５のプログラムによる制御へと遷移する。ＳＥＬ信
号が「１」の時はその逆である。
【００３４】以上のようにして、２つ以上のＣＰＵのた
めのプログラムのバージヨアツプを外部から供給できる
ことになる。
めのプログラムのバージヨアツプを外部から供給できる
ことになる。
【００３５】［第４の実施形態の説明］第４の実施形態
におけるブロック構成図を図４に示し、以下に説明す
る。符号の説明は上記実施形態と同じである。
におけるブロック構成図を図４に示し、以下に説明す
る。符号の説明は上記実施形態と同じである。
【００３６】図示において、１６はモデムである。モデ
ム１６とＣＰＵ１は例えばＲＳ２３２Ｃで接続される。
公衆回線を介して送られてきたプログラムデータはＲＡ
Ｍ３もしくはＥＥＰＲＯＭ１４に格納される。
ム１６とＣＰＵ１は例えばＲＳ２３２Ｃで接続される。
公衆回線を介して送られてきたプログラムデータはＲＡ
Ｍ３もしくはＥＥＰＲＯＭ１４に格納される。
【００３７】以上のようにして、ＣＰＵのためのプログ
ラム、定数データのバージョンアップを外部の装置から
供給できる。
ラム、定数データのバージョンアップを外部の装置から
供給できる。
【００３８】以上説明したように本実施形態によれば、
同一の情報供給装置から複数のＣＰＵに対するプログラ
ムデータ、すなわち、プログラムそのものとそのプログ
ラムが参照する定数データを供給することが可能にな
る。
同一の情報供給装置から複数のＣＰＵに対するプログラ
ムデータ、すなわち、プログラムそのものとそのプログ
ラムが参照する定数データを供給することが可能にな
る。
【００３９】特に、第１のＣＰＵが読みだしたデータが
第２のＣＰＵに必要なデータであった場合、共通にアク
セス可能なメモリ領域にそのデータを格納し、その後第
２のＣＰＵを起動することで、同一の記憶媒体から複数
のＣＰＵのいずれかに必要なデータを供給できる。
第２のＣＰＵに必要なデータであった場合、共通にアク
セス可能なメモリ領域にそのデータを格納し、その後第
２のＣＰＵを起動することで、同一の記憶媒体から複数
のＣＰＵのいずれかに必要なデータを供給できる。
【００４０】さらに、複数ＣＰＵのそれぞれから記憶媒
体へのアクセス経路を切り換えることで、同一の記憶媒
体から複数のＣＰＵのいずれかに必要なデータを供給で
きた。
体へのアクセス経路を切り換えることで、同一の記憶媒
体から複数のＣＰＵのいずれかに必要なデータを供給で
きた。
【００４１】また、外部からの供給手段として、メモリ
カードやフロッピー（登録商標）デイスクなどのオフラ
インメデイア以外に、公衆回線やＬＡＮを用いること
で、遠隔地からのバージョンアップも可能となる。
カードやフロッピー（登録商標）デイスクなどのオフラ
インメデイア以外に、公衆回線やＬＡＮを用いること
で、遠隔地からのバージョンアップも可能となる。
【００４２】
【発明の効果】以上説明したように本発明によれば、複
数のマイクロコンピュータを有する電子機器において、
個々のマイクロコンピュータに対する情報を効率よく供
給させることが可能になる。
数のマイクロコンピュータを有する電子機器において、
個々のマイクロコンピュータに対する情報を効率よく供
給させることが可能になる。
【図１】第１の実施形態における電子機器のブロック構
成図である。
成図である。
【図２】第２の実施形態における電子機器のブロック構
成図である。
成図である。
【図３】第３の実施形態における電子機器のブロック構
成図である。
成図である。
【図４】第４の実施形態における電子機器のブロック構
成図である。
成図である。
【図５】実施形態におけるメモリカード内部のデータ構
造説明図である。
造説明図である。
【図６】第１の実施形態におけるマスタＣＰＵのブート
プログラムの処理内容を示すフローチャートである。
プログラムの処理内容を示すフローチャートである。
【図７】第１の実施形態におけるスレーブＣＰＵのブー
トプログラムの処理内容を示すフローチャートである。
トプログラムの処理内容を示すフローチャートである。
１ マスタＣＰＵ ２、７ ブートＲＯＭ ３、８ ＲＡＭ ４ メモリアダプタ ５ メモリカード ６ スレーブＣＰＵ ９、１０ Ｉ／Ｏ １１ ２ポートＲＡＭ １２ バスセレクタ １３ スイッチ部 １４、１５ ＥＥＰＲＯＭ １６ モデム
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年８月３０日（２０００．８．３
０）
０）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】本発明はかかる従来技術に鑑みなされたも
のであり、複数マイクロコンピュータを有し、それぞれ
が制御対象を制御する電子機器において、それぞれのマ
イクロコンピュータ用のプログラムを１つの入力手段に
供給し、電源を投入するという単純な作業で、複数のマ
イクロコンピュータそれぞれに特化したプログラムを供
給でき、その動作を開始させることが可能な電子機器を
提供しようとするものである。
のであり、複数マイクロコンピュータを有し、それぞれ
が制御対象を制御する電子機器において、それぞれのマ
イクロコンピュータ用のプログラムを１つの入力手段に
供給し、電源を投入するという単純な作業で、複数のマ
イクロコンピュータそれぞれに特化したプログラムを供
給でき、その動作を開始させることが可能な電子機器を
提供しようとするものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】
【課題を解決するための手段】この課題を解決するた
め、本発明の電子機器は以下の構成を備える。すなわ
ち、マスタＣＰＵと、前記マスタＣＰＵにバスを介して
接続される第１ブートＲＯＭと、前記マスタＣＰＵにバ
スを介して接続され、前記マスタＣＰＵによって制御さ
れる第１負荷が接続される第１Ｉ／Ｏ手段と、前記マス
タＣＰＵにバスを介して接続され、前記第１負荷を制御
するためのプログラムデータが記憶される第１記憶手段
と、前記マスタＣＰＵにバスを介して接続され、外部か
ら供給されるプログラムデータを入力する入力手段と、
スレーブＣＰＵと、前記スレーブＣＰＵにバスを介して
接続される第２ブートＲＯＭと、前記スレーブＣＰＵに
バスを介して接続され、前記スレーブＣＰＵによって制
御される第２負荷が接続される第２Ｉ／Ｏ手段と、前記
スレーブＣＰＵにバスを介して接続され、前記第２負荷
を制御するためのプログラムデータが記憶される第２記
憶手段と、前記マスタＣＰＵと、前記スレーブＣＰＵと
の間でデータの送受信を行うための通信手段とを有し、
当該電子機器に電源が投入されると、前記マスタＣＰＵ
は、前記第１ブートＲＯＭに記憶されたプログラムに従
って前記通信手段を介した通信に係る初期化を含む初期
化処理を行うとともに、前記スレーブＣＰＵは、前記第
２ブートＲＯＭに記憶されたプログラムに従って、前記
通信手段を介する前記マスタＣＰＵからのデータ受信に
備えた処理を含む初期化処理を行って前記マスタＣＰＵ
にデータ受信可能状態であることを示すステータス情報
を送信し、前記マスタＣＰＵは、前記入力手段により入
力された情報が前記マスタＣＰＵのためのプログラムデ
ータであるか、前記スレーブＣＰＵのためのプログラム
データであるかを判断し、前記マスタＣＰＵのためのプ
ログラムデータならばそのプログラムデータを前記第１
記憶手段に格納し、前記スレーブＣＰＵのためのプログ
ラムデータならば、前記通信手段を介して受信したステ
ータス情報に基づいて前記スレーブＣＰＵがデータ受信
可能状態になったことを確認した後、前記スレーブＣＰ
Ｕのためのプログラムデータを前記通信手段を介して前
記スレーブＣＰＵに送信し、前記スレーブＣＰＵは、前
記マスタＣＰＵから前記通信手段を介してプログラムデ
ータを受信したときには、そのプログラムデータを前記
第２記憶手段に格納することを特徴とする。
め、本発明の電子機器は以下の構成を備える。すなわ
ち、マスタＣＰＵと、前記マスタＣＰＵにバスを介して
接続される第１ブートＲＯＭと、前記マスタＣＰＵにバ
スを介して接続され、前記マスタＣＰＵによって制御さ
れる第１負荷が接続される第１Ｉ／Ｏ手段と、前記マス
タＣＰＵにバスを介して接続され、前記第１負荷を制御
するためのプログラムデータが記憶される第１記憶手段
と、前記マスタＣＰＵにバスを介して接続され、外部か
ら供給されるプログラムデータを入力する入力手段と、
スレーブＣＰＵと、前記スレーブＣＰＵにバスを介して
接続される第２ブートＲＯＭと、前記スレーブＣＰＵに
バスを介して接続され、前記スレーブＣＰＵによって制
御される第２負荷が接続される第２Ｉ／Ｏ手段と、前記
スレーブＣＰＵにバスを介して接続され、前記第２負荷
を制御するためのプログラムデータが記憶される第２記
憶手段と、前記マスタＣＰＵと、前記スレーブＣＰＵと
の間でデータの送受信を行うための通信手段とを有し、
当該電子機器に電源が投入されると、前記マスタＣＰＵ
は、前記第１ブートＲＯＭに記憶されたプログラムに従
って前記通信手段を介した通信に係る初期化を含む初期
化処理を行うとともに、前記スレーブＣＰＵは、前記第
２ブートＲＯＭに記憶されたプログラムに従って、前記
通信手段を介する前記マスタＣＰＵからのデータ受信に
備えた処理を含む初期化処理を行って前記マスタＣＰＵ
にデータ受信可能状態であることを示すステータス情報
を送信し、前記マスタＣＰＵは、前記入力手段により入
力された情報が前記マスタＣＰＵのためのプログラムデ
ータであるか、前記スレーブＣＰＵのためのプログラム
データであるかを判断し、前記マスタＣＰＵのためのプ
ログラムデータならばそのプログラムデータを前記第１
記憶手段に格納し、前記スレーブＣＰＵのためのプログ
ラムデータならば、前記通信手段を介して受信したステ
ータス情報に基づいて前記スレーブＣＰＵがデータ受信
可能状態になったことを確認した後、前記スレーブＣＰ
Ｕのためのプログラムデータを前記通信手段を介して前
記スレーブＣＰＵに送信し、前記スレーブＣＰＵは、前
記マスタＣＰＵから前記通信手段を介してプログラムデ
ータを受信したときには、そのプログラムデータを前記
第２記憶手段に格納することを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【作用】かかる本発明の構成において、入力手段にプロ
グラムデータを入力し、装置をブートさせると、マスタ
ＣＰＵは第１ブートＲＯＭにしたがってまず通信手段を
介した通信に係る初期化を含む初期化処理を行う。ま
た、スレーブＣＰＵもまた、第２ブートＲＯＭに記憶さ
れたプログラムに従って、通信手段を介するマスタＣＰ
Ｕからのデータ受信に備えた処理を含む初期化処理を行
って、マスタＣＰＵにデータ受信可能状態であることを
示すステータス情報を送信する。そして、マスタＣＰＵ
は、入力手段により入力された情報がマスタＣＰＵのた
めのプログラムデータであるか、スレーブＣＰＵのため
のプログラムデータであるかを判断し、マスタＣＰＵの
ためのプログラムデータならばそのプログラムデータを
第１記憶手段に格納し、スレーブＣＰＵのためのプログ
ラムデータならば、通信手段を介して受信したステータ
ス情報に基づいてスレーブＣＰＵがデータ受信可能状態
になったことを確認した後、スレーブＣＰＵのためのプ
ログラムデータを通信手段を介してスレーブＣＰＵに送
信する。スレーブＣＰＵは、マスタＣＰＵから通信手段
を介してプログラムデータを受信したときには、そのプ
ログラムデータを第２記憶手段に格納する。
グラムデータを入力し、装置をブートさせると、マスタ
ＣＰＵは第１ブートＲＯＭにしたがってまず通信手段を
介した通信に係る初期化を含む初期化処理を行う。ま
た、スレーブＣＰＵもまた、第２ブートＲＯＭに記憶さ
れたプログラムに従って、通信手段を介するマスタＣＰ
Ｕからのデータ受信に備えた処理を含む初期化処理を行
って、マスタＣＰＵにデータ受信可能状態であることを
示すステータス情報を送信する。そして、マスタＣＰＵ
は、入力手段により入力された情報がマスタＣＰＵのた
めのプログラムデータであるか、スレーブＣＰＵのため
のプログラムデータであるかを判断し、マスタＣＰＵの
ためのプログラムデータならばそのプログラムデータを
第１記憶手段に格納し、スレーブＣＰＵのためのプログ
ラムデータならば、通信手段を介して受信したステータ
ス情報に基づいてスレーブＣＰＵがデータ受信可能状態
になったことを確認した後、スレーブＣＰＵのためのプ
ログラムデータを通信手段を介してスレーブＣＰＵに送
信する。スレーブＣＰＵは、マスタＣＰＵから通信手段
を介してプログラムデータを受信したときには、そのプ
ログラムデータを第２記憶手段に格納する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】
【発明の効果】以上説明したように本発明によれば、複
数マイクロコンピュータを有し、それぞれが制御対象を
制御する電子機器において、それぞれのマイクロコンピ
ュータ用のプログラムを１つの入力手段に供給し、電源
を投入するという単純な作業で、複数のマイクロコンピ
ュータそれぞれに特化したプログラムを供給でき、その
動作を開始させることが可能になる。
数マイクロコンピュータを有し、それぞれが制御対象を
制御する電子機器において、それぞれのマイクロコンピ
ュータ用のプログラムを１つの入力手段に供給し、電源
を投入するという単純な作業で、複数のマイクロコンピ
ュータそれぞれに特化したプログラムを供給でき、その
動作を開始させることが可能になる。
Claims (4)
- 【請求項１】 複数のマイクロコンピュータからなる電
子機器において、 各々のマイクロコンピュータで使用される情報を記憶す
る情報記憶媒体を備え、 第１のマイクロコンピュータは、 前記情報記憶媒体に記憶された情報を識別する識別手段
と、 前記識別手段により識別された情報を該当するマイクロ
コンピュータに供給する供給手段とを備え、前記第１の
マイクロコンピュータ以外のマイクロコンピュータは、 前記第１のマイクロコンピュータの供給手段で供給され
てきた情報を受け取り、受け取った情報を格納する格納
手段と、 前記格納手段により格納された情報に基づいて処理する
処理手段と、を備えることを特徴とする電子機器。 - 【請求項２】 前記供給手段はデータを転送する転送手
段でることを特徴とする請求項１に記載の電子機器。 - 【請求項３】 前記第１のマイクロコンピュータとそれ
以外のマイクロコンピュータとは２ポートメモリで接続
されており、前記供給手段は該当する情報を対応するマ
イクロコンピュータの２ポートメモリに書き込む手段で
あることを特徴とする請求項１に記載の電子機器。 - 【請求項４】 前記第１のマイクロコンピュータとそれ
以外のマイクロコンピュータとは回線で接続されてお
り、前記供給手段は前記回線を介して情報を供給するこ
とを特徴とする請求項１に記載の電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000234646A JP2001134543A (ja) | 2000-08-02 | 2000-08-02 | 電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000234646A JP2001134543A (ja) | 2000-08-02 | 2000-08-02 | 電子機器 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08214691A Division JP3310990B2 (ja) | 1991-04-15 | 1991-04-15 | 電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001134543A true JP2001134543A (ja) | 2001-05-18 |
Family
ID=18726987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000234646A Pending JP2001134543A (ja) | 2000-08-02 | 2000-08-02 | 電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001134543A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7640371B2 (en) | 2003-08-04 | 2009-12-29 | Nec Corporation | Integrated circuit and information processing apparatus |
| JP2010003151A (ja) * | 2008-06-20 | 2010-01-07 | Renesas Technology Corp | データ処理装置 |
| JP2010204326A (ja) * | 2009-03-03 | 2010-09-16 | Canon Inc | 携帯機器および撮像装置 |
-
2000
- 2000-08-02 JP JP2000234646A patent/JP2001134543A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7640371B2 (en) | 2003-08-04 | 2009-12-29 | Nec Corporation | Integrated circuit and information processing apparatus |
| JP2010003151A (ja) * | 2008-06-20 | 2010-01-07 | Renesas Technology Corp | データ処理装置 |
| JP2010204326A (ja) * | 2009-03-03 | 2010-09-16 | Canon Inc | 携帯機器および撮像装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030829 |