JPH09508227A

JPH09508227A - Ｐｃｉバス・コンピュータのための使用可／使用不可拡張ｒｏｍを有する追加ボード

Info

Publication number: JPH09508227A
Application number: JP8535148A
Authority: JP
Inventors: コーエン、アリエル; ホーランド、ウィリアム、ギャヴィン; ローガン、ジョセフ、フランクリン; パラッシュ、アヴィ
Original assignee: インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
Priority date: 1995-05-22
Filing date: 1996-05-03
Publication date: 1997-08-19
Anticipated expiration: 2016-05-03
Also published as: PL323387A1; JP3364495B2; KR19980703852A; CN1185218A; EP0827609A1; CN1085864C; WO1996037842A1; DE69602091D1; KR100262677B1; PL182189B1; PL183127B1; EP0827609B1; US5608876A

Abstract

(57)【要約】周辺コンポーネント相互接続（ＰＣＩ）コンピュータにおいて使用するためのアダプタ又は追加カードはそのカードをＰＣＩバスに結合するユニバーサル・モジュールを含む。そのモジュールはそのアダプタ上のマイクロプロセッサによってロードされる一組の選択的にプログラム可能な構成レジスタを含む。そのモジュール上には、構成レジスタが完全にロードされるまでＰＣＩプロセッサによるその構成レジスタのアクセスを禁止するコマンドを発生する回路配列がある。もう１つの回路配列は、すべてのビットが論理的「０」にセットされた場合、拡張ＲＯＭベース・アドレス・レジスタを「読取り／書込み」レジスタ又は読取り専用レジスタとしてＰＣＩコンピュータに与える。拡張ＲＯＭベース・アドレス・レジスタがすべてのビットを「０」にセットされた読取り専用レジスタとして与えられる場合、ＰＣＩコンピュータは追加カード上に拡張ＲＯＭが存在しないものと結論する。拡張ＲＯＭが非ゼロ値を持った読取り／書込みレジスタとして与えられる場合、ＰＣＩコンピュータは、拡張ＲＯＭが存在すること及びＰＣＩコンピュータのメモリにその内容を「シャドウ」するものと結論する。

Description

【発明の詳細な説明】ＰＣＩバス・コンピュータのための使用可／使用不可拡張ＲＯＭを有する追加ボード技術分野本発明は、概して云えば、コンピュータ・システムに関するものであり、更に詳しく云えば、複数のコンピュータ・システムを結合するための、又は複数の装置を１つのコンピュータ・システムに結合するためのアダプタ・カード又は追加ボードと呼ばれる装置に関するものである。なお、本願に対応する米国特許出願第４４７,０２２号及び米国特許出願第４４６,３９０号は関連発明の特許出願である。両出願とも同日に出願され、共通の譲受人に譲渡された。後者の出願はプログラム可能な構成レジスタを有するＰＣＩインターフェース・モジュールに関するものであり、一方、本願において開示される発明は追加ボードにおけるＰＣＩＲＯＭを活動化／非活動化するための手段を有するＰＣＩインターフェース・モジュールに関するものである。背景技術コンピュータ・システムのプロセッサ、メモリ及び周辺装置のような個別の装置を結合するために通信インターフェース又は入出力バスを使用することは、その分野ではよく知られている。コンピュータ・システムは複数の独立したタスクを遂行するために使用されるのみならず、それら相互間で情報を交換するためにも使用される。情報を交換するためには、それらのコンピュータ・システムは接続されて１つのコンピュータ・ネットワークにされる。通常のコンピュータ・ネットワークは、通信媒体及びその通信媒体に接続された複数のコンピュータ・システムを含む。通常、追加ボードがコンピュータ・システムのバスを通信媒体に結合する。コンピュータをユーザにとって更に魅力的なものにするために、ほとんどの製造業者はそれらのコンピュータ・バスの設計を標準化しようとした。ＩＳＡ、ＥＩＳＡ、マイクロチャネル（商標）等のような標準化されたバスがその分野ではよく知られている。周辺コンポーネント相互接続（ＰＣＩ）バスはもう１つの標準化されたバスである。それは、多重化されたアドレス線、コントロール線、及びデータ線を持った高パフォーマンスの３２ビット・バス又は６４ビット・バスである。ＰＣＩバスは、高度に集積化された周辺コンポーネント、周辺追加ボード、及びプロセッサ／メモリ・サブシステムの間の相互接続された機構として使用することを意図されている。ＰＣＩバスに対する仕様は、「ＰＣＩローカル・バス仕様書、製造版、改訂２.０、１９９３年４月３０日(PCI Local Bus Specification，Product ion Version Revision 2.0，April 30，1993)」というドキュメントにおいて説明されている。そのマニュアルはＰＣＩ特別関連グループ（ＳＩＧ）によって作成され、保守されている。そのＰＣＩ−ＳＩＧは、コンピュータ産業におけるすべての会社に対して開放されている組織である。ＰＣＴバスは、高パフォーマンス・パーソナル・コンピュータ、ワークステーション、サーバ等における追加ボードのための優れた拡張バスとして浮上してくるであろうと信じられている。ＰＣＩ仕様書が提供する多くの特徴の中に、「拡張ＲＯＭ（ＥｘｐａｎｓｉｏｎＲＯＭ）」の使用がある。その拡張ＲＯＭは、ＰＣＩ追加ボード上に存在する読取り専用メモリ装置である。その拡張ＲＯＭは、ＰＣＩ追加ボードのための初期設定及びシステム・ブート機能を行うためにＰＣＩホスト・プロセッサによって実行されるコードを含んでいる。拡張ＲＯＭが使用される代表的な方法は、上記参照のＰＣＩローカル・バス仕様書において体系化されている。ＰＣＩコンピュータ・システムのブート時の代表的な状況では、１つの体系化されたプロセスがＰＣＩプロセッサと追加ボードとの間で実施される。その結果、追加ボード上の拡張ＲＯＭの内容がＰＣＩコンピュータ・システムのメモリに転送される。これは、ＰＣＩコンピュータ・メモリにおいて「シャドウされた」拡張ＲＯＭの内容として参照されることが多い。そこで、ＰＣＩシステム・ソフトウエアは、拡張ＲＯＭのシャドウされたコピーからのコードをそれのメモリにおいて実行する。一旦拡張ＲＯＭコードの実行が終了すると、コントロールはシステム構成ソフトウエアに戻され、ＰＣＩコンピュータ・システムはブート・プロセスを継続する。このシーケンス（即ち、ＲＯＭコード転送及び実行）が終了した後、拡張ＲＯＭのシャドウされたコピーはホスト・コンピュータ・システムのメイン・メモリに残る。そのプロセスは、他のアプリケーションが使用し得るようにメモリを解放するためのメカニズムを与えるものでない。今日のＰＣＩコンピュータ・システムでは、拡張ＲＯＭをシャドウするために使用されるメモリはメモリのベースの１メガバイト部分に配置され、この部分はＤＯＳ／Ｗｉｎｄｏｗｓアプリケーションのために専ら使用される。たとえ、この領域のうちの少量が消費されても、それは、或アプリケーションがそのコンピュータ・システムにおいて稼働することができないようになることがある。拡張ＲＯＭにおいて実施されるコードは、特定のアプリケーションにおいて必要とされるだけであることが多い。たとえその機能が必要とされなくても、そのシャドウされた拡張ＲＯＭコードがコンピュータ・システムのメイン・メモリの一部分を占めないようにするという体系化された方法は存在しない。拡張ＲＯＭは、それを必要とする特定のアプリケーションにおいて利用可能となるようにすべての追加ボード上に存在しなければならない。コンピュータ・システムのメイン・メモリが拡張ＲＯＭのシャドウされたコピーによって無駄に消費されないようにする必要がない環境では、その拡張ＲＯＭを使用不可能にすることができる解決法が必要である。発明の開示従って、本発明の主たる目的は、ＰＣＩコンピュータにおいて使用するための新規な追加ボードを提供することにある。本発明のもう１つの目的は、種々のタイプの追加ボードをＰＣＩバス・コンピュータのＰＣＩバスに結合するためのユニバーサル・インターフェース・モジュールを提供することにある。本発明のもう１つの目的は、使用不可／使用可にされる拡張ＲＯＭを持った追加ボードを提供することにある。本発明が教示するところに従った追加ボードは、拡張ＲＯＭをＰＣＩプロセッサに対して利用可能（使用可）に又は利用不可能（使用不可）にするためのメカニズムを持った拡張ＲＯＭを含む。詳しく云えば、その新規な追加ボードは所定の適用業務（通信ネットワークに対する接続、種々のタイプの装置等に対する接続等のような）を遂行するように特別に設計されたサブアセンブリ、プログラム可能ＰＣＩ構成レジスタ及び追加ボード・マイクロプロセッサを持ったユニバーサル・インターフェース・モジュールを含む。「拡張ＲＯＭベース・アドレス・レジスタ」と呼ばれるＰＣＴ構成レジスタの１つを、所定の値にセットされた読取り／書込みレジスタ或いは読取り専用レジスタに構成することによって、追加ボードにおける拡張ＲＯＭはＰＣＩコンピュータのメモリにシャドウされたり、或いはＰＣＩコンピュータのメモリにシャドウされなかったりする。更に詳しく云えば、本発明の追加ボードは、ローカル・バスを持った追加ボード・マイクロプロセッサを含み、そのローカル・バスに、不揮発性記憶装置及びユニバーサル・インターフェース・モジュール（以後、ＰＣＩバス・インターフェース・チップと呼ぶ）が結合される。読取り専用レジスタを含む一組のレジスタがＰＣＩバス・インターフェース・チップに設けられる。更に、少量の不揮発性記憶装置（一般には、２ｋバイト乃至１６ｋバイト）が、ＰＣＩによる読取り又は書込みを可能にするＰＣＩ拡張ＲＯＭとして使用される。ＰＣＩコントロールＲＯＭレジスタ及び拡張ＲＯＭベース・アドレス・レジスタがＰＣＩバス・インターフェース・チップに設けられる。電源の投入に続いて、ＰＣＴバス・インターフェース・チップ・コントローラが、ＰＣＩシステム・プロセッサからＰＣＩ構成レジスタへのアクセスに応答して、「再試行モード」を表すようにＰＣＩバス上の選択された制御線を活動化する。この「再試行モード」にある間、ＰＣＩシステム・プロセッサはＰＣＩバス・インターフェース・チップの構成レジスタをアクセスしないようにされ、且つＰＣＩシステム・プロセッサは、それがその後再びそのレジスタ・アクセスを「再試行」しなければならないことを信号される。禁止期間或いは非読取り期間中、追加ボード・マイクロプロセッサは不揮発性記憶装置をアクセスし、その不揮発性記憶装置に記憶された情報を構成レジスタにロードする。更に、追加ボード・マイクロプロセッサはＰＣＩ制御ＲＯＭレジスタをアクセスし、その拡張ＲＯＭが使用不可にされるべき場合、ＰＣＩＲＯＭ使用不可ビットの状態を変更する。拡張ＲＯＭが使用可にされるべき場合、そのビットは変更されない。ローディングが終了する時、追加マイクロプロセッサは、ＰＣＩバス・インターフェース・チップ上の制御レジスタにおける制御ビット（以後、ＰＣＩアクセス許可ビットと呼ぶ）を活動化する。そのビツトからの出力信号は、ＰＣＩバス・インターフェース・コントローラが、前に活動化された制御線を非活動化するようにし、その結果、ＰＣＩプロセッサはＰＣＩバス・インターフェース・チップ上のレジスタを自由にアクセスできるようになる。ＰＣＩＲＯＭ使用不可ビットが論理的”１”にセットされた場合、ＰＣＩＲＯＭ使用不可論理装置は、ＰＣＩ拡張ＲＯＭベース・アドレス・レジスタから全ビット論理的”０”という情報を読取らせる。ＰＣＩプロセッサはＰＣＩ拡張ＲＯＭベース・アドレス・レジスタから”０”しか読み取ることができないので、ＰＣＩプロセッサは、追加ボード上に拡張ＲＯＭが設けられていないと結論する。ＰＣＩＲＯＭ使用不可ビットを論理的”１”にセットすることはＰＣＩ拡張ＲＯＭベース・レジスタを”０”のみの読取り状態に強制し、一方、ＰＣＩＲＯＭ使用不可ビットを論理的「０」にセットすることは、ＰＣＩ拡張ＲＯＭベース・レジスタがＰＣＩプロセッサにとっては読取り／書込みレジスタとして見えるようにする。読取り／書込み状態では、ＰＣＩプロセッサはＰＣＩ拡張ＲＯＭベース・アドレス・レジスタに全ビット論理的”１”になるように書き込む。非ゼロ値がＰＣＩ拡張ＲＯＭベース・アドレス・レジスタから呼び戻されるならば、ＰＣＩプロセッサは、拡張ＲＯＭが追加ボード上に設けられていること及び拡張ＲＯＭに対するＰＣＩメモリ・ベース・アドレスが拡張ＲＯＭベース・アドレス・レジスタに書き込まれるものと結論する。ＰＣＴ拡張ＲＯＭベース・アドレス・レジスタにおけるアドレスは、拡張ＲＯＭの内容を読取る又は書込むＰＣＩプロセッサ・メモリにおけるロケーションである。更に、ＰＣＩプロセッサは、ＰＣＩバスを通してＰＣＩ拡張ＲＯＭに対する読取り／書込みサイクルを開始する。ＰＣＩＲＯＭ使用可論理装置は、ＰＣＩ拡張ＲＯＭベース・アドレス・レジスタにおけるアドレスに応答して、拡張ＲＯＭの読取り／書込みのサービスを活動化させる。本発明のもう１つの特徴では、ＰＣＩＲＯＭ使用不可ビットの機能は、ＰＣＩバス・インターフェース・チップ上のピンによって与えられるＰＣＩＲＯＭ使用不可信号によって一時変更される。そのピンがアクティブの「高レベル」を終わらせる場合、拡張ベース・アドレス・レジスタから全ビット”０”が読み取られる。そのピンか非アクティブの低レベルを終わらせる場合、ＰＣＩＲＯＭ使用不可ビット・コントロールの設定は前述のようになる。本発明の上記特徴及び利点は添付の図面に更に十分に示されるであろう。図面の簡単な説明第１図は、本発明の教示するところに従ってＰＣＩ追加ボードのシステム・レベルの観点のブロック図を示す。第２図は、本発明の教示するところに従ってＰＣＩ追加ボードのボード・レベルの観点のブロック図を示す。第３図は、本発明の教示するところに従ってＰＣＩインターフェース・チップのチップ・レベルの観点のブロック図を示す。第４図は、本発明の教示するところに従ってＰＣＩバス・インターフェース・チップの回路ブロック図を示す。第５図は、構成レジスタを構成及びセットするために、それぞれ、ＰＣＩプロセッサ及び追加ボード・プロセッサによって取られるプロセス・ステップのフローチャートを示す。第６図は、ＰＣＩバス・インターフェース・チップ・コントローラのブロック図を示す。第７図は、再試行サイクルのタイミング図を示す。第８図は、本発明の教示するところに従ってＰＣＩ拡張ＲＯＭ使用可／使用不可プロセスに対するフローチャートを示す。第９図は、ＰＣＩ拡張ＲＯＭ使用不可の論理図を示す。発明を実施するための最良の形態第１図は、ＰＣＩコンピュータ・システム１３のブロック図を示す。そのＰＣＩコンピュータ・システムは、ＰＣＩバス１０、ＰＣＩ追加ボード１２、及びＰＣＩプロセッサ１４より成る。ＰＣＴプロセッサ１４は、ＰＣＩシステム構成ソフトウエア１４Ａ、オペレーティング・システム１４Ｂ、及び複数のアプリケーション・プログラム１４Ｃを含む複数のソフトウエア・プロダクトを含んでいる。そのソフトウエアのそれぞれの機能はその分野ではよく知られている。従って、それぞれの詳細な説明は行わないことにする。ＰＣＩシステム構成ソフトウエア１４Ａは、ＰＣＩ追加ボード１２における構成レジスタ（後述する）を制御するに必要な機能を遂行するといえば十分であろう。一般に、ＰＣＩシステム構成ソフトウエア１４Ａは、通常、「ＢＩＯＳ」（基本入出力システム）ソフトウエアと呼ばれるものの一部分であり、それは、そのシステムに対する電源の投入時に診断を行い、システム構成及びデータ入出力をサポートするための種々の低レベル・ルーチンを与える。ＰＣＩ特殊関連グループ(PCI Special Interest Grou p（PCI-SIG）)は、ＰＣＩ構成ソフトウエアにおいて必要な機能を概説した１９９３年７月２０発行の「ＰＣＩＢＩＯＳ仕様書(PCI BIOS Specification)改訂２.０」を発行している。そのドキュメントは、本願では参考文献として紹介するにとどめる。そのＰＣＩＢＩＯＳ仕様書は、プログラマが適当な構成モジュールを設計することを可能にするに十分な情報を示している。前述のように、ＰＣＴバス１０はコンピュータ・システムのための相互接続搬送機構である。ＰＣＩバスの更に詳細な説明は、参考文献として本願に組み込まれた１９９３年４月３０日発行の「周辺コンポーネント相互接続（ＰＣＩ）ローカル・バス仕様書(Peripheral Component Interconnect(PCI)Local Bus Specifi cation)において示されている。更に、米国特許第５,３９２,４０７号「周辺コンポーネント相互接続ポート及びＲＡＭＢＵＳポートを有するマルチポート・プロセッサ(Multiport Processor with Peripheral Component Interconnect Port and RAMBUS Port)」はＰＣＩバスの特徴を開示しており、そのバスに関する背景情報を説明するために本願に組み込まれる。たとえ、第１図がＰＣＩ追加ボード１２を、実際の実施例においてＰＣＩコンピュータ・システム１３とは別個の装置であるとして示していても、ＰＣＩ追加ボード１２は、ＰＣＩコンピュータ・システム１３に含まれた拡張スロットに設けられる。第１図を更に参照すると、以下で開示される本発明はＰＣＩ追加ボード１２に関連し、更に詳しく云えば、ＰＣＩバス１０とインターフェースするＰＣＩバス・インターフェース・チップ１２Ａに関連するものである。ＰＣＩバス・インターフェース・チップ１２Ａは、種々なタイプのＰＣＩ追加ボード１２をＰＣＩバス１０に相互接続するためにベンダによって使用可能なユニバーサル・チップである。更に、ＰＣＩバス・インターフェース・チップは、ＰＣＩ追加ボード上に設けられた拡張ＲＯＭを使用可能又は使用不可能にするための機構を与える。ＰＣＩ追加ボード１２は、ローカル・バス１２Ｃを持ったマイクロプロセッサ１２Ｂを含む。そのローカル・バス１２Ｃは、ＰＣＩバス・インターフェース・チップ１２Ａ、不揮発性記憶装置１２Ｄ、ＲＡＭ１２Ｅ、及び入出力（Ｉ／Ｏ）タスク・ジェネレータ手段１２Ｆを相互接続する。タスク・ジェネレータ手段１２ＦはそのＰＣＩ追加ボードのサブシステムであり、所望のタスクを達成するために必要な機能を遂行する。一例として、タスク・ジェネレータ手段１２Ｆは、ＰＣＩコンピュータ・システム１３をトークン・リング、イーサネット、ＦＤＤＩのようなローカル・エリア・ネットワーク（ＬＡＮ）及び同様のタイプのＬＡＮに接続するための通信アダプタであってもよい。トークン・リング・ネットワークのためのタスク・ジェネレータの一例は、「ＩＢＭＡｕｔｏＬＡＮＳｔｒｅａｍｅｒＰＣＩＡｄａｐｔｅｒ，部品番号０４Ｈ８０９５」である。同様に、イーサネットに対するタスク・ジェネレータは、「ＩＢＭＥｔｈｅｒＳｔｒｅａｍｅｒＭＣ３２Ａｄａｐｔｅｒ，Ｐ／Ｎ７４Ｇ０８５０」である。一般的に云えることとして、ＰＣＩバス・インターフェース・チップに結合することができるタスク・ジェネレータは、通信コントローラ（イーサネット、トークン・リング、ＦＤＤＩ、ＡＴＭ等）、ディスプレイ・コントローラ（ＶＧＡ、ＸＧＡ等）、マルチメディア装置（ビデオ、オーディオ、ＣＤ−ＲＯＭ等）、ディスク・サブシステム（ＩＤＥ）ＳＣＳＩ、ＲＡＩＤ等）、及びコプロセッサ・サブシステム（ペンティアム、パワーＰＣＩ等）を含む。これらの適用はすべてＰＣＩ追加ボードによって実施可能であることに注目すべきである。本発明の教示するところによれば、ＰＣＩバス・インターフェース・チップ１２Ａ（詳細を後述する）は、追加ボードのうちのどれによっても使用可能であり、その追加ボードがＰＣＩバスを通して動作するために必要とするバス・インターフェース機能を遂行する。第１図を更に参照すると、本発明は、拡張ＲＯＭと、その拡張ＲＯＭの存在又は不存在をＰＣＩプロセッサに表示するそのＰＣＩバス・インターフェースにおける機構（詳細を後述する）とをカバーする。更に詳しく云えば、拡張ＲＯＭは不揮発性記憶装置におけるセクタである。そのセクタは、一般的には、２ｋバイト乃至１６ｋバイトである。勿論、本発明の技術範囲から逸脱することなく、拡張ＲＯＭの設計のために他の構造及び異なるサイズを使用し得ることは当業者には明らかであろう。ＰＣＩシステム・プロセッサは、追加ボードの代わりに、初期設定、構成、及びシステム・ブート機能のような種々の機能を遂行するために拡張ＲＯＭからのコードを実行することができる。ＰＣＩシステム・プロセッサのメモリ・マップにおける拡張ＲＯＭのロケーションは、拡張ＲＯＭにおけるコードが記憶されるべきアドレスをＰＣＩシステム構成プログラムがＰＣＩ拡張ＲＯＭベース・アドレス・レジスタに書き込むことによって構成される。ＰＣＩ拡張ＲＯＭベース・アドレス・レジスタのフォーマット及びロケーションは、「ＰＣＩローカル・バス仕様書、改訂２.０」において指定されている。拡張ＲＯＭ使用の一例は次のようである。その例では、拡張ＲＯＭは、ＰＣＩコンピュータ・システムをトークン・リング・ネットワークに接続するトークン・リング・追加ボード上で使用される。トークン・リング・追加ボードは、「リモート・プログラム・ロード」機能のためのコードを含む拡張ＲＯＭを与える。リモート・プログラム・ロードは、ホスト・コンピュータ・システムがネットワークを通してサーバ・システムから遠隔的に「ブート」されることをローカル・エリア・ネットワーク・アダプタがリクエストする機能を与える。ローカルのハード・ディスク・ドライブ又はフロッピ・ディスクからオペレーティング・システムをロードする代わりに、追加ボードの拡張ＲＯＭにおけるリモート・プログラム・ロード・コードが、サーバ・システムにオペレーティング・システムのコピーを送らせるようにローカル・エリア・ネットワークを通してリクエストを発生する。そのリモート・プログラム・ロード・コードがオペレーティング・システム・コードを受ける時、それはローカルのコンピュータ・システムのメイン・メモリにそのオペレーティング・システム・コードをロードし、終了時にオペレーティング・システムにコントロールを渡す。大多数のトークン・リング・追加ボードの適用例は、ホスト・コンピュータ・システムがいつもローカルのハード・ディスク・ドライブからブートされるので、リモート・プログラム・ロード機能を必要としない。これらの適用例では、本発明に関して説明された技法は拡張ＲＯＭを使用不可能にするために使用することができ、通常、リモート・プログラム・ロード・コードによって消費されるシャドウ・メモリを自由にすることが可能である。リモート・プログラム・ロード機能を使用する適用業務では、拡張ＲＯＭは使用可にされたままであろうし、ホスト・コンピュータ・システムはリモート・サーバ・システムからブートされるであろう。トークン・リング・追加ボードに対して、拡張ＲＯＭが使用可能にされるか或いは使用不可能にされるかを決定する構成入力パラメータが追加ボード上の不揮発性フラッシュ・メモリ記憶装置に含まれる。電源投入の直後に、追加ボードにおけるマイクロプロセッサはフラッシュ・メモリからＰＣＩバス・インターフェース・チップにおけるレジスタに構成ビットをコピーする。その構成ビットは、拡張ＲＯＭベース・アドレス・レジスタがＰＣＩシステム構成ソフトウエアにアクセス可能な「読取り／書込み」のためのものとして与えられるか或いは「読取り専用」のものとして与えられるかを制御するものである。コンピュータ・システムのユーザは、フラッシュ・メモリにおける構成ビットを更新するユーティリティをそのＰＣＩコンピュータ・システム上で実行することによって、拡張ＲＯＭを使用可能又は使用不可能にすることができる。第２図はＰＣＩバス・インターフェース・チップ１２Ａのボード・レベルの概要を示す。そのＰＣＩバス・インターフェース・チップ１２Ａは、ＰＣＩバス１０に接続するためのＰＣＩバス・インターフェース１６を含む。内部バス・インターフェース手段１８はＰＣＩバス・インターフェース・チップ１２Ａを内部バス１２Ｃに接続する。ＰＣＩバス・インターフェース手段１６及び内部バス・インターフェース手段１８の間には、データ転送及び論理手段２０、機能レジスタ２２、ＰＣＩ構成レジスタ２４、及びＰＣＩ拡張ＲＯＭ制御手段５０が接続される。データ転送及び論理手段２０は、ＰＣＩバス１０及びＰＣＩ追加ボード１２の間のメイン・データ転送パスである。そのデータ転送及び論理手段２０は内部バス・インターフェース手段１８からＰＣＩバス・インターフェース手段１６にデータを移動させるＦＩＦＯバッファ２０Ａを含む。同様に、ＦＩＦＯバッファ２０Ｂは逆方向にデータを移動させる。ＰＣＩ構成レジスタ２４は、ＰＣＩシステム・プロセッサがＰＣＩシステム構成ソフトウエア１４Ａ（第１図）を実行することによって、ＰＣＩバス１０を介して書込み及び読取り可能である。これらのレジスタに書き込まれた情報は、ＰＣＩ追加ボードがＰＣＩコンピュータ・システムに結合する装置のＩ／Ｏアドレス、メモリ・アドレス、割込レベル、キャッシュ・ライン、サイズ等のような装置資源を構成する。第２図を更に参照すると、ＰＣＩ構成レジスタ２４は、その装置を識別するために及びそれを適正に構成するために使用されるべき構成ソフトウエア１４Ａ（第１図）にとって枢要な情報を含む。ＰＣＩ標準は、次のような読取り専用構成レジスタのリストを必要とする。このリストは決して完全なものではなく、本発明は、ＰＣＩ追加ボードをＰＣＩバスにインターフェースする場合に必要な名称を付された他の任意のタイプのレジスタをカバーするように意図される。ＰＣＩ体系化された読取り専用レジスタの間にあるのは次のものである。即ち、ベンダＩＤ：その装置を製造するベンダを識別する１６ビット・レジスタ。装置ＩＤ：それが提供するＰＣＩの各タイプを独特に識別するためにベンダによって使用される１６ビット・レジスタ。訂正ＩＤ：その装置の改訂レベルを識別するためにベンダによって使用可能な８ビット・レジスタ。クラス・コード：その装置（ディスプレイ・コントローラ、ネットワーク・コントローラ、ブリッジ装置等）の一般的な機能を識別する２４ビット・レジスタ。ベース・アドレス・レジスタ：装置にＩ／Ｏ及びメモリ・マッピング要件を示す読取り専用ビットを含むレジスタ。割込ライン・レジスタ：割込ライン経路指定要件をコミュニケートするために使用される８ビット・レジスタ。最小認可及び最大待ち時間タイマ・レジスタ：待ち時間タイマのための装置所望の設定を指定する８ビット・レジスタ。後述するように、ＰＣＩ構成レジスタにおける値はマイクロプロセッサ１２Ｂ及び不揮発性記憶装置１２Ｄによって動的にセットされる。その結果、同じＰＣＩバス・インターフェース・チップ１２Ａが幾つかの異なるタイプのＰＣＩ追加ボードによって使用可能である。後述するように、本発明は、拡張ＲＯＭを使用可能又は使用不可能にする特徴をカバーする。ＰＣＩ拡張ＲＯＭ論理手段５０（詳細は後述する）は「拡張ＲＯＭベース・アドレス・レジスタ」と呼ばれる構成レジスタの１つの内容を監視し、そしてその内容に従って、拡張ＲＯＭとＰＣＩプロセッサとの間で情報を経路指定したり、或いは如何なる情報も経路指定しない。「機能」レジスタ２２はＰＣＩ構成レジスタから分離しているレジスタである。それらは、トークン・リング装置ドライバのようなアプリケーション特有のソフトウエアによってアクセスされるだけである。それらは割込／ステータス機能、ＤＭＡ機能、及びＰＣＩバス仕様の一部分としては指定されないオプションに対する構成設定機能を与える。第３図は、ＰＣＩバス１０及び内部追加ボード・バス１２Ｃに相互接続されたＰＣＩバス・インターフェース・チップ１２Ａの詳細なブロック図を示す。この図には、ＰＣＴ構成レジスタが示され、それはプログラム可能なレジスタであり且つ内部追加ボード・バス１２Ｃを通してマイクロプロセッサ１２Ｂ（第２図）によって書き込まれる。更に、ＰＣＩプロセッサによるそのＰＣＩ構成レジスタに対するアクセスを制御するＰＣＩアクセス許可レジスタも示される。本発明の好適な実施例において後述するように、ＰＣＩアクセス許可レジスタは１ビット・レジスタである。もちろん、本発明の技術範囲及び精神から逸脱することなく同じ機能を与えるための他のタイプの構成レジスタが使用可能である。第３図を更に参照すると、ＰＣＩバス・インターフェース手段１６は、ＰＣＩバス・マスタ論理手段１６Ａ及びＰＣＩバス・スレーブ論理手段１６Ｂを含む。ＰＣＩバス・マスタ論理手段１６Ａは、ＰＣＩバス１０とＰＣＩバス・インターフェース・チップ１２ＡにおけるＦＩＦＯとの間でバースト・データ転送を遂行する。それは、すべてのＰＣＩバス・システムの一部分として存在するＰＣＩシステム・バス・アービトレーション論理装置（図示されていない）からＰＣＩバスの所有権を要求することによってそのＰＣＩバスにおける転送を開始する。ＰＣＩバス・スレーブ論理手段１６Ｂは、ＰＣＩシステム・プロセッサのような他のバス・マスタによって開始されたＰＣＩバス・サイタルのターゲットとして応答する。それは、ＰＣＩシステム・プロセッサがＰＣＩバス・インターフェース・チップ上のレジスタを読取り及び書込むことを可能にするために、ＰＣＩバスにおける制御信号の必要なハンドシェーキングを行う。ＰＣＩバス・インターフェース１６と同様に、内部バス・インターフェース手段１８は内部バス・マスタ論理手段１８Ａ及び内部バス・スレーブ論理手段１８Ｂを含む。内部バス・マスタ論理手段１８Ａは、内部追加ボード・バス１２ＣとＰＣＩバス・インターフェース・チップ１２ＡにおけるＦＩＦＯとの間でバースト・データ転送を行う。内部バス・スレーブ論理手段１８Ｂは、追加ボード・マイクロプロセッサからレジスタ読取り及び書込みオペレーションをサービスする。第３図を更に参照すると、ＯＲ論理回路２０が、ＰＣＩバス・スレーブ論理手段１６Ｂに接続された出力及び２つの入力を有する。それらの入力の１つは導体２６を通してＰＣＴアクセス許可レジスタ２４に接続され、もう１つの入力は導体２３を通してピン又はコネクタ２２に接続される。ピン２２はＰＣＴバス・インターフェース・モジュール１２Ａに取付られ、第３図では破線の円として概略的に示される。後述するように、ＯＲ論理回路２０からの出力信号がアクティブである時、ＰＣＩプロセッサはＰＣＩバスを介してＰＣＩ構成レジスタをアクセスする。ＯＲ論理回路２０からの出力が非活動的である場合、構成レジスタに対するアクセスはＰＣＩプロセッサにブロックされる。ＯＲ論理回路２０からの信号の状態は、プロセッサ１２Ｂ（第２図）によってセットされるＰＣＩアクセス許可レジスタにおけるビットによって、或いはＰＣＩバス・インターフェース・チップ１２Ａにおけるピン２２によって制御される。第３図を更に参照すると、拡張ＲＯＭを使用可能或いは使用不可能にするメカニズムが示される。そのメカニズムは、導体５４によってＯＲ論理回路５６に出力を接続されたＰＣＩＲＯＭ制御レジスタ５２を含む。ＯＲ論理回路５６からの出力は拡張ＲＯＭベース・アドレス・レジスタ５８に接続される。ＰＣＩ拡張ＲＯＭ使用不可導体５７は、ＰＣＩ拡張ＲＯＭ使用不可ピン６０をＯＲ論理回路５６のもう１つの入力に接続する。拡張ＲＯＭベース・アドレス・レジスタ５８からの出力はＰＣＩ拡張ＲＯＭデコード論理手段６２に接続される。そのＰＣＩ拡張ＲＯＭデコード論理手段６２は、一方において、ＰＣＩバス・スレーブ論理手段１６Ｂに接続され、他方において、内部バス・スレーブ論理手段１８Ｂに接続される。第３図を更に参照すると、ＰＣＩＲＯＭ制御レジスタ５２は、内部追加ボード・バス１２Ｃを介して追加ボード・マイクロプロセッサによってセットされたり、或いはセットされなかったりするビット（後述する）を有する。そのビットが論理的「１」にセットされる場合、それは、全ゼロを出力するように拡張ＲＯＭベース・アドレス・レジスタ５８を強制する。その全ゼロはＰＣＩプロセッサによって読取られ、ＰＣＩプロセッサは、その全ゼロの読取りを追加ボードにおける拡張ＲＯＭの不存在の表示として解釈する。拡張ＲＯＭベース・アドレス・レジスタ５８からの出力が非ゼロである場合、ＰＣＩプロセッサは、拡張ＲＯＭが追加ボード上に存在することを意味するようにこれを解釈する。ＰＣＩバス１０におけるアドレスが拡張ＲＯＭベース・アドレス・レジスタ５８におけるアドレスである時、ＰＣＩ拡張ＲＯＭデコード論理手段６２は追加ボードにおける拡張ＲＯＭからＰＣＩプロセッサに或いはその逆に情報を交換する。拡張ＲＯＭベース・アドレス・レジスタ５８を一定のゼロを持った読取り／書込みレジスタ或いは読取り専用レジスタとして与える構造の更なる詳細については後述することにする。拡張ＲＯＭベース・アドレス・レジスタ５８を一定のゼロを持った読取り／書込みレジスタ或いは読取り専用レジスタとして与えることによって、追加ボードにおける拡張ＲＯＭがＰＣＩプロセッサに利用されるか或いは利用されないといえば十分であろう。後述するように、ＰＣＩ拡張ＲＯＭ使用不可導体５７上に発生されたＰＣＩ拡張ＲＯＭ使用不可信号は、ＰＣＩＲＯＭ制御レジスタ・ビットを一時変更するために使用可能である。上記のように、拡張ＲＯＭベース・アドレス・レジスタの内容は、追加ボードにおける拡張ＲＯＭの存在又は不存在を決定するために、ＰＣＴプロセッサによって使用される。このための、拡張ＲＯＭベース・アドレス・レジスタの説明は次のようになる。拡張ＲＯＭベース・アドレス・レジスタは、「ＰＣＩローカル・バス仕様書、改訂２.０」の章６.２.５.２において体系化されている。ＰＣＩコンピュータ・システムの電源投入ブート・シーケンス時に、ＰＣＩプロセッサにおける構成ソフトウエアが拡張ＲＯＭベース・アドレス・レジスタにすべて「１」を書込む。その構成ソフトウエアが非ゼロ値を読取る場合、拡張ＲＯＭは追加ボード上に存在する。それが全ゼロを読取る場合、追加ボード上に拡張ＲＯＭは存在しない。拡張ＲＯＭが存在する場合、システム構成ソフトウエアは、拡張ＲＯＭベース・アドレス・レジスタから読取られた値を使用して拡張ＲＯＭのサイズを決定する。そこで、それはベース・メモリ・アドレスをそのレジスタにロードする。それに対して、拡張ＲＯＭにおけるコードは、システム・プロセッサのメモリ・マップにおいて位置指定されるべきものである。そこで、そのレジスタにおける使用可ビットがセットされ、拡張ＲＯＭに対するＰＣＩバス・アクセスを可能にする。そこで、システム構成ソフトウエアは拡張ＲＯＭの内容をホスト・コンピュータ・システムのメイン・メモリにおいてコピー又はシャドウする。そこで、追加ボードの拡張ＲＯＭベース・アドレス・レジスタは拡張ＲＯＭに対するアクセスを不能にするように書込まれ、そして拡張ＲＯＭはシステム・プロセッサのメモリ・マップから効果的に除去される。次に、システム構成ソフトウエアはホスト・コンピュータ・システムのメイン・メモリにおける拡張ＲＯＭのシャドウ・コピーからのコードを実行する。一旦その拡張ＲＯＭコードの実行が終了すると、コントロールはシステム構成ソフトウエアに戻され、ＰＣＩコンピュータ・システムはブート・プロセスを継続する。第４図は、ＰＣＩシステム・プロセッサ１４（第１図）がＰＣＩ構成レジスタをアクセスすることを禁止されている間、マイクロプロセッサ１２Ｂ（第１図）がＰＣＩ構成レジスタにデータを書込むことを可能にするロジックを示す。しかし、一旦書込みが終了しそしてＰＣＩアクセス許可ビット２２がＰＣＩアクセス許可レジスタ２８においてセットされると、前に禁止されたＰＣＩプロセッサはＰＣＩバス・インターフェースにおけるすべてのレジスタをアクセスする許可を与えられる。更に、拡張ＲＯＭが使用不可能にされるべき場合、ＰＣＩＲＯＭ使用不可ビット（第９図）は論理的「１」にセットされる。ＰＣＩＲＯＭビットが使用不可能にされるべきでない場合、ＰＣＩＲＯＭ使用不可ビットの論理的「０」設定は変更されない。第４図を更に参照すると、一組のデータ線（ＰＣＩデータ・バス１０Ａと呼ばれるＰＣＩバスにおける）がＰＣＩ構成レジスタをＰＣＴバス１０に相互接続する。ＰＣＩ−ＲＳＴ＃線と呼ばれる制御アーキテクチャ線がＰＣＩアクセス許可レジスタ２８をＰＣＩバス１０に相互接続する。最後に、ＰＣＩバスの、いわゆる再試行機能を活動化するために必要な一組のＰＣＩ制御信号がＰＣＩバス１０をＰＣＩ状態マシン及び組合せ論理手段３１に相互接続する。ＰＣＩスレーブ状態マシン及び組合せ論理手段３１への入力は、最終アクセス許可信号線３２によってＯＲ回路２０に接続される。導体２４及び２６における信号は第３図に関して既に説明済みであり、ここではそれを繰り返すことはしない。第５図は、ＰＣＩ追加ボード構成レジスタをアクセスしようとするＰＣＩシステム・プロセッサと、ＰＣＩ構成レジスタをプリロードするＰＣＩ追加ボード・マイクロプロセッサとの間の相互作用のフロー・チャートを示す。要約すると、電源投入時に、ＰＣＩプロセッサ４２において実行するＰＣＩシステム構成ソフトウエアは、図示されてないＰＣＩ追加ボード構成レジスタ（ＰＣＩバス・インターフェース・チップにある）に入ろうとする。ＰＣＩシステム・プロセッサのアクセスは、追加ボード・マイクロプロセッサがＰＣＩアクセス許可ビットをＰＣＩバス・インターフェース・チップに書込むまで否定される。その否定は、ＰＣＩシステム構成ソフトウエアが構成レジスタをアクセスすることができる前に、ＰＣＩ追加ボード・プロセッサが構成レジスタ・プリロード・オペレーションを終了することを可能にする。更に詳しく云えば、そのプロセスは、ＰＣＩシステムが電源投入される時（ブロック３４）に開始する。構成レジスタを有するＰＣＩ追加ボードが３６によって概略的に示される。電源投入に続いて、ＰＣＩシステム・プロセッサ４２は、 "CONFIG READ ORWRITE"と示された線を介して構成レジスタをアクセスしようとする。これらの試みは承認されず、そしてその不承認は”RETRY”と示された線によって概略的に示される。このタイム・インターバルの間、ＰＣＩ追加ボード・マイクロプロセッサ３８はそのボードにおける不揮発性ＲＯＭから情報を得て、不揮発性記憶装置から検索される予め記憶された情報を適当な構成レジスタに書込む（ブロック３８）。一旦これが終了すると、ＰＣＩ追加ボード・プロセッサは、ＰＣＩシステム・プロセッサ４２が再試行モードから出て追加ボードにおけるレジスタをアクセスすることを可能にするＰＣＩアクセス許可ビットを書込む。そのレジスタに対するアクセスは第５図における”CONFIG READ ORWRITE” と示された二重ヘッドの矢印によって表される。一旦レジスタを読取り及び書込む機能が終了すると、ＰＣＩ追加ボード構成設定は終了し、システムは、今や、追加ボードをＰＣＩに結合する装置とコミュニケートするための状態にある。第６図はＰＣＩバス・インターフェース・チップ及びＰＣＩバス・インターフェース・コントローラのブロック図を示す。ＰＣＴバス・インターフェース・コントローラの機能は、部分的には、ＰＣＩプロセッサを「再試行」状態に強制し且つそのＰＣＩプロセッサがＰＣＩバス・インターフェース・チップにおけるレジスタをアクセスすることを禁止する制御信号を発生することである。前に説明したコンポーネントと同じ第６図におけるコンポーネントについては更に言及せず、説明もしない。ＰＣＩバス・インターフェース・コントローラはＰＣＩスレーブ組合せ論理手段４４及びＰＣＩスレーブ状態マシン４６より成る。ＰＣＩスレーブ組合せ論理手段４４はＰＣＩバスにおける制御信号（ＰＣＩＦＲＡＭＥ＃及びＰＣＩＩＲＤＹ＃）をデコードし、ＰＣＩバス・インターフェース・チップに対するレジスタ読取り又は書込みオペレーションがＰＣＩシステム・プロセッサによって開始されたことをＰＣＩスレーブ状態マシン４６に信号する。そこで、ＰＣＩスレーブ状態マシン４６は、読取り又は書込みオペレーションをサービスするに必要な状態を順序付ける。ＰＣＩスレーブ組合せ論理手段４４は、ＰＣＩスレーブ状態マシン４６の出力をデコードし、バス・サイクルが終了したことをＰＣＩシステム・プロセッサに信号するようにＰＣＩバスにおける制御信号（ＰＣＩＤＥＶＳＥＬ＃、ＰＣＩＴＲＤＹ＃、及びＰＣＩＳＴＯＰ＃）を活動化することによって応答する。最終アクセス許可線３２における最終アクセス許可信号がアクティブでない低レベル状態にある場合、ＰＣＩスレーブ状態マシン４６は、ＰＣＩシステム・プロセッサからの読取り又は書込みオペレーションに応答して「再試行」状態を信号することによって応答するであろう。ＰＣＩスレーブ状態マシン４６の出力を使用して、ＰＣＩスレーブ組合せ論理手段４４は、ＰＣＴＤＥＶＳＥＬ＃信号及びＰＣＩＳＴＯＰ＃信号を活動化すること及びＰＣＩＴＲＤＹ＃信号を非活動化することにより再試行状態を信号する。ＰＣＩシステム・プロセッサは、レジスタに対するアクセスが否定されたこと及びバス・トランザクションがその後再び「再試行」されなければならないことの表示としてその信号シーケンスを使用する。最終アクセス許可信号３２がアクティブな高レベル状態にある場合、ＰＣＩスレーブ状態マシン４６及び組合せ論理手段４４は、ＰＣＩＤＥＶＳＥＬ＃信号及びＰＣＩＴＲＤＹ＃信号を活動化することによって正規のバス・トランザクションでもって応答する。ＰＣＩシステム・プロセッサは、そのレジスタに対する読取り又は書込みアクセスが正常に終了したことの表示としてこの信号シーケンスを使用する。「再試行」及び正常な読取り及び書込みバス・トランザクションのために必要とされる正確な信号シーケンスは、「ＰＣＩローカル・バス仕様書、製造版、改訂２.０」において定義されている。第７図は、ＰＣＩプロセッサ及びＰＣＩインターフェース・チップ（第６図）の間で実施されるハンド・シェーキング手順のためのタイミング図又は事象図を示す。そのハンド・シェーキング・ルーチンは、ＰＣＩプロセッサを再試行モードに強制するために必要である。その再試行モードは、ＰＣＩバス・インターフェース・コントローラのようなスレーブ装置がＰＣＩプロセッサのようなマスタ装置とコミュニケートする準備ができていない時に呼び出される。このルーチンのために必要な信号は上述のＰＣＩ仕様書において体系化される。それらの信号は、クロック（ＣＬＫ）、ＦＲＡＭＥ＃、ＩＲＤＹ＃、ＴＲＤＹ＃、ＳＴＯＰ＃、及びＤＥＶＳＥＬ＃を含む。ＦＲＡＭＥ＃及びＩＲＤＹ＃と呼ばれる信号は、ＰＣＩプロセッサが信号ＦＲＡＭＥ＃及びＩＲＤＹ＃をＰＣＩバス・インターフェース・チップにおける構成レジスタをアクセスすることを望む時、そのＰＣＩプロセッサによってＰＣＩバス上に出力される。ＴＲＤＹ＃、ＳＴＯＰ＃、及びＤＥＶＳＥＬ＃と呼ばれる信号は、ＰＣＩプロセッサから出力された信号に応答してＰＣＩバス・インターフェースによって発生された信号である。それらの名称を付された信号及びフローの方向が第６図に示される。数字１、２、３、４、及び５は、ＰＣＩバス・インターフェース・チップがＰＣＩプロセッサから出力された信号をサンプルする時の周期を表す。同様に、Ａ、Ｂ、及びＣとして示された円は、１つの装置が或アクションを開始する時のインスタンス及び他の装置からの反応を表す。例えば、ＡはＰＣＩバス・インターフェース・コントローラによって開始され、ＢはＰＣＩプロセッサからの応答である。それぞれの信号に適用される時、ＳＴＯＰ＃と呼ばれる信号が低レベルである場合、ＩＲＤＹ＃信号は降下し、ＦＲＡＭＥ＃信号は上昇する。Ｃによって示されたもう１つの事象は同様の態様で動作する。最後に、再試行サイクルはインターバル５において終了し、矢印ヘッドが正反対の方向を指す場合の２つの矢印によって示される。第９図は、本発明の教示するところに従ったＰＣＩＲＯＭ使用可／使用不可のための論理図である。その論理装置はＰＣＩバス・インターフェース・チップにおいて実施される。第９図における項目又はコンポーネントのうち、前に説明したものについては更に言及しないことにする。ＰＣＩＲＯＭ使用可／使用不可回路配列はＰＣＩＲＯＭ使用不可レジスタ６２より成る。そのＰＣＩＲＯＭ使用不可レジスタ６２は、内部バス読取り／書込みデータ線６４によって内部追加ボード・バスに結合される。後述するように、そのレジスタにおける「ＰＣＩＲＯＭ使用不可ビット」と呼ばれるビットは内部追加ボード・プロセッサによってセット可能である。それは、１にセットされる場合、追加拡張ＲＯＭがＰＣＩプロセッサによって認識されないようにする。ＰＣＩ−ＲＳＤ＃制御線６６はＰＣＩＲＯＭ使用不可レジスタ６２をリセットする。そのＰＣＩＲＯＭ使用不可ビットは導体６８によって論理的ＯＲ回路手段７０に接続される。論理的ＯＲ回路手段７０に対するもう１つの入力は、ＰＣＩＲＯＭ使用不可入力７２におけるＰＣＩＲＯＭ使用不可入力信号である。前述のように、この入力は、ＰＣＩバス・インターフェース・チップにおけるピン６０（第３図）からである。論理的ＯＲ回路手段７０からの出力は最終ＲＯＭ使用不可線７１を介してマルチプレクサ（ＭＵＸ）７４に接続される。ＭＵＸ７４は、拡張ＲＯＭベース・アドレス・レジスタ７６及びすべての論理的ゼロをＭＵＸ７４に強制するソース７８に接続される。ＭＵＸ７４にゼロを強制し得る複数の方法がある。例えば、入力を低い電圧レベルに結合することは「０」をマルチプレクサ７４に強制するであろう。ＭＵＸ７４からの出力は、ＰＣＩ読取りデータ線８０を介してアドレス比較手段８２に送られる。そのアドレス比較手段８２は拡張ＲＯＭデコード論理手段８４の一部分である。第９図を更に参照すると、拡張ＲＯＭ論理手段８４は、更に、拡張ＲＯＭ読取り／書込み状態マシン８６を含む。その状態マシン８６は、制御線によって内部バス・スレーブ状態マシン及び組合せ論理手段８８に接続される。その内部バス・スレーブ状態マシン及び組合せ論理手段８８は内部制御線によって内部追加ボード・バスに接続される。拡張ＲＯＭ読取り／書込み状態マシン８６はデータ保持ラッチ９０にも接続される。データ保持ラッチ９０は、内部データ・バス６４を介して内部追加ボード・バスに接続される。ＰＣＩアドレス・データ・マルチプレクサ／デマルチプレクサ（ＭＵＸ／ＤＥＭＵＸ）９２が、その名称の線を通して、ＰＣＩ拡張ＲＯＭベース・アドレス・レジスタ７６、アドレス比較手段８２、及びデータ保持ラッチ手段９０に結合される。最後に、ＰＣＩスレーブ状態マシン及び組合せ論理手段は、ＰＣＩバスを通して拡張ＲＯＭ読取り／書込み状態マシン８６を制御線に相互接続する。ＰＣＩスレーブ状態マシン及び組合せ論理手段については既に説明しており、ここでは、この論理ブロックに関する更なる説明又は検討は行わないことにする。第８図におけるコンポーネントの機能及びオペレーションを次に説明することにする。そのロジックは、ＰＣＩ拡張ＲＯＭベース・アドレス・レジスタが読取り／書込みレジスタのように見えるか又はすべてのビットを０に固定された読取り専用レジスタのように見えるかを、追加ボード内部バスにおけるマイクロプロセッサが制御する方法を示す。要約すると、ＰＣＩ追加ボードに存在する少量の（一般に、２ｋバイト乃至１６ｋバイト）の不揮発性記憶装置である拡張ＲＯＭは、ＰＣＩシステム・プロセッサによって直接に読取り及び書込み可能である。ＰＣＩシステム・プロセッサは、追加ボードに代わって初期設定、構成、及びシステム・ブート機能のような種々の機能を遂行するために拡張ＲＯＭからのコードを実行することができる。ＰＣＩシステム・プロセッサのメモリ・マップにおける拡張ＲＯＭのロケーションは、ＰＣＩシステム構成プログラムが拡張ＲＯＭベース・アドレスをＰＣＩ拡張ＲＯＭベース・アドレス・レジスタに書き込むことによって構成可能である。ＰＣＩＲＯＭ使用不可レジスタは、追加ボード・マイクロプロセッサにより内部追加ボード・データ・バスを介して読取り又は書込み可能であるそのＰＣＩバス・インターフェース・チップにおけるレジスタである。本発明の１つの実施例では、そのレジスタは、ＰＣＩＲＯＭ使用不可ビットと呼ばれる単一ビットしか含んでいない。そのＰＣＩＲＯＭ使用不可ビットは、ＰＣＩシステムが電源投入された時、ＰＣＩ−ＲＳＴ＃信号によって論理的「０」状態にリセットされる。そのＰＣＩ−ＲＳＴ＃信号は、すべてのＰＣＩバス・システムにおいて存在する体系化された信号である。ＰＣＩ拡張ＲＯＭベース・アドレス・レジスタはＰＣＩシステム・プロセッサによって読取り及び書込み可能である。同様に、ＰＣＩＲＯＭ使用不可ビットは追加ボード・プロセッサによって書込み可能である。読取りオペレーションでは、ＰＣＩＲＯＭ使用不可ビツトは、ＰＣＩ拡張ＲＯＭベース・アドレス・レジスタからＰＣＩシステム・プロセッサに戻されるその読み取られたデータを制御する。ＰＣＩＲＯＭ使用不可ビットは、それが「０」状態にある時、ＰＣＩ拡張ＲＯＭベース・アドレス・レジスタの真の内容を戻すようにマルチプレクサ７４に信号する。このモードでは、ＰＣＩ拡張ＲＯＭ機能は可能にされ、ＰＣＩシステム・プロセッサは、それがそのレジスタに書込む如何なる値も読み戻すことができるであろう。追加ボードの内部バスにおけるマイクロプロセッサは、ＰＣＩＲＯＭ使用不可ビットを論理的「１」に書くことによって、ＰＣＩ拡張ＲＯＭ機能を使用不可にすることができる。このモードでは、マルチプレクサはいっも論理的０をゲート・アウトし、拡張ＲＯＭベース・アドレス・レジスタの読取りは、どのような値がそのレジスタに書込まれるかに関係なく０に戻る。そのマルチプレクサのデータ出力は拡張ＲＯＭデコード論理手段８４にも送られる。そのマルチプレクサのデータ出力がすべて０である場合、デコード・ロジックは使用不可にされ、拡張ＲＯＭ機能がサポートされる。そのマルチプレクサのデータ出力が非ゼロである場合、拡張ＲＯＭデコード論理装置は現在のＰＣＩバス・アドレスを拡張ＲＯＭベース・アドレス・レジスタの内容に比較し、その拡張ＲＯＭがＰＣＩシステム・プロセッサによってアクセスされようとしているかどうかを決定する。アドレス一致が検出される場合、拡張ＲＯＭ読取り／書込み状態マシン８６が拡張ＲＯＭに対する読取り又は書込みオペレーションをサービスするように活動化される。ＰＣＩシステム・プロセッサが拡張ＲＯＭを読取る場合、拡張ＲＯＭ読取り／書込み状態マシンは追加ボードの内部バスにおける不揮発性記憶装置に対する読取りサイクルを開始してその読取られたデータをフェッチする。それはそのデータを捕捉し、そしてデータがＰＣＩデータ・バスを介してＰＣＩシステム・プロセッサに送られることを可能にするために必要なハンドシェーキングが生じるまで、そのデータをデータ保持ラッチ手段９０において一時的に保持する。ＰＣＩシステム・プロセッサが拡張ＲＯＭを書込む場合、拡張ＲＯＭ読取り／書込み状態マシンはＰＣＩデータ・バスからの書込みデータを一時的に捕捉し、追加ボードの内部データ・バスを介して不揮発性記憶装置に対する書込みオペレーションを開始する。拡張ＲＯＭ読取り／書込み状態マシンはＰＣＩスレーブ状態マシン及び組合せ論理手段、並びに内部バス・スレーブ状態マシン及び組合せ論理手段と相互作用して、２つのバスの間でデータを転送するために必要なハンドシェーキングを行わせる。追加ボード上にマイクロプロセッサを持たない適用例に対して、ＰＣＩ拡張ＲＯＭベース・アドレス・レジスタからゼロを読取らせる別の方法が行われる。ＰＣＩバス・インターフェース・チップに対するＰＣＩＲＯＭ使用不可入力７２は、通常、ＰＣＩＲＯＭ使用不可ビットがそのレジスタから読取られた値を制御することを可能にするために非アクティブの「低レベル」を終了させるであろう。しかし、マイクロプロセッサが利用可能でない場合、ＰＣＩＲＯＭ使用不可入力は、ＰＣＩ拡張ＲＯＭベース・アドレス・レジスタにゼロを読み取らせるためにアクティブの「高レベル」を終了させることができる。ＰＣＩＲＯＭ使用不可入力の状態はＰＣＩＲＯＭ使用不可ビットの状態と論理的にＯＲされ、マルチプレクサ・ロジック７４を制御する信号を最終ＲＯＭ使用不可線７１上に生じさせる。第８図は、ＰＣＩシステム・プロセッサ、追加ボード構成レジスタ、及び追加ボード・マイクロプロセッサの間の相互作用のフロー・チャートを示す。使用可／使用不可拡張ＲＯＭ機能のために、ＰＣＩ追加ボード構成レジスタは９２として示される。ＰＣＩシステム・プロセッサによって遂行されるアクションはその図の左側に示され、追加ボード・マイクロプロセッサによって取られるアクションはその図の右側に示される。それそれのプロセッサ及びレジスタの間の相互作用は矢印によって示される。”RETRY”として示された矢印は、ＰＣＩプロセッサが再試行モードにおいて強制され、そして構成レジスタをアクセスすることを許されないという状況を表す。そのプロセスはＰＣＩシステムの電源投入時に開始される。次に、プロセスはブロック９６に進み、そこでは、ＰＣＩシステム・プロセッサはＰＣＩ追加ボード構成レジスタをアクセスしようとし、その試みは前述のＰＣＩインターフェース・チップにおけるコントローラによって阻止される。それらのレジスタのアクセスは”CONFIG READ”又は”CONFIG WRITE”と呼ばれる線によって示され、その阻止は”RETRY”と呼ばれる矢印によって示される。次に、プロセスはブロック９８に進み、そこでは、ＰＣＩ拡張ＲＯＭベース・アドレス・レジスタにすべて１を書き込むアクセスがＰＣＩシステム・プロセッサに与えられる。次に、プロセスはブロック１００に進み、そこでは、ＰＣＩシステム・プロセッサがＰＣＩ拡張ＲＯＭベース・アドレス・レジスタを読み取る。そこで、プロセスはブロック１０２又は１０４に進む。そのレジスタにおいて読み取られた値がすべてゼロである場合、プロセスはブロック１０２に進み、システム・プロセッサは、ＲＯＭが存在しないこと、従って、構成設定の必要がないことを結論する。ＲＯＭベース・アドレス・レジスタから読み取られた値がゼロでない場合、プロセスはブロック１０４に進む。そこでは、ＰＣＩシステム・プロセッサは、拡張ＲＯＭが存在することを結論し、従って、そのＲＯＭの内容を構成設定してそれ自身のメモリに転送する。第８図を更に参照すると、ＰＣＩシステム・プロセッサがＰＣＩ構成レジスタのアクセスを排除する期間の間、ＰＣＩ追加ボード・マイクロプロセッサは、ＰＣＴ拡張ＲＯＭ機能を使用可能にするか又は使用不可能にするためにＰＣＩＲＯＭ使用不可ビットを書き込む。次に、プログラムはブロック１０８に進む。そこでは、ＰＣＩ追加ボード・マイクロプロセッサは、構成レジスタに対するＰＣＩシステム・プロセッサ・アクセスを可能にするためにＰＣＩアクセス許可ビットを書き込む。次に、本発明の動作を説明することにする。本発明は、ＰＣＩコンピュータ・システムの追加ボードにおいて使用するためのプログラム可能な構成レジスタを提供する。要約すると、ＰＣＩ追加ボードにおけるマイクロプロセッサ１２Ｂ（第１図）は、追加ボード読取り専用ＰＣＩ構成レジスタがＰＣＩシステム構成ソフトウエアによってアクセスされる前に、独特の値をそのレジスタにプリロードさせられる。その結果、一般のＰＣＩバス・インターフェース・チップは、複数のベンダによって作られ及び種々のタイプの機能を実施する追加ボードを通して使用可能である。本発明は、追加ボードにおける拡張ＲＯＭを使用可能又は使用不可能にするためにも提供される。更に詳しく云えば、マイクロプロセッサ及び不揮発性記憶装置は、通常、追加ボードにおける固有のコンポーネントの一部分である。マイクロプロセッサ及び不揮発性記憶装置は内部追加ボード・バス１２Ｃ上に設けられる。このバスは、ＰＣＩバス・インターフェース・チップによってＰＣＩバスから隔離される。ＰＣＩシステムが電源投入される時、ＰＣＩ−ＲＳＴ＃線（第４図）における信号がＰＣＩアクセス許可ビット３０をゼロにセットする。同時に、ＰＣＩスレーブ状態マシン及びＰＣＩバス・インターフェース・チップにおけるコントローラである組合せロジックは、ＰＣＩプロセッサを、いわゆる「再試行」モードに入らせるＰＣＩ制御信号線のうちの選択されたものを活動化し、ＰＣＩバス・インターフェース・チップ上のレジスタをアクセスしないであろう。一方、ＰＣＩプロセッサがＰＣＩバス・インターフェース・チップにおけるレジスタに対するアクセスを否定される時、マイクロプロセッサ１２Ｂは、割り当てられた読取り専用レジスタの値を不揮発性記憶装置１２Ｄ（第１図）におけるプログラムされたロケーションから読取るコードを、ＰＣＩシステムの電源リセットに続いて実行する。例えば、不揮発性記憶装置はフラッシュ・メモリ、ＲＡＭ、ＲＯＭ等であってもよい。そこで、マイクロプロセッサは、ＰＣＩバス・インターフェース・チップにおけるＰＣＴ構成レジスタにその独特の値を書込む。この時、ＰＣＩＲＯＭ使用不可ビットは、拡張ＲＯＭが使用不可能にされるべき場合、論理的「１」にセットされる。ＰＣＩ拡張ＲＯＭ使用不可ビットは、その拡張ＲＯＭが使用可能にされるべき場合、それの論理的「０」状態に残される。ＰＣＩプロセッサにＰＣＩバス・インターフェース・チップにおける構成レジスタ又は他の任意のレジスタをアクセスさせない再試行状態を解放するために、マイクロプロセッサはＰＣＩアクセス許可ビット２２（第４図）を書込む。このビットを書込むことは最終アクセス許可信号線３２における最終アクセス信号をアクティブにさせ、ＰＣＩスレーブ状態マシン及び組合せ論理手段３１は、前に活動化されたＰＣＩ制御信号線を非活動化する。一方、これは、ＰＣＩプロセッサが構成レジスタをアクセスすることを可能にする。これらのレジスタに対するすべてのアクセスは、ＰＣＩシステム構成ソフトウエア１４ＡがＰＣＩシステム・プロセッサ１４（第１図）において実行することによって制御される。追加ボード上にマイクロプロセッサも或いは不揮発性記憶装置も存在しないという適用例においても、ＰＣＩバス・インターフェース・チップを使用することが望ましいことがある。読取り専用構成レジスタに含まれた値が正確であることが重要でないような特定の適用例においてそのチップを使用することが望ましいこともある。何れの場合も、本発明は、ＰＣＩアクセス許可ビットの機能がＰＣＩバス・インターフェース・チップ上の入力ピン２２（第４図）によって一時変更されることを可能にする。ＰＣＩアクセス一時変更入力ピンは、上記のように、ＰＣＩ構成アクセスの再試行がＰＣＩアクセス許可ビットによって制御されることを可能にするであろう。ＰＣＩアクセス一時変更入力ピンは、それの低レベル状態を終了させる場合、ＰＣＩアクセス許可ビットの機能を一時変更するであろうし、ＰＣＩバスからのすべての構成アクセスが再試行なしにサービスされることを可能にするであろう。この場合、読取り専用ＰＣＩ構成レジスタの電源投入デフォルト値が使用され、独特の値をロードする機能はサポートされない。本発明の好適な実施例を詳細に説明しそして開示したけれども、当業者には明らかな他の修正及び実施例が本発明の精神及び技術的範囲によってカバーされることは勿論である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ローガン、ジョセフ、フランクリンアメリカ合衆国ノース・カロライナ州ラレイ、ウエストウッド・プレイス 4005 (72)発明者パラッシュ、アヴィイスラエル国ラマトイーシャイ、ツゼーロン・ストリート 12 【要約の続き】リにその内容を「シャドウ」するものと結論する。

Claims

【特許請求の範囲】１．ＰＣＩコンピュータ・システムにおいて使用するための追加ボードにして、第１バスと、前記第１バスに結合され、所望のタスクを達成するために所定の機能を遂行するためのサブアセンブリ手段と、前記第１バスに結合され、前記第１バスに接続されていないプロセッサによって実行されるべきコードを持った拡張ＲＯＭを含む不揮発性記憶手段と、前記第１バスに結合されたオンボード・マイクロプロセッサと、前記第１バス及び第２バスに相互接続し、前記オンボード・マイクロプロセッサによりアクセス可能な少なくとも１つのビットを持った少なくとも１つの制御レジスタを含むＰＣＩバス・インターフェース・チップと、前記第１バスに接続されていないプロセッサによってアクセス可能なＰＣＩ拡張ＲＯＭベース・アドレス・レジスタと、前記少なくとも１つのビットの論理的状態に応答し、所定のビット・パターンが前記ＰＣＩ拡張ＲＯＭベース・アドレス・レジスタから出力されることを可能にする論理手段と、を含み、前記所定のビットは前記第１バスに接続されていないプロセッサに対する拡張ＲＯＭが存在しないことの表示であることを特徴とする追加ボード。２．前記第１バスに接続されていないプロセッサはＰＣＩコンピュータ・システムに設けられたＰＣＩプロセッサであることを特徴とする請求の範囲第１項に記載の追加ボード。３．前記サブアセンブリ手段は前記ＰＣＩシステムをＬＡＮに接続する通信コントローラの所望のタスクを達成するために所定の機能を遂行することを特徴とする請求の範囲第１項又は第２項に記載の追加ボード。４．前記ＬＡＮはイーサネット、トークン・リング、ＦＤＤＩ、又はＡＴＭを含むことを特徴とする請求の範囲第３項に記載の追加ボード。５．前記サブアセンブリ手段は装置コントローラの所望のタスクを達成するために所定の機能を遂行することを特徴とする請求の範囲第１項又は第２項に記載の追加ボード。６．前記装置コントローラはディスプレイ、マルチメディア、ディスク・サブアセンブリ、又はコプロセッサ・サブシステムを制御することを特徴とする請求の範囲第５項に記載の追加ボード。７．前記拡張ＲＯＭは前記不揮発性記憶装置の２ｋバイトから１６ｋバイトまでを占めることを特徴とする請求の範囲第１項に記載の追加ボード。８．前記第２バスはＰＣＩバスを含むことを特徴とする請求の範囲第１項に記載の追加ボード。９．前記論理手段は論理的ＯＲ回路を含むことを含むことを特徴とする請求の範囲第１項に記載の追加ボード。１０．ＰＣＩ拡張ＲＯＭベース・アドレス・レジスタに結合された入力を有するマルチフルクサ回路手段（ＭＵＸ）と、前記ＰＣＩ拡張ＲＯＭベース・アドレス・レジスタにおける他の入力に接続され、前記所定のビット・パターンを供給するための手段と、前記マルチプレクサ回路手段の出力を前記ＰＣＩバスに相互接続するＰＣＩアドレス／データ・マルチプレクサ／デマルチプレクサ（ＭＵＸ／ＤＥＭＵＸ）と、を更に含むことを特徴とする請求の範囲第８項に記載の追加ボード。１１．前記マルチプレクサ回路手段の出力及び前記ＰＣＩアドレス／データＭＵＸ／ＤＥＭＵＸの出力に接続された拡張ＲＯＭデコード論理手段を更に含み、前記拡張ＲＯＭデコード論理手段は前記マルチプレクサ回路手段及び前記ＰＣＩアドレス／データＭＵＸ／ＤＥＭＵＸを監視し、前記マルチプレクサ回路手段におけるアドレスが前記ＰＣＩアドレス／データＭＵＸ／ＤＥＭＵＸから出力されたアドレスに一致する場合、前記ＰＣＩ拡張ＲＯＭの読取り又は書込みを実行することを特徴とする請求の範囲第１０項に記載の追加ボード。１２．前記所定のビット・パターンはすべて論理的０を含むことを特徴とする請求の範囲第９項に記載の追加ボード。１３．前記追加ボードにおけるピン及び前記論理的ＯＲ回路に対する入力を相互接続する導体手段を更に含むことを特徴とする請求の範囲第１０項に記載の追加ボード。１４．ＰＣＩコンピュータのＰＣＩバスに追加ボードを結合するためのインターフェース・サブシステムにして、前記追加ボードにおける拡張ＲＯＭが使用不可能にされるべき場合、第１状態にセットされるべき少なくとも１つのビットを有する少なくとも１つの制御レジスタと、前記ＰＣＩコンピュータによって発生された第１の所定ビット・パターンを受け取り及び記憶するためのレジスタ手段と、第２の所定ビット・パターンを発生するための手段と、制御信号の状態に応答して前記第１の所定ビット・パターン又は前記第２の所定ビット・パターンを選択するための選択回路手段と、前記少なくとも１つのビットの状態を監視し、前記少なくとも１つのビットが第１の所定状態にセットされる場合、前記制御信号を第１の電気的状態にセットするための論理的回路手段と、を含み、前記選択回路手段は前記第２の所定ビット・パターンを選択し、前記第２の所定ビット・パターンを前記ＰＣＩコンピュータに送ること、及び前記ＰＣＩコンピュータは前記第２の所定ビット・パターンを調べ、前記第２の所定ビット・パターンが第１の所定値にセットされている場合には前記追加ボードにおける拡張ＲＯＭの不存在を表すことを特徴とするインターフェース・サブシステム。１５．前記第１の所定状態は論理的「１」を含むことを特徴とする請求の範囲第１４項に記載のインターフェース・サブシステム。１６．前記第１の所定値は論理的「０」を含むことを特徴とする請求の範囲第１５項に記載のインターフェース・サブシステム。１７．前記少なくとも１つのビットが第２の所定状態にセットされる場合、前記制御信号を第２の電気的状態にセットするための手段を更に含み、前記選択回路は前記第１の所定ビット・パターンを選択し、前記第１の所定ビット・パターンを前記ＰＣＩコンピュータに送ること、及び前記ＰＣＩコンピュータは前記第１の所定ビット・パターンを調べ、前記第１の所定ビット・パターンが第２の所定値にセットされている場合、前記追加ボードにおける拡張ＲＯＭの存在を表すことを特徴とする請求の範囲第１４項に記載のインターフェース・サブシステム。１８．前記第２の所定値は論理的「１」を含むことを特徴とする請求の範囲第１７項に記載のインターフェース・サブシステム。