PL182189B1 - Karta rozszerzen w systemie komputerowym PL PL PL - Google Patents

Karta rozszerzen w systemie komputerowym PL PL PL

Info

Publication number
PL182189B1
PL182189B1 PL96323387A PL32338796A PL182189B1 PL 182189 B1 PL182189 B1 PL 182189B1 PL 96323387 A PL96323387 A PL 96323387A PL 32338796 A PL32338796 A PL 32338796A PL 182189 B1 PL182189 B1 PL 182189B1
Authority
PL
Poland
Prior art keywords
pci
expansion
rom
bus
microprocessor
Prior art date
Application number
PL96323387A
Other languages
English (en)
Other versions
PL323387A1 (en
Inventor
Ariel Cohen
William G Holland
Joseph F Logan
Avi Parash
Original Assignee
Ibm
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibm filed Critical Ibm
Publication of PL323387A1 publication Critical patent/PL323387A1/xx
Publication of PL182189B1 publication Critical patent/PL182189B1/pl

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration
    • G06F12/0684—Configuration or reconfiguration with feedback, e.g. presence or absence of unit detected by addressing, overflow detection
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Multi Processors (AREA)

Abstract

1 . Karta rozszerzen w systemie komputerowym zawie- rajacym pierwsza szyne i pamiec nieulotna podlaczona do pierwszej szyny, zawierajaca rozszerzenie pamieci stalej ROM z kodem dostosowanym do wykonywania przez mi- kroprocesor nie podlaczony do pierwszej szyny, znamienna tym, ze zawiera mikroprocesor (12B) podlaczony do pier- wszej szyny (12C), podzespól podlaczony do pierwszej szy- ny (12C) do wykonywania ustalonych funkcji dla spelnienia zadanego zadania, uklad interfejsu szyny PCI (12A) podlaczony do pierwszej szyny (12C) i drugiej szyny (10), przy czym uklad interfejsu szyny PCI (12A) zawiera co naj- mniej jeden rejestr sterujacy z co najmniej jednym bitem do- stepnym dla mikroprocesora (12B), bazowy rejestr adresowy rozszerzenia PCI pamieci stalej ROM w pamieci nieulotnej (12D) dostepny dla mikroprocesora nie podlaczo- nego do pierwszej szyny (12C) oraz uklad logiczny (50) rea- gujacy na stan logiczny co najmniej jednego bitu i wprowadzajacy ustalony wzorzec bitowy z bazowego reje- stru adresowego rozszerzenia PCI pamieci stalej ROM w pa- mieci nieulotnej (12D), w którym ustalony bit jest wskazaniem braku rozszerzenia PCI pamieci stalej ROM w pamieci nieulotnej (12D) dla mikroprocesora nie podlaczo- nego do pierwszej szyny (12C). Fig. 1 PL PL PL

Description

Przedmiotem wynalazku jest karta rozszerzeń w systemie komputerowym.
Znane jest zastosowanie interfejsu komunikacyjnego albo szyny wejścia/wyjścia do podłączania oddzielnych urządzeń, takich jak procesory, pamięć i urządzenia peryferyjne do systemu komputerowego.
Systemy komputerowe są stosowane nie tylko do wykonywania kilku oddzielnych zadań, ale również do wymiany informacji pomiędzy sobą. Aby wymieniać informacje, systemy komputerowe są połączone w sieć komputerową. Zwykła sieć komputerowa zawiera nośnik komunikacyjny i zbiór systemów komputerowych podłączonych do nośnika komunikacyjnego. Karta rozszerzeń łączy zwykle szynę systemu komputerowego z nośnikiem komunikacyjnym. Aby uczynić komputery bardziej atrakcyjnymi dla użytkowników, większość producentów poddaje standaryzacji konstrukcję swoich szyn komputerowych. Znane sąstandardowe szyny takie jak na przykład szyny ISA, EISA czy Micro Channel™.
Szyna PCI jest kolejnąz szyn standardowych. Jest szyną32 albo 64-bitowąo dużej wydajności z multipleksowymi liniami adresowania, sterowania i danych. Szyna PCI jest przeznaczona do łączenia ze sobą elementów peryferyjnych o dużym stopniu integracji, peryferyjnych kart rozszerzeń i podsystemów z procesorem i pamięcią. Specyfikacja szyny PCI jest przedstawiona w dokumencie PCI Local Bus Specification, Production Version Revision 2.0, z 30 kwietnia 1993.
Wśród wielu funkcji opisanych przez specyfikację szyny PCI jest zastosowanie „rozszerzenia pamięci stałej ROM”. Rozszerzenie pamięci stałej ROMj est urządzeniem z pamięcią wyłącznie do odczytu znajdującym się na karcie rozszerzeń PCI. Rozszerzenie pamięci ROM zawiera kod, który jest wykonywany przez mikroprocesor PCI, aby zapewnić funkcje inicjalizacji i uruchamiania systemu dla karty rozszerzeń PCI. Karta do dołączania do szyny PCI i odnośny system interfejsu znane sąz europejskiego opisu patentowego nr 0350917, przy czym karta zawiera w szczególności rozszerzenie pamięci ROM z kodem do wykonania przez mikroprocesor systemu PCI.
Typowy sposób używania rozszerzenia pamięci ROM jest opisany w podanej wyżej specyfikacji szyny lokalnej PCI. W typowej sytuacji podczas uruchamiania systemu komputerowego PCI, wykonuje się proces zgodny z architekturą pomiędzy mikroprocesorem PCI, a kartą rozszerzeń. W konsekwencji zawartość rozszerzenia pamięci ROM w karcie rozszerzeń jest przenoszona do pamięci systemu komputerowego PCI. Nazywa się to tworzeniem kopii-cienia rozszerzenia pamięci ROM w pamięci komputerowej PCI. Oprogramowanie systemowe PCI wykonuje kod z kopii-cienia rozszerzenia pamięci ROM w swojej pamięci. Po zakończeniu wykonywania kodu rozszerzenia pamięci ROM, sterowanie jest zwracane do oprogramowania konfiguracyjnego systemu i system komputerowy PCI kontynuuje proces uruchamiania.
Po zakończeniu tej sekwencji, czyli przeniesienia i wykonania kodu rozszerzenia pamięci ROM, kopia-cień rozszerzenia pamięci ROM pozostaje w pamięci głównej nadrzędnego systemu komputerowego. Proces nie dostarcza mechanizmu zwalniania pamięci, aby mogła być wykorzystywana przez inne programy. W znanych systemach komputerowych PCI pamięć stosowania do tworzenia cienia rozszerzenia pamięci ROM znajduje się zwykle w podstawowym 1 MB pamięci, która jest ograniczona dla programów DOS/Windows. Nawet jeżeli mała ilość tego obszaru jest zużyta, może to uniemożliwić wykonywanie niektórych programów w systemie komputerowym.
Kod zrealizowany w rozszerzeniu pamięci ROM jest często potrzebny wyłącznie w programach specjalistycznych. Nawet jeżeli funkcja nie jest potrzebna, nie ma zgodnego z architekturą sposobu zapobiegania zajmowania części pamięci głównej systemu komputerowego przez kopię-cień kodu rozszerzenia pamięci ROM. Rozszerzenie pamięci ROM musi istnieć na wszystkich kartach rozszerzających, aby było dostępne dla potrzebujących go programów specjalistycznych. Potrzebne jest rozwiązanie, które umożliwia wyłączenie rozszerzenia ROM w środowi
182 189 skach, w których nie jest ono potrzebne, aby zapobiec niepotrzebnemu zużywaniu pamięci głównej systemu komputerowego przez kopię-cień rozszerzenia pamięci ROM.
Istotą karty rozszerzeń w systemie komputerowym zawierającym pierwszą szynę i pamięć ni eulotną podłączoną do pierwszej szyny, zawierającą rozszerzenie pamięci stałej ROM z kodem dostosowanym do wykonywania przez mikroprocesor nie podłączony do pierwszej szyny, jest to, że zawiera mikroprocesor podłączony do pierwszej szyny, podzespół podłączony do pierwszej szyny do wykonania ustalonych funkcji dla spełnienia żądanego zadania, układ interfejsu szyny PCI podłączony do pierwszej szyny i drugiej szyny, przy czym układ interfejsu szyny PCI zawiera co najmniej jeden rejestr sterujący z co najmniej jednym bitem dostępnym dla mikroprocesora, bazowy rejestr adresowy rozszerzenia PCI pamięci stałej ROM w pamięci nieulotnej dostępny dla mikroprocesora nie podłączonego do pierwszej szyny oraz układ logiczny reagujący na stan logiczny co najmniej jednego bitu i wyprowadzający ustalony wzorzec bitowy z bazowego rejestru adresowego rozszerzenia PCI pamięci stałej ROM w pamięci nieulotnej, w którym ustalony bit jest wskazaniem braku rozszerzenia PCI pamięci stałej ROM w pamięci nieulotnej dla mikroprocesora nie podłączonego do pierwszej szyny.
Korzystnie mikroprocesor nie podłączony do pierwszej szyny jest mikroprocesorem PCI w systemie komputerowym PCI.
Korzystnie podzespół jest dostosowany do wykonywania ustalonych funkcji, aby zrealizować żądane zadania kontrolera komunikacyjnego, który łączy system komputerowy PCI z siecią lokalną (LAN).
Korzystnie sieć lokalna (LAN) obejmuje ethemet, token ring, FDDI albo ATM.
Korzystnie podzespół wykonuje ustalone funkcje, aby zrealizować żądane zadania kontrolera urządzenia.
Korzystnie kontroler urządzenia kontroluje ekran, multimedia, dysk, podzespół albo podsystemy koprocesorowe.
Korzystnie rozszerzenie PCI pamięci stałej ROM zajmuje od 2 kilobajtów do 16 kilobajtów pamięci nieulotnej.
Korzystnie druga szyna jest szyną PCI.
Korzystnie układ logiczny zawiera logiczny obwód OR.
Korzystnie zawiera układ multipleksera (MUX) mający wejście połączone z bazowym rejestrem adresowym rozszerzenia PCI pamięci stałej ROM w pamięci nieulotnej, obwody dostarczania ustalonego wzorca bitowego podłączone do drugiego wejścia bazowego rejestru adresowego rozszerzenia PCI pamięci stałej ROM w pamięci nieulotnej, oraz układ multipleksera/demuItipleksera danych adresowych PCI łączący wyjście układu multipleksera z szyną PCI.
Korzystnie zawiera dekodujący układ logiczny rozszerzenia PCI pamięci stałej ROM podłączony do wyjścia układu multipleksera i układu multipleksera/demultipleksera danych adresowych PCI, przy czym dekodujący układ logiczny rozszerzenia PCI pamięci stałej ROM nadzoruje układ multipleksera i układ multipleksera/demultipleksera danych adresowych PCI i jeżeli adres w układzie multipleksera jest zgodny z adresem wyprowadzonym z układu multipleksera/demultipleksera danych adresowych PCI, wykonuje odczyt albo zapis rozszerzenia PCI pamięci stałej ROM w pamięci nieulotnej.
Korzystnie ustalony wzorzec bitowy zawiera same zera logiczne.
Korzystnie zawiera przewód łączący końcówkę karty rozszerzeń i wejście obwodu logicznego OR.
Zaletą karty rozszerzeń według wynalazku jest to, że zawiera mechanizm do udostępniania (włączania) rozszerzenia pamięci stałej ROM dla mikroprocesora PCI albo czynienia go niedostępnym (wyłączania).
Przedmiot wynalazku jest przedstawiony w przykładzie wykonania na rysunku, na którym fig. 1 przedstawia schemat blokowy systemu komputerowego z kartą rozszerzeń PCI, fig. 2 - schemat blokowy karty rozszerzeń PCI, fig. 3 - schemat blokowy układu interfejsu szyny PCI, fig. 4 - schemat blokowy obwodu układu interfejsu szyny PCI, fig. 5 - sieć działań przetwarzania wykonywanego przez mikroprocesor PCI i mikroprocesor karty rozszerzeń, aby skonfiguro
182 189 wać i ustawić rejestry konfiguracyjne, fig. 6 - schemat blokowy kontrolera układu interfejsu szyny PCI, fig. 7 przedstawia schemat zdarzeń czasowych dla procedury wymiany wstępnej, fig. 8 - sieć działań procesu włączania/wyłączania rozszerzenia pamięci stałej ROM, zaś fig. 9 - schemat układu logicznego wyłączania/włączania rozszerzenia pamięci stałej ROM. Figura 1 przedstawia schemat blokowy systemu komupterowego PCI 13. System komputerowy PCI 13 składa się z szyny PCI 10, karty rozszerzeń PCI 12 i mikroprocesora PCI 14. Mikroprocesor PCI 14 zawiera kilka produktów oprogramowania, obejmujących oprogramowanie konfiguracyjne 14A systemu PCI, system operacyjny 14B i kilka programów użytkowych 14C. Oprogramowanie konfiguracyjne 14A systemu komputerowego PCI 13 wykonuje funkcje potrzebne do sterowania rejestrami konfiguracyjnymi na karcie rozszerzeń PCI 12. Ogólnie, oprogramowanie konfiguracyjne 14A to cześć oprogramowania „BIOS” (podstawowego systemu wejścia/wyjścia), które wykonuje diagnostykę systemu po włączeniu i zapewnia różne procedury niskiego poziomu do wspierania konfiguracji systemu i wejścia/wyjścia danych. Szyna PCI 10 jest nośnikiem komunikacyjnym dla systemów komputerowych. Mimo że fig. 1 przedstawia kartę rozszerzeń PCI 12 jako jednostkę oddzieloną od systemu komputerowego PCI 13 w rzeczywistym przykładzie wykonania, karta rozszerzeń PCI 12 jest zamontowana w gnieździe rozszerzeń pod pokrywą systemu komputerowego PCI 13.
Odnosząc się nadal do fig. 1, karta rozszerzeń PCI 12 zawiera w szczególności układ interfejsu szyny PCI 12A, który jest sprzężony z szyną PCI 10. Układ interfejsu szyny PCI 12A jest układem uniwersalnym, który może być stosowany do łączenia ze sobą różnych typów karty rozszerzeń PCI 12 z szyną PCI 10. Karta rozszerzeń PCI 12 zawiera mikroprocesor 12B z szyną lokalną 12C. Szyna lokalna 12C łączy ze sobą układ interfejsu szyny PCI 12A, pamięć nieulotną 12D, pamięć o dostępie bezpośrednim (RAM) 12E i generator zadań wejścia/wyjścia (I/O) 12F. Generator zadań 12F jest podsystemem tej karty rozszerzeń PCI i wykonuje funkcje wymagane do spełnienia żądanego zadania. Dla przykładu, generator zadań 12F może być kartą komunikacyjną do przyłączania systemu komputerowego PCI 13 do sieci lokalnej (LAN), takiej jak token ring, ethemet, FDDI i podobne typy sieci lokalnych.
Ogólnie mówiąc, generatory zadań, które można łączyć z układem interfejsu szyny PCI, obejmująkontrolery komunikacyjne (ethemet, token ring, FDDI, ATM i tak dalej), karty graficzne (VGA, XGA i tak dalej), urządzenia multimedialne (video, audio, CD-ROM i tak dalej), podsystemy dyskowe (IDE, SCSI, RAID i tak dalej) oraz podsystemy koprocesorowe (Pentium, Power PC i tak dalej).
Należy zauważyć, że wszystkie te zastosowania mogą zostać zrealizowane przez karty rozszerzeń PCI, przy czym układ interfej su szyny PCI 12 A można stosować wraz z każdą z kart rozszerzeń i wykonuje on funkcję interfejsu szyny wymaganą dla karty rozszerzeń, aby działała na szynie PCI 12A.
Odnosząc się nadal do fig. 1, w szczególności wynalazek dotyczy rozszerzenia pamięci stałej ROM i mechanizmu w układzie interfejsu szyny PCI 12A, który wskazuje obecność lub nieobecność tego rozszerzenia mikroprocesorowi PCI 14. W szczególności rozszerzenie pamięci stałej ROM jest sektorem w pamięci nieulotnej 12D. Sektor zajmuje zwykle od 2 kilobajtów do 16 kilobajtów, przy czym można również dobrze stosować inne struktury i różne rozmiary przy konstrukcji rozszerzenia pamięci stałej ROM.
Mikroprocesor systemowy PCI 14 może wykonywać kod z rozszerzenia pamięci ROM, aby pełnić różne funkcje takie jak inicjalizacja, konfiguracja i funkcje uruchamiania systemu w zastępstwie karty rozszerzeń. Położenie rozszerzenia pamięci ROM w obrębie mapy pamięci mikroprocesora systemowego PCI 14 jest skonfigurowane przez program konfiguracyjny systemu PCI zapisujący adres, przy którym ma być zapisany kod w rozszerzeniu pamięci ROM, w bazowym rejestrze adresowym rozszerzenia pamięci ROM.
Poniżej podany jest przykład użycia rozszerzenia pamięci ROM w karcie rozszerzeń sieci lokalnej token ring, która łączy systemy komputerowe PCI z siecią token ring.
Karta rozszerzeń token ring udostępnia rozszerzenie pamięci ROM, które zawiera kod dla funkcji „zdalnego ładowania programu”. Zdalne ładowanie programu umożliwia karcie sieci lo
182 189 kalnej zażądanie, aby macierzysty system komputerowy był uruchamiany zdalnie poprzez sieć z systemu serwera. Zamiast ładować system operacyjny z lokalnego twardego dysku albo dyskiteki, kod zdalnego ładowania programu w rozszerzeniu ROM karty rozszerzeń wydaj e żądanie poprzez sieć lokalną, aby system serwera wysłał kopię systemu operacyjnego. Gdy kod zdalnego ładowania programu pobierze kod systemu operacyjnego, ładuje go do pamięci głównej systemu komputerowego i na końcu przekazuje sterowanie do systemu operacyjnego.
Ogromna większość programów kart rozszerzeń token ring nie wymaga funkcji zdalnego ładowania programu, ponieważ macierzysty system komputerowy jest zawsze uruchamiany z lokalnego twardego dysku. W tych programach technika opisana w tym wynalazku może być zastosowana do wyłączania rozszerzenia ROM i zwalniania pamięci-cienia, która zwykle zostałaby zużyta przez kod zdalnego ładowania programu. W programach wykorzystujących funkcję zdalnego ładowania programu, rozszerzenie pamięci ROM pozostanie włączone i macierzysty system komputerowy zostanie uruchomiony ze zdalnego systemu serwera.
Dla karty rozszerzeń token ring wejściowy parametr konfiguracyjny, który określa, czy rozszerzenie pamięci ROM będzie włączone czy wyłączone, jest zawarty w nieulotnej pamięci FLASH na karcie rozszerzeń. Bezpośrednio po włączeniu zasilania mikroprocesor na karcie rozszerzeń kopiuje bit konfiguracyjny z pamięci FLASH do rejestru w układzie interfejsu szyny PCI 12A, który kontroluje, czy bazowy rejestr adresowy rozszerzenia pamięci ROM jest przedstawiony jako „odczyt/zapis” czy „tylko odczyt” oprogramowaniu konfiguracyjnemu systemu PCI. Użytkownik systemu komputerowego może włączyć albo wyłączyć rozszerzenie pamięci ROM wykonując w systemie komputerowym PCI 13 program użytkowy, aktualizujący bit konfiguracyjny w pamięci FLASH.
Na figurze 2 przedstawiono schemat blokowy układu interfejsu szyny PCI 12A na poziomie karty. Układ interfejsu szyny PCI 12A zawiera interfejs szyny PCI 16 do podłączania do szyny PCI 10. Interfejs szyny lokalnej 18 łączy układ interfejsu szyny PCI 12A z szyną lokalną 12C. Pomiędzy interfejsem szyny PCI 16 i interfejsem szyny lokalnej 18 podłączone sąukład logiczny i przekazu danych 20, rejestry funkcyjne 22 i rejestr konfiguracyjny PCI 24. Układ logiczny i przekazu danych 20 jest głównym torem wymiany danych pomiędzy szynąPCI 10 i kartą rozszerzeń PCI 12. Układ logiczny i przekazu danych 20 obejmuje także bufor FIFO 20A, który przenosi dane z interfejsu szyny lokalnej 18 do interfejsu szyny PCI 16. Podobnie bufor 20B przenosi dane w kierunku przeciwnym.
Rejestry konfiguracyjne PCI 24 mogąbyć zapisywane i odczytywane przez procesor systemowy PCI wykonujący oprogramowanie konfiguracyjne 14A systemu komputerowego PCI 13 (fig. 1) poprzez szynę PCI 10. Informacje zapisane do tych rejestrów konfigurują zasoby będące urządzeniami, jak adres I/O, adres pamięci, poziom przerwania, linia pamięci podręcznej czy wielkość urządzenia, które karta rozszerzeń PCI 12 łączy z systemem komputerowym PCI 13.
Rejestry konfiguracyjne 24 zawierają decydujące informacje dla oprogramowania konfiguracyjnego 14A (fig. 1), wykorzystywane do identyfikacji urządzenia i zrozumienia sposobu jego konfiguracji. Standardy PCI wymagają listy rejestrów konfiguracyjnych służących tylko do odczytu. Lista ta nie jest wcale wyczerpująca, a wynalazek ma na celu obejmowanie podanych rejestrów i rejestrów innych typów, potrzebnych do podłączenia karty rozszerzeń PCI do szyny PCI. Wśród rejestrów architektury PCI służących tylko do odczytu znajdują się:
Identyfikator sprzedawcy - rejestr 16-bitowy identyfikujący sprzedawcę produkującego urządzenie.
Identyfikator urządzenia - rejestr 16-bitowy stosowany przez sprzedawców do jednoznacznego identyfikowania każdego typu oferowanych przez nich urządzeń.
Identyfikator wersji - rejestr 8-bitowy, który może być używany przez sprzedawców do identyfikacji numeru wersji urządzenia.
Kod klasy - rejestr 24-bitowy, który identyfikuje ogólną funkcję urządzenia (karta graficzna, karta sieciowa, urządzenie mostkowe i tak dalej).
Bazowe rejestry adresowe - zawierająbity służące tylko do odczytu, oznaczające wymagania urządzeń co do wejścia/ wyjścia I/O i mapowania pamięci.
182 189
Rejestr linii przerwania - rejestr 8-bitowy stosowany do przekazywania wymagań kierujących linii przerwania.
Rejestry minimalnego czasu przydziału i maksymalnego ukrycia zegara - rej estry 8-bitowe określające żądane ustawienia urządzenia dla ukrytego zegara.
Jak będzie opisane poniżej, wartości rejestrów konfiguracyjnych PCI 24 są ustawiane dynamicznie przez mikroprocesor 12B i pamięć nieulotną 12D. W konsekwencji, można stosować ten sam układ interfejsu szyny PCI 12A z kilkoma różnymi typami kart rozszerzeń PCI.
Jak zostanie wyjaśnione w dalszej części, niniejszy wynalazek obejmuje funkcję, która włącza lub wyłącza rozszerzenie pamięci ROM. Układ logiczny 50 rozszerzenia PCI, którego szczegóły konstrukcyjne sąpodane poniżej, nadzoruje zawartość jednego z rejestrów konfiguracyjnych nazywanego „bazowym rejestrem adresowym rozszerzenia pamięci ROM” i zależnie od jego zawartości, kieruje informacje pomiędzy rozszerzeniem pamięci ROM i mikroprocesorem PCI 14 albo nie kieruje żadnych informacji.
Rejestry funkcyjne 22 są rejestrami oddzielonymi od rejestrów konfiguracyjnych PCI 24. Dostęp do nich ma tylko określone oprogramowanie użytkowe, jak sterownik urządzenia token-ring. Udostępniają one funkcje przerwań i stanu, funkcje sterowania DMA i możliwości konfiguracyjne dla opcji, które nie sąpodane jako część specyfikacji PCI.
Na figurze 3 przedstawiono szczegółowy schemat blokowy układu interfejsu szyny PCT 12A podłączonego do szyny PCI 10 i szyny lokalnej 12C karty rozszerzeń. Na tej figurze pokazane są rejestry konfiguracyjne PCI, które są rejestrami programowalnymi zapisywanymi przez mikroprocesor 12B (fig. 2) poprzez szynę lokalną 12C karty rozszerzeń. Ponadto, pokazany jest również rejestr udzielania dostępu PCI, który steruje dostępem procesora PCI do rejestru konfiguracyjnego PCI. Jak zostanie wyjaśnione w dalszej części, rejestr udzielania dostępu PCI jest rejestrem jednobitowym, przy czym można wykorzystać inne typy rejestrów konfiguracyjnych do dostarczenia tej samej funkcji.
Odnosząc się do fig. 3, interfejs szyny PCI 16 zawiera logiczny układ nadrzędny 16A szyny PCI i logiczny układ podrzędny 16B szyny PCI. Logiczny układ nadrzędny 16A szyny PCI wykonuje seryjne przekazywanie danych pomiędzy szyną PCI 10 i rejestrem FIFO wewnątrz układu interfejsu szyny PCI 12A. Inicjalizuje przekazy po szynie PCI 10 żądając dostępu do szyny od logicznego układu arbitrażowego (nie pokazanego) systemu PCI, który istnieje jako część wszystkich systemów szyny PCI. Logiczny układ podrzędny szyny PCI 16B odpowiada jako cel cykli szyny PCI 10 zainicjalizowanych przez inne urządzenie nadrzędne szyny, takie jak procesor systemowy PCI. Zapewnia wymaganą wymianę wstępną sygnałów sterujących na szynie PCI 10, umożliwiając procesorowi systemowemu PCI odczyt i zapis rejestrów w układzie interfejsu szyny PCI 12 A.
Podobnie do interfejsu szyny PCI 16, lokalna szyna 18 zawiera logiczny układ nadrzędny 18A szyny lokalnej i logiczny układ podrzędny 18B szyny lokalnej. Logiczny układ nadrzędny 18A szyny lokalnej wykonuje seryjne przekazy danych pomiędzy wewnętrzną szyną rozszerzeń 12A i rejestrem FIFO wewnątrz układu interfejsu szyny PCI 12A. Logiczny układ podrzędny 18B szyny lokalnej obsługuje operacje odczytywania i zapisywania rejestrów z mikroprocesora 12B karty rozszerzeń 12.
Odnosząc się nadal do fig. 3, obwód logiczny OR 21 ma wyjście podłączone do logicznego układu podrzędnego szyny PCI 16B i dwa wejścia, z których jedno jest podłączone przewodem 26 do rejestru udzielania dostępu PCI 28, a drugie przewodem 23 do końcówki 22. Końcówka 22 jest podłączona do zewnętrznego układu udzielania dostępu PCI i jest pokazana schematycznie jako przerywane linie na fig. 3. Jak zostanie wyjaśnione w dalszej części, gdy sygnał wyjściowy z obwodu logicznego OR 21 jest aktywny, mikroprocesor PCI 14 może uzyskać dostęp do rejestrów konfiguracyjnych PCI 24 po szynie PCI 10. Jeżeli sygnał wyjściowy z obwodu lokalnego OR 21 jest nieaktywny, dostęp do rejestrów konfiguracyjnych PCI 24 jest zablokowany dla mikroprocesora PCI 14. Stan sygnału z obwodu logicznego OR 21 jest sterowany przez bit w rejestrze udzielania dostępu PCI 25, który jest ustawiany przez mikroprocesor 12B (fig. 2) albo końcówkę 22 w układzie interfejsu szyny PCI 12A.
182 189
Nadal w odniesieniu do fig. 3 pokazany jest mechanizm, który włącza albo wyłącza rozszerzenie pamięci ROM. Mechanizm zawiera rejestr sterujący pamięci 52 ROM z wyjściem podłączonym przewodem 54 do logicznego obwodu OR 56. Wyjście logicznego obwodu OR 56 jest podłączone do bazowego rejestru adresowego 57 rozszerzenia pamięci ROM. Przewód 58 wyłączania rozszerzenia pamięci ROM łączy końcówkę 60 wyłączania rozszerzenia pamięci ROM z drugim wejściem logicznego obwodu OR 56. Wyjście bazowego rejestru adresowego 57 rozszerzenia pamięci ROM jest podłączone do logicznego układu dekodującego 62 rozszerzenia pamięci ROM. Logiczny układ dekodujący 62 rozszerzenia jest podłączony po jednej stronie do logicznego układu podrzędnego 16B szyny PCI 10, a po drugiej stronie do logicznego układu podrzędnego 18B szyny lokalnej 12C.
Nadal w odniesieniu do fig. 3, rejestr sterujący 52 ma bit, który jest albo nie jest ustawiony przez mikroprocesor 12B karty rozszerzeń 12 poprzez wewnętrzną szynę 12C karty rozszerzeń. Jeżeli bit jest ustawiony na logiczne „1”, zmusza bazowy rejestr adresowy 57 rozszerzenia pamięci ROM, aby wysłał same zera, które są odczytywane przez mikroprocesor PCI 14, interpretujący odczytanie samych zer jako wskazanie braku rozszerzenia pamięci ROM na karcie rozszerzeń 12. W przypadku gdy sygnał wyjściowy z bazowego rejestru adresowego 57 rozszerzenia pamięci ROM nie wynosi zero, mikroprocesor PCI 14 uznaj e, że oznacza to istnienie rozszerzenia pamięci ROM na karcie rozszerzeń 12. Gdy adres na szynie PCI 10 jest taki jak adres w bazowym rejestrze adresowym 57 rozszerzenia pamięci ROM, logiczny układ dekodujący 62 rozszerzenia pamięci ROM, logiczny układ dekodujący 62 rozszerzenia pamięci ROM wymienia informacje z rozszerzenia pamięci ROM na karcie rozszerzeń 12 z mikroprocesorem PCI 14 i na odwrót. Bardziej dokładny opis struktury przedstawiającej bazowy rejestr adresowy rozszerzenia pamięci ROM jako rejestr odczytu/zapisu albo rejestr tylko do odczytu, z ustawionymi zerami, będzie podany w dalszej części. Wystarczy powiedzieć, że poprzez przedstawienie bazowego rejestru adresowego 57 rozszerzenia pamięci ROM jako rejestru odczytu/zapisu albo rejestru tylko do odczytu z ustawionymi zerami, rozszerzenie pamięci ROM na karcie rozszerzeń jest albo nie jest udostępniane mikroprocesorowi PCI 14. Jak zostanie opisane w dalszej części, sygnał wyłączania rozszerzenia pamięci ROM, generowany na przewodzie 58 wyłączającym rozszerzenie pamięci ROM, może zostać użyty do przykrycia bitu rejestru steruj ącego rozszerzeniem pamięci ROM.
Jak opisano wyżej, zawartość bazowego rejestru adresowego rozszerzenia pamięci ROM jest wykorzystywana przez mikroprocesor PCI 14 do ustalania obecności albo braku rozszerzenia pamięci ROM na karcie rozszerzeń. W tym celu podany jest opis bazowego rejestru adresowego rozszerzenia pamięci ROM. Podczas sekwencji włączania zasilania systemu komputerowego PCI 13, oprogramowanie konfiguracyjne w mikroprocesorze PCI 14 zapisuje same jedynki do bazowego rejestru adresowego rozszerzenia pamięci ROM. Jeżeli oprogramowanie konfiguracyjne odczytuje z powrotem wartość niezerową, rozszerzenie pamięci ROM występuje na karcie rozszerzeń. Jeżeli odczyta z powrotem same zera, na karcie rozszerzeń nie występuje rozszerzenie pamięci ROM.
Jeżeli rozszerzenie pamięci ROM istnieje, systemowe oprogramowanie konfiguracyjne wykorzystuje wartość odczytaną z bazowego rejestru adresowego rozszerzenia pamięci ROM, aby wyznaczyć wielkość rozszerzenia pamięci ROM. Następnie ładuje do rejestru adres bazowy w pamięci, pod którym kod w rozszerzeniu pamięci ROM ma zostać umieszczony w mapie pamięci procesora systemowego. Bit włączający w rejestrze jest wtedy ustawiony, aby włączyć dostęp szyny PCI pamięci 10 do rozszerzenia pamięci ROM. Systemowe oprogramowanie konfiguracyjne kopiuje następnie albo tworzy kopię-cień zawartości rozszerzenia pamięci ROM w pamięci głównej macierzystego systemu komputerowego. Następnie zapisywany jest bazowy rejestr adresowy rozszerzenia pamięci ROM karty rozszerzeń, wyłączając dostęp do rozszerzenia pamięci ROM i rozszerzenie pamięci ROM efektywnie usuwa się z mapy pamięci procesora systemowego. Następnie systemowe oprogramowanie konfiguracyjne wykonuje kod z kopiicienia rozszerzenia pamięci ROM w pamięci głównej macierzystego systemu komputerowego. Po zakończeniu wykonywania kodu rozszerzenia pamięci ROM, sterowanie jest zwracane do sy
182 189 stemowego oprogramowania konfiguracyjnego i system komputerowy PCI 13 kontynuuje proces uruchamiania systemu.
Na figurze 4 przedstawiono układ logiczny, który umożliwia mikroprocesorowi 12B (fig. 1) zapis danych do rejestru konfiguracyjnego PCI 24, podczas gdy mikroprocesor PCI 14 (fig. 1) ma wstrzymany dostęp do rejestrów konfiguracyjnych PCI 24. Po zakończeniu zapisu i ustawieniu na końcówce 22 bitu udzielenia dostępu PCI w rejestrze udzielenia dostępu PCI 28, wstrzymanemu poprzednio mikroprocesorowi PCI 14 udziela się jednak pozwolenia na dostęp do wszystkich rejestrów w układzie interfejsu szyny PCI 12A. Ponadto, jeżeli rozszerzenie pamięci ROM ma zostać wyłączone, bit wyłączania pamięci ROM (fig. 9) ustawia się na logiczne „1”. Jeżeli ten bit nie ma być wyłączony, nie zmienia się ustawienia „0” bitu wyłączenia.
Zestaw linii danych, na szynie PCI zwany szyną danych PCI 10A, łączy rejestry konfiguracyjne PCI z szyną PCI 10. Linia architektury sterowania zwana linią PCI-RST # łączy rejestr udzielania dostępu 28 z szyną PCI 10. Na koniec, zestaw linii sygnałowych sterowania PCI, potrzebny do aktywacji funkcji ponownej próby szyny PCI, łączy szynę PCI 10 z kontrolerem 31 układu interfejsu szyny PCI 12A, który jest automatem stanu i logicznym układem kombinatorycznym PCI.
Wejście kontrolera 31 jest połączone linią sygnałową ostatecznego udzielenia dostępu 32 z obwodem logicznym OR 21. Sygnały na przewodzie 23 zostały już opisane w odniesieniu do fig. 3.
Na figurze 5 przedstawiono sieć działań przy współdziałaniu pomiędzy mikroprocesorem systemowym PCI próbującym uzyskać dostęp do rejestrów konfiguracyjnych karty rozszerzeń PCI i mikroprocesorem karty rozszerzeń PCI ładującym wstępnie rejestry konfiguracyjne PCI. Podsumowując, przy włączaniu zasilania, systemowe oprogramowanie konfiguracyjne PCI wykonywane w mikroprocesorze PCI, w etapie 42, próbuje wejść do rejestrów konfiguracyjnych karty rozszerzeń PCI (umieszczonych w układzie interfejsu szyny PCI). Dostęp mikroprocesora systemowego PCI jest odmawiany aż do zapisania bitu udzielania dostępu PCI w układzie interfejsu szyny PCI przez mikroprocesor karty rozszerzeń. Odmowa umożliwia mikroprocesorowi karty rozszerzeń PCI zakończenie operacji wstępnego ładowania rejestrów konfiguracyjnych zanim systemowe oprogramowanie konfiguracyjne PCI będzie mogło uzyskać dostęp do rejestrów konfiguracyj ny ch.
Bardziej szczegółowo, proces przetwarzania zaczyna się gdy włączane jest zasilanie systemu PCI (etap 34). Karta rozszerzeń PCI zjej rejestrem konfiguracyjnymjest pokazana schematycznie jako 36. Po włączeniu zasilania procesor systemowy PCI w etapie 42 próbuje uzyskać dostęp do rejestrów konfiguracyjnych poprzez linie oznaczone „Odczyt i zapis konfiguracji”. Próby te sąuniemożliwiane, a uniemożliwienie jest pokazane schematycznie za pomocą linii nazwanych ponowną próbą. Podczas tego przedziału czasowego, w etapie 38, mikroprocesor karty rozszerzeń PCI uzyskuje informacje z nieulotnej pamięci ROM na karcie i zapisuje odpowiednie rejestry konfiguracyjne zapamiętaną wcześniej informacjąpobranąz pamięci nieulotnej (etap 38). Gdy zostanie to zakończone, mikroprocesor karty rozszerzeń PCI (etap 40) zapisze bit udzielania dostępu PCI, który umożliwia procesorowi systemowemu PCI (etap 42) wyjście z trybu ponownej próby i dostęp do rejestrów na karcie rozszerzeń. Dostęp do rejestru jest wskazany przez podwójną strzałkę oznaczoną „Odczyt albo zapis konfiguracji” na fig. 5. Po zakończeniu funkcji odczytywania albo zapisywania rejestrów, konfiguracja karty rozszerzeń PCI jest zakończona i system jest teraz w stanie komunikacji z urządzeniem, które karta rozszerzeń łączy z szyną PCI.
Na figurze 6 przedstawiono szczegółowo schemat blokowy kontrolera interfejsu szyny PCI. Funkcje kontrolera interfejsu szyny PCI służą częściowo do generowania sygnałów sterujących, które przedstawiają mikroprocesor PCI do stanu „ponownej próby” i uniemożliwiają mikroprocesorowi PCI dostęp do rejestrów w układzie interfejsu szyny PCI 12A. Elementy na fig. 6, które są podobne do elementów opisanych poprzednio, nie są oznaczone i nie będą omawiane. Kontroler interfejsu szyny PCI składa się z podrzędnego kombinatorycznego układu logicznego PCI 44 i podrzędnego automatu stanu PCI 45. Podrzędny kombinatoryczny układ logiczny PCI 44 dekoduje sygnały sterujące (PCI FRAME# i PCI IRDY#) na szynie PCI 10 i sygnalizuje podrzędnemu automatowi stanu PCI 46, że operacja odczytu albo zapisu rejestru zo
182 189 stała zainicjalizowana przez mikroprocesor systemowy PCI dla układu interfejsu szyny PCI 12A. Podrzędny automat stanu PCI 46 przechodzi następnie kolejno przez stany wymagane do obsługi operacji odczytu albo zapisu. Podrzędny kombinatoryczny układ logiczny PCI 44 dekoduje sygnały wyjściowe podrzędnego automatu stanu PCI 46 i odpowiada aktywując sygnały sterujące (PCI DEYSEL#, PCI IRDY# i PCI STOP#) na szynie PCI 10, aby zasygnalizować mikroprocesorowi systemowemu PCI, że cykl szyny został zakończony.
Jeżeli sygnał ostatecznego udzielenia dostępu na linii ostatecznego udzielenia dostępu 32 jest w nieaktywnym stanie niskim, podrzędny automat stanu 46 PCI odpowie przez zasygnalizowanie stanu „ponownej próby” w odpowiedzi na operację odczytu albo zapisu mikroprocesora systemowego PCI. Przy użyciu sygnałów wyjściowych podrzędnego automatu stanu PCI 46, podrzędny kombinatoryczny układ logiczny PCI 44 sygnalizuje stan ponownej próby aktywując sygnały PCI DEYSEL# i PCI STOP# i wyłączając sygnał PCI TRDY#. Mikroprocesor systemowy PCI wykorzystuje tę sekwencję sygnałów jako wskazanie, że odmówiono dostępu do rejestrów i transakcja szyny musi być „próbowana ponownie” w czasie późniejszym. Jeżeli sygnał ostatecznego udzielenia dostępu 32 jest w aktywnym stanie wysokim, podrzędny automat stanu PCI 46 i kombinatoryczny układ logiczny 44 odpowiadają zwykłą transakcją szyny aktywując sygnały PCI DEYSEL# i PCI TRDY#. Mikroprocesor systemowy PCI wykorzystuje tę sekwencję sygnałów jako wskazanie, że dostęp dla odczytu albo zapisu do rejestrów został zakończony normalnie. Dokładne sekwencje sygnałów wymagane dla „ponownej próby” i normalnego odczytu i zapisu transakcji szyny są określone w specyfikacji szyny lokalnej PCI 12C w wersji produkcyjnej.
Na figurze 7 przedstawiono schemat zdarzeń czasowych dla procedury wymiany wstępnej, która jest wykonywana pomiędzy mikroprocesorem PCI i układem interfejsu szyny PCI 12A (fig. 6). Procedura wymiany wstępnej jest wymagana do wymuszenia przejścia mikroprocesora PCI w tryb ponownej próby. Tryb ponownej próby jest wywoływany gdy urządzenie podrzędne, takie jak kontroler interfejsu szyny PCI, nie jest gotowe do komunikacji z urządzeniem głównym, takim jak mikroprocesor PCI. Sygnały wymagane dla tej procedury są podane w podanej wyżej specyfikacji PCI. Sygnały obejmują sygnał zegarowy, Frame#, IRDY#, TRDY#, STOP# i DEYSEL#. Sygnały oznaczone przez Frame# i IRDY# są wysyłane na szynę PCI przez mikroprocesor PCI, gdy żąda on dostępu do rejestru konfiguracyjnego w układzie interfejsu szyny PCI. Sygnały TRDY#, STOP# oraz DEYSEL# są sygnałami generowanymi przez układ interfejsu szyny PCI w odpowiedzi na sygnały wysłane z mikroprocesora PCI. Podane sygnały i kierunek przepływu są pokazane na fig. 6. Liczby 1,2,3,4 i 5 oznaczają momenty czasowe, gdy układ interfejsu szyny PCI próbkuje sygnał wysyłany z mikroprocesora PCI. Podobnie, okręgi oznaczone przez A, B i C wskazują zdarzenia, gdy jedno urządzenie inicjalizuje pewną akcję i reakcję z innego urządzenia. Na przykład, zdarzenie A jest inicjalizowane przez kontroler układu interfejsu szyny PCI, a zdarzenie B jest odpowiedzią z mikroprocesora PCI. Przy odniesieniu do odpowiednich sygnałów, gdy sygnał nazwany STOP# jest niski, sygnał IRDY# jest wyłączany, a sygnał FRAME# jest włączany. Inne zdarzenia pokazane przez C przebiegają w podobny sposób. Na końcu, cykl ponownej próby jest kończony w momencie czasowym 5 i jest pokazany dwoma strzałkami, wskazującymi kierunki przeciwne.
Na figurze 9 przedstawiono schemat układu logicznego wyłączania/włączania rozszerzenia pamięci ROM. Układ jest zrealizowany w układzie interfejsu szyny PCI. Elementy albo części składowe na fig. 9 opisane poprzednio nie będąjuż omawiane. Układ wyłączania/włączania składa się z rejestru wyłączania pamięci ROM 62. Rejestr wyłączania pamięci ROM 62 jest podłączony poprzez linię danych 64 odczytu i zapisu szyny wewnętrznej do szyny wewnętrznej karty rozszerzeń. Jak zostanie wyjaśnione w dalszej części, bit nazywany „bitem wyłączania pamięci ROM” w rejestrze może zostać ustawiony przez wewnętrzny procesor karty rozszerzeń. Jeżeli j est ustawiony na 1, powoduj e, że dołączone rozszerzenie pamięci ROM nie j est rozpoznawane przez mikroprocesor PCI. Linia sterująca PCI-RSD# 66 zeruje rejestr wyłączania pamięci ROM 62. Bit wyłączania pamięci ROM jest połączony przewodem 68 z logicznym obwodem OR 70. Na drugie wejście logicznego obwodu OR 70 podawany jest sygnał wejściowy wyłączania pa
182 189 mięci ROM z wejścia wyłączania pamięci ROM 72. Wejście to połączone jest z końcówka 60 (fig. 3) w układzie interfejsu szyny PCI. Wyjście z logicznego obwodu OR 70 jest połączone linią ostatecznego wyłączania pamięci ROM 71 z multiplekserem 74. Multiplekser 74 jest podłączony do bazowego rejestru adresowego 76 rozszerzenia pamięci ROM i źródła 78, które wpisuje same logiczne zera do multipleksera 74. Istnieje wiele sposobów wpisania zer do multipleksera 74. Na przykład podłączenie wejścia do poziomu niskiego napięcia spowodowałoby wpisanie zer do multipleksera 74. Sygnał wyjściowy z multipleksera 74 jest podawany poprzez linię danych odczytu PCI 80 do komparatora adresu 82. Komparator adresu 82 jest częścią dekodującego układu logicznego rozszerzenia pamięci ROM 84.
Odnosząc się nadal do fig. 9, układ logiczny 84 rozszerzenia pamięci ROM 84 zawiera ponadto automat stanu 86 odczytu i zapisu rozszerzenia pamięci ROM, który jest połączony liniami sterującymi z podrzędnym automatem stanu wewnętrznej szyny i kombinatorycznym układem logicznym 88. Podrzędny automat stanu szyny wewnętrznej i kombinatoryczny układ logiczny 88 są połączone poprzez wewnętrzne linie sterujące do wewnętrznej szyny karty rozszerzeń. Automat stanu 86 zapisu i odczytu rozszerzenia pamięci ROM jest podłączony również do zatrzasku zatrzymującego dane 90. Zatrzask zatrzymujący dane 90 jest połączony wewnętrzną szyną danych 64 z wewnętrzną szyną karty rozszerzeń. Multiplekser/demultiplekser danych adresowych PCI 92 jest połączony wymienionymi liniami z bazowym rejestrem adresowym 76 rozszerzenia pamięci ROM, komparatorem adresu 82 i zatrzaskiem zatrzymywania danych 90. Na koniec, podrzędny automat stanu PCI i układ kombinatoryczny 88 łączą się z automatem stanu 86 odczytu i zapisu rozszerzenia pamięci ROM poprzez linie steruj ące na szynie PCI.
Opisana zostanie teraz sieć działań na figurze 8. Przedstawiono na niej, w jaki sposób mikroprocesor na szynie wewnętrznej karty rozszerzeń może sterować tym, czy bazowy rejestr adresowy rozszerzenia pamięci ROM jest widoczny jako rejestr odczytu/zapisu czy rejestr wyłącznie do odczytu ze wszystkimi bitami ustawionymi na zero. Podsumowując, w rozszerzeniu pamięci ROM mała ilość, zwykle od 2 kilobajtów do 16 kilobajtów, pamięci nieulotnej znajdującej się na karcie rozszerzeń PCI może być bezpośrednio odczytywana i zapisywana przez mikroprocesor systemowy PCI. Mikroprocesor systemowy PCI może wykonywać kod z rozszerzenia pamięci ROM, pełniąc różne funkcje, jak inicjalizacja, konfiguracja i funkcje uruchamiania systemu w imieniu karty rozszerzeń. Położenie rozszerzenia pamięci ROM w obrębie mapy pamięci mikroprocesora systemowego PCI może być konfigurowane przez program konfiguracyjny systemu PCI przez wpisanie adresu bazowego rozszerzenia pamięci ROM do bazowego rejestru adresowego rozszerzenia pamięci ROM.
Rejestr wyłączania pamięci ROM jest rejestrem wewnątrz układu interfejsu szyny PCI, który może być odczytywany albo zapisywany przez mikroprocesor karty rozszerzeń poprzez wewnętrzną szynę danych karty rozszerzeń. Wjednym z przykładów wykonania niniejszego wynalazku rejestr zawiera tylko jeden bit nazywany bitem wyłączania pamięci ROM. Bit wyłączania pamięci ROM jest przestawiany na stan logiczny „0” przez sygnał PCI-RST# przy wyłączaniu systemu PCI. Sygnał PCI-RST# jest sygnałem zgodnym z architekturą, występującym we wszystkich systemach PCI.
Bazowy rejestr adresowy rozszerzenia pamięci ROM może być odczytywany albo zapisywany przez procesor systemowy PCI. Podobnie, bity wyłączania pamięci ROM mogąbyć zapisywane przez procesor karty rozszerzeń. W operacji odczytu bit wyłączania pamięci ROM steruje odczytywanymi danymi, które sązwracane zbazowego rejestru adresowego rozszerzenia pamięci ROM do procesora systemowego PCI. Gdy jest w stanie „0”, bit wyłączania ROM PCI sygnalizuje układowi logicznemu multipleksera 74, aby zwrócił prawdziwą zawartość bazowego rejestru adresowego rozszerzenia pamięci ROM. W tym trybie funkcja rozszerzenia pamięci ROM jest włączona i mikroprocesor systemowy PCI będzie w stanie odczytywać z powrotem dowolną wartość, którą zapisze do rejestru. Mikroprocesor na szynie wewnętrznej karty rozszerzeń może wyłączyć funkcję rozszerzenia pamięci ROM wpisując do bitu wyłączania pamięci ROM logiczne „1 ”. W tym trybie układ logiczny multipleksera zawsze wyprowadza logiczne zera i od
182 189 czyt bazowego rejestru adresowego rozszerzenia pamięci ROM zawsze zwraca zera, bez względu na wartość wpisaną do rejestru.
Sygnał wyjściowy danych multipleksera jest podawany również do logicznego układu dekodującego 84 rozszerzenia pamięci ROM. Jeżeli dane wyjściowe multipleksera to same zera, układ ten jest wyłączony i funkcja rozszerzenia pamięci ROM nie jest dostępna. Jeżeli wyjście danych multipleksera nie wynosi zero, logiczny układ dekodujący rozszerzenia pamięci ROM porównuje bieżący adres szyny PCI z zawartością bazowego rejestru adresowego rozszerzenia pamięci ROM, aby ustalić, czy mikroprocesor systemowy PCI ma dostęp do rozszerzenia pamięci ROM. Jeżeli wykryta zostanie zgodność adresu, aktywowany jest automat stanu 86 odczytu i zapisu rozszerzenia pamięci ROM, aby obsługiwać operacje odczytu i zapisu rozszerzenia pamięci ROM.
Jeżeli mikroprocesor systemowy PCI odczytuje rozszerzenie pamięci ROM, automat stanu odczytu/zapisu rozszerzenia pamięci ROM inicjalizuje cykl odczytu dla pamięci nieulotnej na szynie wewnętrznej karty rozszerzeń, aby doprowadzić odczytane dane. Przechwytuje i tymczasowo przekazuje dane w zatrzasku zatrzymywania danych 90 aż do przeprowadzenia wymiany wstępnej, aby dane mogły zostać przekazane do mikroprocesora systemowego PCI na szynie danych PCI. Jeżeli mikroprocesor systemowy PCI zapisuje rozszerzenie ROM, automat stanu odczytu/zapisu rozszerzenia pamięci ROM tymczasowo przechwytuje zapisywane dane z szyny danych PCI i inicjalizuje operacje zapisu do pamięci nieulotnej na wewnętrznej szynie danych karty rozszerzeń. Automat stanu odczytu/zapisu rozszerzenia pamięci ROM współdziała z podrzędnym automatem stanu PCI i układem kombinatorycznym oraz podrzędnym automatem stanu szyny wewnętrznej i kombinatorycznym układem logicznym, aby zapewnić wymianę wstępną wymaganą do przekazu danych pomiędzy dwiema szynami.
Dla zastosowań, które nie obejmują mikroprocesora na karcie rozszerzeń, zapewnia się alternatywny sposób wymuszania odczytu zer z bazowego rejestru adresowego rozszerzenia pamięci ROM. Na wejściu wyłączającym pamięci ROM 72 układu interfejsu szyny PCI byłby zwykle sygnał nieaktywny „niski”, aby umożliwić bitowi wyłączającemu pamięć ROM kontrolę wartości odczytywanej z rejestru. Jeżeli jednak mikroprocesor nie jest dostępny, wejście wyłączające pamięci ROM może być zakończone aktywnym sygnałem „wysokim”, aby spowodować odczytywanie zer przez bazowy rejestr adresowy rozszerzenia pamięci ROM. Stan wejścia wyłączającego pamięci ROM jest poddawany logicznej operacji OR ze stanem bitu wyłączającego PCI, aby wytworzyć na linii ostatecznego wyłączania pamięci ROM 71 sygnał sterujący multiplekserem 74.
W szczególności na fig. 8 pokazano sieć działań przy współdziałaniu mikroprocesora sy7 stemowego PCI, rejestrów konfiguracyjnych karty rozszerzeń i mikroprocesora karty rozszerzeń. Funkcje włączania/wyłączania rozszerzenia pamięci ROM są oznaczone przez etap 92. Czynność wykonywana przez procesor systemowy PCI jest pokazana po lewej stronie figury, a czynność wykonywana przez mikroprocesor karty rozszerzeń jest pokazana po prawej stronie figury. Współdziałanie pomiędzy odpowiednim mikroprocesorem i rejestrami jest pokazane strzałką. Strzałka nazwana „ponowna próba” wskazuje sytuacje, gdy wymaga się przejścia procesora PCI w tryb ponownej próby i nie ma on zezwolenia na dostęp do rejestrów konfiguracyjnych. Proces jest rozpoczynany przy włączeniu zasilania systemu PCI (etap 94). Proces przechodzi następnie do etapu 96, w którym mikroprocesor systemowy PCI próbuje uzyskać dostęp do rejestrów konfiguracyjnych karty rozszerzeń PCI i próba zostaje zablokowana przez opisany poprzednio kontroler w układzie interfejsu PCI. Dostęp do rejestrów jest pokazany linią nazwaną „odczyt albo zapis konfiguracji”, a blokowanie jest pokazane strzałką podpisaną „ponowna próba”. Proces przechodzi następnie do etapu 98, w którym udziela się dostępu mikroprocesorowi systemowemu PCI, który zapisuje same jedynki do bazowego rejestru adresowego rozszerzenia pamięci ROM. Proces przechodzi następnie do etapu 100, w którym mikroprocesor systemowy PCI odczytuje bazowy rejestr adresowy rozszerzenia pamięci ROM. Proces przechodzi następnie do etapów 102 albo 104. Jeżeli wartość odczytana wrejestrze to same zera, proces przechodzi do etapu 102 i procesor systemowy stwierdza, że pamięć ROM nie istnieje i nie ma potrzeby kon
182 189 figuracji. Jeżeli wartość odczytana z bazowego rejestru adresowego pamięci ROM nie wynosi zero, proces przechodzi do etapu 104, w którym procesor systemowy stwierdza, że rozszerzenie pamięci ROM istnieje i następnie konfiguruje oraz przekazuje zawartość pamięci ROM do swojej własnej pamięci.
Odnosząc się nadal do fig. 8, podczas okresu, w którym mikroprocesor systemowy PCI ma wyłączony dostęp do rejestru konfiguracyjnego PCI, mikroprocesor karty rozszerzeń PCI (etap 106) zapisuje bit wyłączania pamięci ROM, aby włączyć albo wyłączyć funkcję rozszerzenia pamięci ROM. Program przechodzi następnie do etapu 108, w którym mikroprocesor karty rozszerzeń PCI zapisuje bit udzielania dostępu PCI, włączając dostęp procesora systemowego PCI do rejestrów konfiguracyjnych.
W rozwiązaniu według wynalazku mikroprocesor 12B (fig. 1) na karcie rozszerzeń PCI ładuje wstępnie jednoznaczne wartości do służącego tylko do odczytu rejestru konfiguracyjnego PCI na karcie rozszerzeń, zanim wspomniane rejestry będą dostępne dla systemowego oprogramowania konfiguracyjnego PCI. W konsekwencji, można stosować wspólny układ interfejsu szyny PCI dla wszystkich kart rozszerzeń produkowanych przez różnych sprzedawców i realizujących różne typy funkcji.
W szczególności, mikroprocesor 12B i pamięć nieulotna 12D są zwykle częścią integralnych elementów na karcie rozszerzeń 12. Mikroprocesor 12B i pamięć nieulotna 12A są umieszczone na szynie lokalnej 12C karty rozszerzeń 12. Szyna ta jest oddzielona od szyny PCI 10 za pomocą układu interfejsu szyny PCI 12 A. Gdy system komputerowy PCI 13 zostanie włączony, sygnał na linii PCI-RST# (fig. 4) ustawia bitudzielania dostępu PCI wrejestrzejednobitowym 30 na zero. Jednocześnie podrzędny automat stanu PCI i układ kombinatoryczny jako kontroler 31 w układzie interfejsu szyny PCI 12A, aktywuje wybrane linie sygnałowe sterowania PCI, co powoduje wejście mikroprocesora PCI 14 w tak zwany „tryb ponownej próby” i nie będzie on miał dostępu do rejestrów w układzie interfejsu szyny PCI 12A.
W międzyczasie, gdy mikroprocesorowi PCI 14 odmówi się dostępu do rejestrów w układzie interfejsu szyny PCI 12A, mikroprocesor 12B po wyzerowaniu systemu komputerowego PCI 13 przez włączenie, wykona kod, który odczytuje przypisane wartości rejestru konfiguracyjnego PCI 24 służącego tylko do odczytu z zaprogramowanego miejsca w pamięci nieulotnej 12D (fig. 1), na przykład, może być pamięcią FLASH, RAM, ROM i tak dalej. Mikroprocesor 12B zapisuje następnie jednoznaczne wartości do rejestru konfiguracyjnego PCI 24 w układzie interfejsu szyny PCI 12A. Aby zwolnić stan ponownej próby, powodujący że mikroprocesor PCI 24 nie ma dostępu do rejestrów konfiguracyjnych i innych w układzie interfejsu szyny PCI 12A, mikroprocesor 12B zapisuje bit udzielania dostępu PCI (fig. 4). Zapisanie tego bitu powoduje, że sygnał ostatecznego dostępu na linii sygnałowej ostatecznego udzielenia dostępu 32 staje się aktywny i podrzędny automat stanu PCI i logiczny układ kombinatoryczny jako kontroler 31 wyłącza aktywowane poprzednio sterujące linie sygnałowe PCI. To z kolei umożliwia mikroprocesorowi PCI 14 dostęp do rejestrów konfiguracyjnych. Wszelki dostęp do tych rejestrów jest sterowany przez konfiguracyjne oprogramowanie systemowe 14A wykonywane w mikroprocesorze systemowym PCI 14(fig. 1).
Może być pożądane użycie układu interfejsu szyny PCI 12A również w zastosowaniach, w których na karcie rozszerzeń 12 nie ma mikroprocesora ani pamięci nieulotnej. Może być również pożądane wykorzystanie układu w specjalistycznym zastosowaniu, w którym dokładne wartości zawarte w rejestrach konfiguracyjnych służących tylko do odczytu nie są decydujące. W każdym przypadku wynalazek umożliwia, aby funkcja bitu udzielania dostępu PCI była przykrywana przez końcówkę wejściową 22 (fig. 4) w układzie interfejsu szyny PCI 12A. Jeżeli na końcówce 22 przykrywania dostępu PCI jest nieaktywny stan wysoki, to końcówka ta, aby ponowne próby dostępu konfiguracyjnego PCI były sterowane przez bit udzielania dostępu PCI jak opisano wyżej. Jeżeli na tej końcówce jest niski stan aktywny, to końcówka przykryje funkcję bitu udzielania dostępu PCI i umożliwi zwykłą obsługę całego dostępu konfiguracyjnego z szyny PCI 10 bez ponownej próby. W tym przypadku wykorzystuje się domyślne wartości rejestrów konfiguracyjnych PCI 24 służących tylko do odczytu przy włączaniu zasilania i nie udostępnia się możliwości ładowania jednoznacznych wartości.
182 189
182 189
A i____
10A
SZYNA DANYCH PCI /
REJESTRY
KONFIGURACYJNE PCI
SZYNA
DANYCH
2Q BIT UDZIELANIA γ DOSTĘPU PCI 30
[rejestr UDZIELANIA Ί K [_DOSTĘPU PCI
LINIA PCI-RST #
LINIE SYGNAŁOWE PODRZĘDNY AUTOMAT STANU I KOMBINATORYCZNY UKŁAD LOGICZNY LINIA SYGNAŁOWA___/21 OSTATECZNEGO --
STEROWA-* NIA PCI k UK
UDZIELANIA \ __r* DOSTĘPU λ32 23
WEJŚCIE
UDZIELANIA
DOSTĘPU PCI
Fig. 4
182 189
182 189
PCLAD (31:0)
IZA
REJESTRY KONFIGURACYJNE PCI lokalna
SZYNA DANYCH
PCI-RST#
PCLFRAME# !.
1 * PCLIRDY# lr
PCLTRDY # !
Ί PCI_STOP# |
PCI_DEVSEL#|
... -j L
BIT UDZIELANIA
DOSTĘPU PCI
REJESTR UDZIELANIA _°O^T^LJi_P_CI_____
LINIA
PODRZĘDNY KOM BI NATORYCZNY UKŁAD LOGICZNY PCI 46z
PODRZĘDNY AUTOMAT STANU PCI
---1 OSTATECZNEGO UDZIELENIA DOSTĘPU
OR
INT KONTR SZYNY PCI
WEJŚCIE UDZIELANIA^
DOSTĘPU PCI
Fig. 6
ZEGAR
FRAME#
IRDY#
TRDY#
STOP#
OEYSEL#
182 189
182 189
182 189
Departament Wydawnictw UP RP. Nakład 60 egz. Cena 4,00 zł.

Claims (13)

  1. Zastrzeżenia patentowe
    1. Karta rozszerzeń w systemie komputerowym zawierającym pierwszą szynę i pamięć nieulotnąpodłączonądo pierwszej szyny, zawierającąrozszerzenie pamięci stałej ROM z kodem dostosowanym do wykonywania przez mikroprocesor nie podłączony do pierwszej szyny, znamienna tym, że zawiera mikroprocesor (12B) podłączony do pierwszej szyny (12C), podzespół podłączony do pierwszej szyny (12C) do wykonywania ustalonych funkcji dla spełnienia żądanego zadania, układ interfejsu szyny PCI (12A) podłączony do pierwszej szyny (12C) i drugiej szyny (10), przy czym układ interfejsu szyny PCI (12A) zawiera co najmniej jeden rejestr sterujący z co najmniej jednym bitem dostępnym dla mikroprocesora (12B), bazowy rejestr adresowy rozszerzenia PCI pamięci stałej ROM w pamięci nieulotnej (12D) dostępny dla mikroprocesora nie podłączonego do pierwszej szyny (12C) oraz układ logiczny (50) reagujący na stan logiczny co najmniej jednego bitu i wprowadzający ustalony wzorzec bitowy z bazowego rejestru adresowego rozszerzenia PCI pamięci stałej ROM w pamięci nieulotnej (12D), w którym ustalony bit jest wskazaniem braku rozszerzenia PCI pamięci stałej ROM w pamięci nieulotnej (12D) dla mikroprocesora nie podłączonego do pierwszej szyny (12C).
  2. 2. Karta według zastrz. 1, znamienna tym, że mikroprocesor nie podłączony do pierwszej szyny (12C) jest mikroprocesorem PCI (14) w systemie komputerowym PCI (13).
  3. 3. Karta według zastrz. 1, znamienna tym, że podzespół jest dostosowany do wykonywania ustalonych funkcji, aby zrealizować żądane zadania kontrolera komunikacyjnego, który łączy system komputerowy PCI (13) z siecią lokalną (LAN).
  4. 4. Karta według zastrz. 3, znamienna tym, że sieć lokalna (LAN) obejmuje ethemet, token ring, FDDI albo ATM.
  5. 5. Karta według zastrz. 1, znamienna tym, że podzespół wykonuje ustalone funkcje, aby zrealizować żądane zadania kontrolera urządzenia.
  6. 6. Karta według zastrz. 5, znamienna tym, że kontroler urządzenia kontroluje ekran, multimedia, dysk, podzespół albo podsystemy koprocesorowe.
  7. 7. Karta według zastrz. 1, znamienna tym, że rozszerzenie PCI pamięci stałej ROM zajmuje od 2 kilobajtów do 16 kilobajtów pamięci nieulotnej (12D).
  8. 8. Karta według zastrz. 1, znamienna tym, że druga szyna jest szyną PCI (10).
  9. 9. Karta według zastrz. 1, znamienna tym, że układ logiczny (50) zawiera logiczny obwód OR (21).
  10. 10. Karta według zastrz. 8, znamienna tym, że zawiera układ multipleksera (MUX) (74) mający wejście połączone z bazowym rejestrem adresowym (76) rozszerzenia PCI pamięci stałej ROM w pamięci nieulotnej (12D), obwody dostarczania ustalonego wzorca bitowego podłączone do drugiego wejścia bazowego rejestru adresowego (76) rozszerzenia PCI pamięci stałej ROM w pamięci nieulotnej (12D), oraz układ multipleksera/demultipleksera danych adresowych PCI (92) łączący wyjście układu multipleksera (74) z szyną PCI (10).
  11. 11. Karta według zastrz. 10, znamienna tym, że zawiera dekodujący układ logiczny rozszerzenia PCI pamięci stałej ROM (84) podłączony do wyjścia układu multipleksera (74) i układu multipleksera/demultipleksera danych adresowych PCI (92), przy czym dekodujący układ logiczny rozszerzenia PCI pamięci stałej ROM (84) nadzoruje układ multipleksera (74) i układ multipleksera/demultipleksera danych adresowych PCI (92) i jeżeli adres w układzie multipleksera (74) jest zgodny z adresem wyprowadzonym z układu multipleksera/demultipleksera danych adresowych PCI (92), wykonuje odczyt albo zapis rozszerzenia PCI pamięci stałej ROM w pamięci nieulotnej (12D).
  12. 12. Karta według zastrz. 1, znamienna tym, że ustalony wzorzec bitowy zawiera same zera logiczne.
    182 189
  13. 13. Karta według zastrz. 1, znamienna tym, że zawiera przewód łączący końcówkę karty rozszerzeń (12) i wejście obwodu logicznego OR (21).
    * * *
PL96323387A 1995-05-22 1996-05-03 Karta rozszerzen w systemie komputerowym PL PL PL PL182189B1 (pl)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/447,022 US5608876A (en) 1995-05-22 1995-05-22 Add-in board with enable-disable expansion ROM for PCI bus computers
PCT/EP1996/001858 WO1996037842A1 (en) 1995-05-22 1996-05-03 Add-in board with enable/disable expansion rom for pci bus computers

Publications (2)

Publication Number Publication Date
PL323387A1 PL323387A1 (en) 1998-03-30
PL182189B1 true PL182189B1 (pl) 2001-11-30

Family

ID=23774695

Family Applications (2)

Application Number Title Priority Date Filing Date
PL96347697A PL183127B1 (pl) 1995-05-22 1996-05-03 Podsystem interfejsu do dołączania karty rozszerzeń do systemu komputerowego
PL96323387A PL182189B1 (pl) 1995-05-22 1996-05-03 Karta rozszerzen w systemie komputerowym PL PL PL

Family Applications Before (1)

Application Number Title Priority Date Filing Date
PL96347697A PL183127B1 (pl) 1995-05-22 1996-05-03 Podsystem interfejsu do dołączania karty rozszerzeń do systemu komputerowego

Country Status (8)

Country Link
US (1) US5608876A (pl)
EP (1) EP0827609B1 (pl)
JP (1) JP3364495B2 (pl)
KR (1) KR100262677B1 (pl)
CN (1) CN1085864C (pl)
DE (1) DE69602091D1 (pl)
PL (2) PL183127B1 (pl)
WO (1) WO1996037842A1 (pl)

Families Citing this family (122)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5737524A (en) * 1995-05-22 1998-04-07 International Business Machines Corporation Add-in board with programmable configuration registers for use in PCI bus computers
US5838935A (en) * 1995-06-15 1998-11-17 Intel Corporation Method and apparatus providing programmable decode modes for secondary PCI bus interfaces
US5734848A (en) * 1995-07-24 1998-03-31 Symbios Logic Inc. Method and appartus for transferring data in a controller having centralized memory
US5859987A (en) * 1995-09-29 1999-01-12 Intel Corporation Method and apparatus for providing multiple configuration reset modes for an intelligent bridge
US5835760A (en) * 1995-10-13 1998-11-10 Texas Instruments Incorporated Method and arrangement for providing BIOS to a host computer
US5960213A (en) * 1995-12-18 1999-09-28 3D Labs Inc. Ltd Dynamically reconfigurable multi-function PCI adapter device
GB2347534B (en) * 1995-12-28 2000-11-08 Intel Corp A method and apparatus for interfacing a device compliant to first bus protocol to an external bus
US5790814A (en) * 1996-01-23 1998-08-04 Dell U.S.A., L.P. Technique for supporting semi-compliant PCI devices behind a PCI-to-PCI bridge
US6023565A (en) * 1996-03-29 2000-02-08 Xilinx, Inc. Method for configuring circuits over a data communications link
US5881254A (en) * 1996-06-28 1999-03-09 Lsi Logic Corporation Inter-bus bridge circuit with integrated memory port
US5937174A (en) * 1996-06-28 1999-08-10 Lsi Logic Corporation Scalable hierarchial memory structure for high data bandwidth raid applications
US5748911A (en) * 1996-07-19 1998-05-05 Compaq Computer Corporation Serial bus system for shadowing registers
KR100256442B1 (ko) * 1996-08-05 2000-05-15 윤종용 아날로그버스를 갖는 멀티미디어장치
US6092141A (en) * 1996-09-26 2000-07-18 Vlsi Technology, Inc. Selective data read-ahead in bus-to-bus bridge architecture
US5978878A (en) * 1996-09-26 1999-11-02 Vlsi Technology Selective latency reduction in bridge circuit between two busses
US5832238A (en) * 1996-10-18 1998-11-03 Advanced Micro Devices, Inc. Enabling PCI configuration space for multiple functions
US6134614A (en) * 1997-05-13 2000-10-17 Micron Electronics, Inc. Method for facilitating the replacement or insertion of devices in a computer system through the use of a graphical user interface
US6195717B1 (en) * 1997-05-13 2001-02-27 Micron Electronics, Inc. Method of expanding bus loading capacity
US6148355A (en) * 1997-05-13 2000-11-14 Micron Electronics, Inc. Configuration management method for hot adding and hot replacing devices
US6134673A (en) * 1997-05-13 2000-10-17 Micron Electronics, Inc. Method for clustering software applications
US6418492B1 (en) 1997-05-13 2002-07-09 Micron Electronics Method for computer implemented hot-swap and hot-add
US6122746A (en) * 1997-05-13 2000-09-19 Micron Electronics, Inc. System for powering up and powering down a server
US6163853A (en) * 1997-05-13 2000-12-19 Micron Electronics, Inc. Method for communicating a software-generated pulse waveform between two servers in a network
US6145098A (en) 1997-05-13 2000-11-07 Micron Electronics, Inc. System for displaying system status
US6122758A (en) * 1997-05-13 2000-09-19 Micron Electronics, Inc. System for mapping environmental resources to memory for program access
US6304929B1 (en) 1997-05-13 2001-10-16 Micron Electronics, Inc. Method for hot swapping a programmable adapter by using a programmable processor to selectively disabling and enabling power thereto upon receiving respective control signals
US6247898B1 (en) 1997-05-13 2001-06-19 Micron Electronics, Inc. Computer fan speed control system
US6138250A (en) * 1997-05-13 2000-10-24 Micron Electronics, Inc. System for reading system log
US6219734B1 (en) 1997-05-13 2001-04-17 Micron Electronics, Inc. Method for the hot add of a mass storage adapter on a system including a statically loaded adapter driver
US6499073B1 (en) 1997-05-13 2002-12-24 Micron Electronics, Inc. System using programmable processor for selectively enabling or disabling power to adapter in response to respective request signals
US6192434B1 (en) 1997-05-13 2001-02-20 Micron Electronics, Inc System for hot swapping a programmable adapter by using a programmable processor to selectively disabling and enabling power thereto upon receiving respective control signals
US6247079B1 (en) * 1997-05-13 2001-06-12 Micron Electronics, Inc Apparatus for computer implemented hot-swap and hot-add
US6249834B1 (en) 1997-05-13 2001-06-19 Micron Technology, Inc. System for expanding PCI bus loading capacity
US6105151A (en) * 1997-05-13 2000-08-15 3Com Corporation System for detecting network errors
US6249885B1 (en) 1997-05-13 2001-06-19 Karl S. Johnson Method for managing environmental conditions of a distributed processor system
US6363497B1 (en) 1997-05-13 2002-03-26 Micron Technology, Inc. System for clustering software applications
US6052733A (en) * 1997-05-13 2000-04-18 3Com Corporation Method of detecting errors in a network
US6269412B1 (en) 1997-05-13 2001-07-31 Micron Technology, Inc. Apparatus for recording information system events
US6170028B1 (en) 1997-05-13 2001-01-02 Micron Electronics, Inc. Method for hot swapping a programmable network adapter by using a programmable processor to selectively disabling and enabling power thereto upon receiving respective control signals
US5962933A (en) * 1997-05-13 1999-10-05 Micron Electronics, Inc. Computer fan speed control method
US6247080B1 (en) 1997-05-13 2001-06-12 Micron Electronics, Inc. Method for the hot add of devices
US6134678A (en) * 1997-05-13 2000-10-17 3Com Corporation Method of detecting network errors
US6243838B1 (en) 1997-05-13 2001-06-05 Micron Electronics, Inc. Method for automatically reporting a system failure in a server
US6182180B1 (en) 1997-05-13 2001-01-30 Micron Electronics, Inc. Apparatus for interfacing buses
US6314525B1 (en) 1997-05-13 2001-11-06 3Com Corporation Means for allowing two or more network interface controller cards to appear as one card to an operating system
US5987554A (en) 1997-05-13 1999-11-16 Micron Electronics, Inc. Method of controlling the transfer of information across an interface between two buses
US6189109B1 (en) 1997-05-13 2001-02-13 Micron Electronics, Inc. Method of remote access and control of environmental conditions
US6134668A (en) * 1997-05-13 2000-10-17 Micron Electronics, Inc. Method of selective independent powering of portion of computer system through remote interface from remote interface power supply
US6170067B1 (en) * 1997-05-13 2001-01-02 Micron Technology, Inc. System for automatically reporting a system failure in a server
US6330690B1 (en) 1997-05-13 2001-12-11 Micron Electronics, Inc. Method of resetting a server
US5990582A (en) * 1997-05-13 1999-11-23 Micron Electronics, Inc. Computer fan speed control device
US5892928A (en) * 1997-05-13 1999-04-06 Micron Electronics, Inc. Method for the hot add of a network adapter on a system including a dynamically loaded adapter driver
US6282673B1 (en) 1997-05-13 2001-08-28 Micron Technology, Inc. Method of recording information system events
US6338150B1 (en) 1997-05-13 2002-01-08 Micron Technology, Inc. Diagnostic and managing distributed processor system
US6202111B1 (en) 1997-05-13 2001-03-13 Micron Electronics, Inc. Method for the hot add of a network adapter on a system including a statically loaded adapter driver
US6243773B1 (en) * 1997-05-13 2001-06-05 Micron Electronics, Inc. Configuration management system for hot adding and hot replacing devices
US6208616B1 (en) 1997-05-13 2001-03-27 3Com Corporation System for detecting errors in a network
US6324608B1 (en) 1997-05-13 2001-11-27 Micron Electronics Method for hot swapping of network components
US6292905B1 (en) 1997-05-13 2001-09-18 Micron Technology, Inc. Method for providing a fault tolerant network using distributed server processes to remap clustered network resources to other servers during server failure
US6173346B1 (en) 1997-05-13 2001-01-09 Micron Electronics, Inc. Method for hot swapping a programmable storage adapter using a programmable processor for selectively enabling or disabling power to adapter slot in response to respective request signals
US6179486B1 (en) 1997-05-13 2001-01-30 Micron Electronics, Inc. Method for hot add of a mass storage adapter on a system including a dynamically loaded adapter driver
US6134615A (en) 1997-05-13 2000-10-17 Micron Electronics, Inc. System for facilitating the replacement or insertion of devices in a computer system through the use of a graphical user interface
US6269417B1 (en) 1997-05-13 2001-07-31 Micron Technology, Inc. Method for determining and displaying the physical slot number of an expansion bus device
US6249828B1 (en) 1997-05-13 2001-06-19 Micron Electronics, Inc. Method for the hot swap of a mass storage adapter on a system including a statically loaded adapter driver
US6073255A (en) * 1997-05-13 2000-06-06 Micron Electronics, Inc. Method of reading system log
US6163849A (en) 1997-05-13 2000-12-19 Micron Electronics, Inc. Method of powering up or powering down a server to a maintenance state
US6202160B1 (en) 1997-05-13 2001-03-13 Micron Electronics, Inc. System for independent powering of a computer system
US6526333B1 (en) 1997-05-13 2003-02-25 Micron Technology, Inc. Computer fan speed control system method
US6253334B1 (en) 1997-05-13 2001-06-26 Micron Electronics, Inc. Three bus server architecture with a legacy PCI bus and mirrored I/O PCI buses
WO1998054881A1 (en) * 1997-06-02 1998-12-03 Harris Corporation Distributed enhanced telecommunications services platform and method
US5918028A (en) * 1997-07-08 1999-06-29 Motorola, Inc. Apparatus and method for smart host bus adapter for personal computer cards
US6128718A (en) * 1997-08-28 2000-10-03 Intel Corporation Apparatus and method for a base address register on a computer peripheral device supporting configuration and testing of address space size
US6263387B1 (en) 1997-10-01 2001-07-17 Micron Electronics, Inc. System for automatically configuring a server after hot add of a device
US6175490B1 (en) 1997-10-01 2001-01-16 Micron Electronics, Inc. Fault tolerant computer system
US6065053A (en) * 1997-10-01 2000-05-16 Micron Electronics, Inc. System for resetting a server
US6009541A (en) * 1997-10-01 1999-12-28 Micron Electronics, Inc. Apparatus for performing an extensive diagnostic test in conjunction with a bios test routine
US5889965A (en) * 1997-10-01 1999-03-30 Micron Electronics, Inc. Method for the hot swap of a network adapter on a system including a dynamically loaded adapter driver
US6154835A (en) * 1997-10-01 2000-11-28 Micron Electronics, Inc. Method for automatically configuring and formatting a computer system and installing software
US6212585B1 (en) 1997-10-01 2001-04-03 Micron Electronics, Inc. Method of automatically configuring a server after hot add of a device
US6088816A (en) * 1997-10-01 2000-07-11 Micron Electronics, Inc. Method of displaying system status
US6208772B1 (en) * 1997-10-17 2001-03-27 Acuity Imaging, Llc Data processing system for logically adjacent data samples such as image data in a machine vision system
US5999476A (en) * 1997-11-21 1999-12-07 Advanced Micro Devices, Inc. Bios memory and multimedia data storage combination
US6108733A (en) * 1998-01-20 2000-08-22 Micron Technology, Inc. Method for extending the available number of configuration registers
US6272576B1 (en) 1998-01-20 2001-08-07 Micron Technology, Inc. Method for extending the available number of configuration registers
US6243775B1 (en) 1998-01-20 2001-06-05 Micron Technology, Inc. System for extending the available number of configuration registers
US6065067A (en) * 1998-03-05 2000-05-16 Compaq Computer Corporation System, method and program for controlling access to an input/output device possible resource settings data in an advanced configuration and power interface operating system
US6298409B1 (en) 1998-03-26 2001-10-02 Micron Technology, Inc. System for data and interrupt posting for computer devices
US6421746B1 (en) 1998-03-26 2002-07-16 Micron Electronics, Inc. Method of data and interrupt posting for computer devices
US6073206A (en) 1998-04-30 2000-06-06 Compaq Computer Corporation Method for flashing ESCD and variables into a ROM
US6330667B1 (en) * 1998-06-05 2001-12-11 Micron Technology, Inc. System for read only memory shadowing circuit for copying a quantity of rom data to the ram prior to initialization of the computer system
US6216224B1 (en) 1998-06-05 2001-04-10 Micron Technology Inc. Method for read only memory shadowing
US6205503B1 (en) 1998-07-17 2001-03-20 Mallikarjunan Mahalingam Method for the hot swap and add of input/output platforms and devices
US6223234B1 (en) 1998-07-17 2001-04-24 Micron Electronics, Inc. Apparatus for the hot swap and add of input/output platforms and devices
JP2000035939A (ja) * 1998-07-21 2000-02-02 Alps Electric Co Ltd インテリジェント型ｐｃアドインボード
US6249164B1 (en) 1998-09-25 2001-06-19 International Business Machines Corporation Delay circuit arrangement for use in a DAC/driver waveform generator with phase lock rise time control
US6721379B1 (en) 1998-09-25 2004-04-13 International Business Machines Corporation DAC/Driver waveform generator with phase lock rise time control
US6529989B1 (en) * 2000-05-03 2003-03-04 Adaptec, Inc. Intelligent expansion ROM sharing bus subsystem
JP2002077211A (ja) * 2000-08-29 2002-03-15 Canon Inc 情報処理装置およびその方法、並びに、記録媒体
US6970951B2 (en) * 2001-05-04 2005-11-29 Texas Instruments Incorporated Method and device for providing and external interface using a programmed configuration bit in flash memory
US6877060B2 (en) * 2001-08-20 2005-04-05 Intel Corporation Dynamic delayed transaction buffer configuration based on bus frequency
KR20030083074A (ko) * 2002-04-19 2003-10-30 주식회사 하이닉스반도체 적응성을 갖는 ｐｃｉ 버스 제어 장치
US7024494B1 (en) 2003-05-12 2006-04-04 Cisco Technology, Inc. Method and system for configuring a peripheral card in a communications environment
US7194663B2 (en) * 2003-11-18 2007-03-20 Honeywell International, Inc. Protective bus interface and method
US20050262391A1 (en) * 2004-05-10 2005-11-24 Prashant Sethi I/O configuration messaging within a link-based computing system
US20060020726A1 (en) * 2004-07-25 2006-01-26 Kazuo Fujii Controlling enablement and disablement of computing device component
US7987312B2 (en) * 2004-07-30 2011-07-26 Via Technologies, Inc. Method and apparatus for dynamically determining bit configuration
US7702789B2 (en) * 2005-11-03 2010-04-20 International Business Machines Corporation Apparatus, system, and method for reassigning a client
KR100667954B1 (ko) * 2005-11-11 2007-01-11 (재)대구경북과학기술연구원 설계유연성을 가지는 피시아이 타겟컨트롤러
US7873754B2 (en) * 2006-02-17 2011-01-18 International Business Machines Corporation Structure for option ROM characterization
US7526578B2 (en) * 2006-02-17 2009-04-28 International Business Machines Corporation Option ROM characterization
US7549040B2 (en) * 2006-04-19 2009-06-16 International Business Machines Corporation Method and system for caching peripheral component interconnect device expansion read only memory data
US20080040544A1 (en) * 2006-08-08 2008-02-14 Jason Caulkins Computer System For Reading And Writing Data
US8176207B2 (en) * 2008-03-26 2012-05-08 Lsi Corporation System debug of input/output virtualization device
CN101576817B (zh) * 2008-05-09 2012-08-08 华为技术有限公司 处理器系统及其工作方法
CN106462712B (zh) * 2014-05-16 2020-02-07 索尼半导体解决方案公司 信息处理装置、信息处理方法和电子设备
US10126981B1 (en) 2015-12-14 2018-11-13 Western Digital Technologies, Inc. Tiered storage using storage class memory
US10769062B2 (en) 2018-10-01 2020-09-08 Western Digital Technologies, Inc. Fine granularity translation layer for data storage devices
US10956071B2 (en) 2018-10-01 2021-03-23 Western Digital Technologies, Inc. Container key value store for data storage devices
US10740231B2 (en) 2018-11-20 2020-08-11 Western Digital Technologies, Inc. Data access in data storage device including storage class memory
US11016905B1 (en) 2019-11-13 2021-05-25 Western Digital Technologies, Inc. Storage class memory access
KR20210088272A (ko) 2020-01-06 2021-07-14 한국전자통신연구원 성능가속장치를 위한 고집적 확장장치 및 이의 제어방법
US11249921B2 (en) 2020-05-06 2022-02-15 Western Digital Technologies, Inc. Page modification encoding and caching

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4340932A (en) * 1978-05-17 1982-07-20 Harris Corporation Dual mapping memory expansion unit
US4864601A (en) * 1988-04-20 1989-09-05 Berry Wayne F Integrated voice data workstation
CA1327851C (en) * 1988-06-22 1994-03-15 Amy S. Christopher Reconfigurable printer
JPH0223440A (ja) * 1988-07-13 1990-01-25 Toshiba Corp パーソナルコンピュータ
US5129069A (en) * 1989-01-24 1992-07-07 Zenith Data Systems Corporation Method and apparatus for automatic memory configuration by a computer
US5253357A (en) * 1991-06-13 1993-10-12 Hewlett-Packard Company System for determining pluggable memory characteristics employing a status register to provide information in response to a preset field of an address

Also Published As

Publication number Publication date
CN1185218A (zh) 1998-06-17
US5608876A (en) 1997-03-04
EP0827609A1 (en) 1998-03-11
PL183127B1 (pl) 2002-05-31
DE69602091D1 (de) 1999-05-20
KR100262677B1 (ko) 2000-08-01
PL323387A1 (en) 1998-03-30
JP3364495B2 (ja) 2003-01-08
EP0827609B1 (en) 1999-04-14
JPH09508227A (ja) 1997-08-19
CN1085864C (zh) 2002-05-29
WO1996037842A1 (en) 1996-11-28
KR19980703852A (ko) 1998-12-05

Similar Documents

Publication Publication Date Title
PL182189B1 (pl) Karta rozszerzen w systemie komputerowym PL PL PL
PL182982B1 (pl) Sposób i podsystem interfejsu do dołączania karty rozszerzeń
US6457069B1 (en) Method and apparatus for providing support for dynamic resource assignment and configuration of peripheral devices when enabling or disabling plug-and-play aware operating systems
US5978862A (en) PCMCIA card dynamically configured in first mode to program FPGA controlling application specific circuit and in second mode to operate as an I/O device
US6338107B1 (en) Method and system for providing hot plug of adapter cards in an expanded slot environment
US6295566B1 (en) PCI add-in-card capability using PCI-to-PCI bridge power management
US5911084A (en) System and method for accessing peripheral devices on a non-functional controller
EP1256055B1 (en) Computer system including a memory access controller for using non-system memory storage resources during system boot time
US5692219A (en) System and method for disabling or re-enabling PCI-compliant devices in a computer system by masking the idsel signal with a disable or re-enable signal
JPH0666057B2 (ja) ドッキング可能ポータブルコンピュータシステム及びそのシステムでの通信ポート割り当て自動構成方法
EP0953902A2 (en) PCI System and adapter requirements following reset
US20010018721A1 (en) Upgrade card for a computer system
US6775734B2 (en) Memory access using system management interrupt and associated computer system
US7100088B2 (en) Computer system equipped with a BIOS debugging card
US7886088B2 (en) Device address locking to facilitate optimum usage of the industry standard IIC bus
US7080164B2 (en) Peripheral device having a programmable identification configuration register
US6748478B1 (en) System function configurable computing platform
US6237057B1 (en) Method and system for PCI slot expansion via electrical isolation
US6457137B1 (en) Method for configuring clock ratios in a microprocessor
US6195723B1 (en) Method and system for providing peer-to-peer control in an expanded slot environment using a bridge as an agent for controlling peripheral device
US6691224B1 (en) Computer system for accessing initialization data and method therefor
US20230049419A1 (en) Component access to rom-stored firmware code over firmware controller exposed virtual rom link

Legal Events

Date Code Title Description
LAPS Decisions on the lapse of the protection rights

Effective date: 20120503