JP3364495B2 - 追加ボード - Google Patents
追加ボードInfo
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- JP3364495B2 JP3364495B2 JP53514896A JP53514896A JP3364495B2 JP 3364495 B2 JP3364495 B2 JP 3364495B2 JP 53514896 A JP53514896 A JP 53514896A JP 53514896 A JP53514896 A JP 53514896A JP 3364495 B2 JP3364495 B2 JP 3364495B2
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- JP
- Japan
- Prior art keywords
- pci
- expansion rom
- register
- rom
- expansion
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0684—Configuration or reconfiguration with feedback, e.g. presence or absence of unit detected by addressing, overflow detection
-
- G—PHYSICS
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Multi Processors (AREA)
Description
【０００１】
本発明は、複数のコンピュータ・システムを結合する
ための、又は複数の装置を１つのコンピュータ・システ
ムに結合するためのアダプタ・カード又は追加ボードと
呼ばれる装置に係る。
ための、又は複数の装置を１つのコンピュータ・システ
ムに結合するためのアダプタ・カード又は追加ボードと
呼ばれる装置に係る。
【０００２】
なお、本願に対応する米国特許出願第447022号は、米
国特許出願第446390号に関連する。両出願とも同日に出
願され、本出願人に譲渡された。後者の出願の発明はプ
ログラム可能な構成レジスタを有するPCIバス・インタ
ーフェース・チップに係るのに対し、本願の発明は追加
ボード上のPCI拡張ROM（以下「拡張ROM」と略記）を活
動化／非活動化するための手段を有するPCIバス・イン
ターフェース・チップに係る。
国特許出願第446390号に関連する。両出願とも同日に出
願され、本出願人に譲渡された。後者の出願の発明はプ
ログラム可能な構成レジスタを有するPCIバス・インタ
ーフェース・チップに係るのに対し、本願の発明は追加
ボード上のPCI拡張ROM（以下「拡張ROM」と略記）を活
動化／非活動化するための手段を有するPCIバス・イン
ターフェース・チップに係る。
【０００３】
コンピュータ・システムのプロセッサ、メモリ及び周
辺装置のような個別の装置を結合するために通信インタ
ーフェース又は入出力バスを使用することは、当分野で
は周知である。コンピュータ・システムは、複数の独立
したタスクを遂行するために使用されるのみならず、そ
れらのコンピュータ・システム相互間で情報を交換する
ためにも使用される。情報を交換するためには、それら
のコンピュータ・システムは接続されて１つのコンピュ
ータ・ネットワークにされる。通常のコンピュータ・ネ
ットワークは、通信媒体及びその通信媒体に接続された
複数のコンピュータ・システムを含む。通常、追加ボー
ドがコンピュータ・システムのバスを通信媒体に結合す
る。コンピュータをユーザにとって更に魅力的なものに
するために、殆どの製造業者はそれらのコンピュータ・
バスの設計を標準化しようとした。ISA、EISA、マイク
ロチャネル（商標）等の標準化されたバスが当分野では
周知である。
辺装置のような個別の装置を結合するために通信インタ
ーフェース又は入出力バスを使用することは、当分野で
は周知である。コンピュータ・システムは、複数の独立
したタスクを遂行するために使用されるのみならず、そ
れらのコンピュータ・システム相互間で情報を交換する
ためにも使用される。情報を交換するためには、それら
のコンピュータ・システムは接続されて１つのコンピュ
ータ・ネットワークにされる。通常のコンピュータ・ネ
ットワークは、通信媒体及びその通信媒体に接続された
複数のコンピュータ・システムを含む。通常、追加ボー
ドがコンピュータ・システムのバスを通信媒体に結合す
る。コンピュータをユーザにとって更に魅力的なものに
するために、殆どの製造業者はそれらのコンピュータ・
バスの設計を標準化しようとした。ISA、EISA、マイク
ロチャネル（商標）等の標準化されたバスが当分野では
周知である。
【０００４】
PCIバスは、もう１つの標準化されたバスである。そ
れは、多重化されたアドレス線、制御線、及びデータ線
を持った高性能の32ビット・バス又は64ビット・バスで
ある。PCIバスは、高度に集積化された周辺装置、PCI追
加ボード（以下「追加ボード」と略記）、及びプロセッ
サ／メモリ・サブシステムの間の相互接続された機構と
して使用することを意図されている。PCIバスの仕様
は、“PCI Local Bus Specification,Production Versi
on Revision 2.0,April 30,1993"において説明されてい
る。
れは、多重化されたアドレス線、制御線、及びデータ線
を持った高性能の32ビット・バス又は64ビット・バスで
ある。PCIバスは、高度に集積化された周辺装置、PCI追
加ボード（以下「追加ボード」と略記）、及びプロセッ
サ／メモリ・サブシステムの間の相互接続された機構と
して使用することを意図されている。PCIバスの仕様
は、“PCI Local Bus Specification,Production Versi
on Revision 2.0,April 30,1993"において説明されてい
る。
【０００５】
その仕様書はPCI分科会（PCI−SIG）によって作成さ
れ、維持されている。PCI−SIGは、コンピュータ産業に
おける全ての会社に対して開放されている組織である。
PCIバスは、高性能パーソナル・コンピュータ、ワーク
ステーション、サーバ等における追加ボードのための優
れた拡張バスとして浮上してくるであろうと信じられて
いる。
れ、維持されている。PCI−SIGは、コンピュータ産業に
おける全ての会社に対して開放されている組織である。
PCIバスは、高性能パーソナル・コンピュータ、ワーク
ステーション、サーバ等における追加ボードのための優
れた拡張バスとして浮上してくるであろうと信じられて
いる。
【０００６】
PCIの仕様が提供する多くの特徴の中に、「拡張ROM」
の使用がある。拡張ROMは、追加ボード上に存在する読
取り専用のメモリ装置である。拡張ROMが保持するコー
ドは、追加ボードのための初期設定及びシステム・ブー
ト機能を提供するために、PCIシステム・プロセッサ
（以下「PCIプロセッサ」と略記）によって実行され
る。
の使用がある。拡張ROMは、追加ボード上に存在する読
取り専用のメモリ装置である。拡張ROMが保持するコー
ドは、追加ボードのための初期設定及びシステム・ブー
ト機能を提供するために、PCIシステム・プロセッサ
（以下「PCIプロセッサ」と略記）によって実行され
る。
【０００７】
拡張ROMが使用される代表的な方法は、前掲の仕様書
において体系化されている。PCIコンピュータ・システ
ムのブート時の代表的な状況では、１つの体系化された
プロセスがPCIプロセッサと追加ボードとの間で実施さ
れる。その結果、追加ボード上の拡張ROMの内容が、PCI
コンピュータ・システム又はPCIプロセッサの主メモリ
（以下「主メモリ」と略記）に転送される。これは、拡
張ROMの内容が主メモリ内に「シャドウされる」と呼称
されることが多い。次に、PCIシステム構成ソフトウェ
アは、主メモリ内にある、拡張ROMのシャドウされたコ
ピーからのコードを実行する。一旦拡張ROMのコードの
実行が完了すると、制御権はPCIシステム構成ソフトウ
ェアに戻され、そしてPCIコンピュータ・システムがブ
ート・プロセスを継続する。
において体系化されている。PCIコンピュータ・システ
ムのブート時の代表的な状況では、１つの体系化された
プロセスがPCIプロセッサと追加ボードとの間で実施さ
れる。その結果、追加ボード上の拡張ROMの内容が、PCI
コンピュータ・システム又はPCIプロセッサの主メモリ
（以下「主メモリ」と略記）に転送される。これは、拡
張ROMの内容が主メモリ内に「シャドウされる」と呼称
されることが多い。次に、PCIシステム構成ソフトウェ
アは、主メモリ内にある、拡張ROMのシャドウされたコ
ピーからのコードを実行する。一旦拡張ROMのコードの
実行が完了すると、制御権はPCIシステム構成ソフトウ
ェアに戻され、そしてPCIコンピュータ・システムがブ
ート・プロセスを継続する。
【０００８】
このシーケンス（すなわち、拡張ROMのコードの転送
及び実行）が完了した後、拡張ROMのシャドウされたコ
ピーは、主メモリに残る。従って、そのプロセスは、他
のアプリケーションが使用し得るように、主メモリを解
放するための機構を与えるものでない。今日のPCIコン
ピュータ・システムでは、拡張ROMをシャドウするため
に使用させるメモリ空間は、主メモリのベースの１メガ
バイト領域に配置され、この領域はDOS/Windowsアプリ
ケーションのために専ら使用される。たとえ、この領域
のうちの少量が消費されても、或るアプリケーションが
そのコンピュータ・システム上で稼働できないようにな
ることがある。
及び実行）が完了した後、拡張ROMのシャドウされたコ
ピーは、主メモリに残る。従って、そのプロセスは、他
のアプリケーションが使用し得るように、主メモリを解
放するための機構を与えるものでない。今日のPCIコン
ピュータ・システムでは、拡張ROMをシャドウするため
に使用させるメモリ空間は、主メモリのベースの１メガ
バイト領域に配置され、この領域はDOS/Windowsアプリ
ケーションのために専ら使用される。たとえ、この領域
のうちの少量が消費されても、或るアプリケーションが
そのコンピュータ・システム上で稼働できないようにな
ることがある。
【０００９】
拡張ROMにおいて実現されるコードは、特定のアプリ
ケーションにおいて必要とされるだけであることが多
い。たとえその機能が必要とされなくても、そのシャド
ウされた拡張ROMのコードが主メモリの一部分を占めな
いようにするという体系化された方法は存在しない。拡
張ROMは、それを必要とする特定のアプリケーションに
おいて利用可能となるように、全ての追加ボード上に存
在しなければならない。拡張ROMが必要とされない環境
では、その拡張ROMを使用不能にすることにより、主メ
モリが拡張ROMのシャドウされたコピーによって無駄に
消費されないようにする解決法が必要である。
ケーションにおいて必要とされるだけであることが多
い。たとえその機能が必要とされなくても、そのシャド
ウされた拡張ROMのコードが主メモリの一部分を占めな
いようにするという体系化された方法は存在しない。拡
張ROMは、それを必要とする特定のアプリケーションに
おいて利用可能となるように、全ての追加ボード上に存
在しなければならない。拡張ROMが必要とされない環境
では、その拡張ROMを使用不能にすることにより、主メ
モリが拡張ROMのシャドウされたコピーによって無駄に
消費されないようにする解決法が必要である。
【００１０】
従って、本発明の主たる目的は、PCIコンピュータ・
システムにおいて使用するための新規な追加ボードを提
供することにある。
システムにおいて使用するための新規な追加ボードを提
供することにある。
【００１１】
本発明のもう１つの目的は、種々のタイプの追加ボー
ドをPCIコンピュータ・システムのPCIバスに結合するた
めの汎用のPCIバス・インターフェース・チップを提供
することにある。
ドをPCIコンピュータ・システムのPCIバスに結合するた
めの汎用のPCIバス・インターフェース・チップを提供
することにある。
【００１２】
本発明のもう１つの目的は、使用不能／使用可能にさ
れる拡張ROMを持った追加ボードを提供することにあ
る。
れる拡張ROMを持った追加ボードを提供することにあ
る。
【００１３】
本発明に従った追加ボードは、拡張ROMをPCIプロセッ
サに対して使用可能又は使用不能にするための機構を持
った拡張ROMを含む。
サに対して使用可能又は使用不能にするための機構を持
った拡張ROMを含む。
【００１４】
詳しく云えば、本発明に従った新規な追加ボードは、
（通信ネットワークへの接続、種々のタイプの装置への
接続のような）所定の適用業務を遂行するように特別に
設計されたI/Oタスク・ジェネレータ手段、プログラム
可能なPCI構成レジスタ及びオンボード・マイクロプロ
セッサ（以下「追加ボード・マイクロプロセッサ」と称
する）を有する汎用のPCIバス・インターフェース・チ
ップを含む。「拡張ROMベース・アドレス・レジスタ」
と呼ばれるPCI構成レジスタの１つを、読取り／書込み
レジスタ又は所定の値にセットされる読取り専用レジス
タに構成することによって、追加ボード上の拡張ROM
は、主メモリにシャドウされたり、又は主メモリにシャ
ドウされなかったりする。
（通信ネットワークへの接続、種々のタイプの装置への
接続のような）所定の適用業務を遂行するように特別に
設計されたI/Oタスク・ジェネレータ手段、プログラム
可能なPCI構成レジスタ及びオンボード・マイクロプロ
セッサ（以下「追加ボード・マイクロプロセッサ」と称
する）を有する汎用のPCIバス・インターフェース・チ
ップを含む。「拡張ROMベース・アドレス・レジスタ」
と呼ばれるPCI構成レジスタの１つを、読取り／書込み
レジスタ又は所定の値にセットされる読取り専用レジス
タに構成することによって、追加ボード上の拡張ROM
は、主メモリにシャドウされたり、又は主メモリにシャ
ドウされなかったりする。
【００１５】
更に詳しく云えば、本発明に従った追加ボードは、ロ
ーカル・バス（以下「内部バス」と称する）を持った追
加ボード・マイクロプロセッサを含み、その内部バス
に、不揮発性記憶装置及びPCIバス・インターフェース
・チップが結合される。読取り専用レジスタを含む一組
のレジスタが、PCIバス・インターフェース・チップに
設けられる。更に、不揮発性記憶装置の一部（一般に、
2kバイト乃至16kバイト）が、PCIプロセッサによる読取
り又は書込みを可能にする拡張ROMとして使用される。
拡張ROM制御レジスタ及び拡張ROMベース・アドレス・レ
ジスタがPCIバス・インターフェース・チップに設けら
れる。
ーカル・バス（以下「内部バス」と称する）を持った追
加ボード・マイクロプロセッサを含み、その内部バス
に、不揮発性記憶装置及びPCIバス・インターフェース
・チップが結合される。読取り専用レジスタを含む一組
のレジスタが、PCIバス・インターフェース・チップに
設けられる。更に、不揮発性記憶装置の一部（一般に、
2kバイト乃至16kバイト）が、PCIプロセッサによる読取
り又は書込みを可能にする拡張ROMとして使用される。
拡張ROM制御レジスタ及び拡張ROMベース・アドレス・レ
ジスタがPCIバス・インターフェース・チップに設けら
れる。
【００１６】
電源の投入に続いて、PCIバス・インターフェース・
チップ・コントローラが、PCIプロセッサからのPCI構成
レジスタへのアクセスに応答して、「再試行モード」を
表すようにPCIバス上の選択された制御線を活動化す
る。この「再試行モード」にある間、PCIプロセッサ
は、PCIバス・インターフェース・チップの構成レジス
タをアクセスすることを禁止される。また、PCIプロセ
ッサは、それがその後再びその構成レジスタのアクセス
を「再試行」しなければならないことを通知される。こ
の禁止期間或いは非読取り期間中、追加ボード・マイク
ロプロセッサは、不揮発性記憶装置をアクセスし、その
不揮発性記憶装置に記憶された情報を構成レジスタにロ
ードする。更に、追加ボード・マイクロプロセッサは、
拡張ROM制御レジスタをアクセスし、もしその拡張ROMが
使用不能にされるべきであれば、拡張ROM使用不能ビッ
トの状態を変更する。一方、拡張ROMが使用可能にされ
るべきであれば、拡張ROM使用不能ビットの状態は変更
されない。
チップ・コントローラが、PCIプロセッサからのPCI構成
レジスタへのアクセスに応答して、「再試行モード」を
表すようにPCIバス上の選択された制御線を活動化す
る。この「再試行モード」にある間、PCIプロセッサ
は、PCIバス・インターフェース・チップの構成レジス
タをアクセスすることを禁止される。また、PCIプロセ
ッサは、それがその後再びその構成レジスタのアクセス
を「再試行」しなければならないことを通知される。こ
の禁止期間或いは非読取り期間中、追加ボード・マイク
ロプロセッサは、不揮発性記憶装置をアクセスし、その
不揮発性記憶装置に記憶された情報を構成レジスタにロ
ードする。更に、追加ボード・マイクロプロセッサは、
拡張ROM制御レジスタをアクセスし、もしその拡張ROMが
使用不能にされるべきであれば、拡張ROM使用不能ビッ
トの状態を変更する。一方、拡張ROMが使用可能にされ
るべきであれば、拡張ROM使用不能ビットの状態は変更
されない。
【００１７】
ローディングの完了時に、追加ボード・マイクロプロ
セッサは、PCIバス・インターフェース・チップ上のPCI
アクセス許可レジスタ内にあるPCIアクセス許可ビット
を活動化する。そのビットが活動化されると、PCIバス
・インターフェース・チップ・コントローラは、以前に
活動化された制御線を非活動化する。その結果、PCIプ
ロセッサは、PCIバス・インターフェース・チップ上の
レジスタを自由にアクセスできるようになる。
セッサは、PCIバス・インターフェース・チップ上のPCI
アクセス許可レジスタ内にあるPCIアクセス許可ビット
を活動化する。そのビットが活動化されると、PCIバス
・インターフェース・チップ・コントローラは、以前に
活動化された制御線を非活動化する。その結果、PCIプ
ロセッサは、PCIバス・インターフェース・チップ上の
レジスタを自由にアクセスできるようになる。
【００１８】
もし、拡張ROM使用不能ビットが論理的「１」（以下
「１」と略記）にセットされたならば、拡張ROM制御手
段は、拡張ROMベース・アドレス・レジスタから全ビッ
トが論理的「０」（以下「０」と略記）の情報を読取ら
せる。この場合、PCIプロセッサは、拡張ROMベース・ア
ドレス・レジスタから「０」しか読み取ることができな
いので、追加ボード上に拡張ROMが設けられていないと
結論する。
「１」と略記）にセットされたならば、拡張ROM制御手
段は、拡張ROMベース・アドレス・レジスタから全ビッ
トが論理的「０」（以下「０」と略記）の情報を読取ら
せる。この場合、PCIプロセッサは、拡張ROMベース・ア
ドレス・レジスタから「０」しか読み取ることができな
いので、追加ボード上に拡張ROMが設けられていないと
結論する。
【００１９】
このように、拡張ROM使用不能ビットを「１」にセッ
トすると、拡張ROMベース・レジスタは、「０」状態の
読取り専用レジスタとして強制される。一方、拡張ROM
使用不能ビットを「０」にセットすると、拡張ROMベー
ス・レジスタは、PCIプロセッサにとっては読取り／書
込みレジスタとして見えるようになる。この読取り／書
込み状態では、PCIプロセッサは、拡張ROMベース・アド
レス・レジスタに全「１」（すなわち、全ビットが論理
的「１」の情報。以下同じ。）を書き込む。もし、非
「０」値が拡張ROMベース・アドレス・レジスタから読
戻されるならば、PCIプロセッサは、拡張ROMが追加ボー
ド上に設けられていること及び拡張ROM用のPCIメモリ・
ベース・アドレスが拡張ROMベース・アドレス・レジス
タに書き込まれているものと結論する。拡張ROMベース
・アドレス・レジスタ内のアドレスは、拡張ROMの内容
が読取られ又は書込まれる主メモリ内のロケーションで
ある。更に、PCIプロセッサは、PCIバスを通して拡張RO
Mに対する読取り／書込みをサイクルを開始する。拡張R
OM制御手段は、拡張ROMベース・アドレス・レジスタ内
のアドレスに応答して、拡張ROMの読取り／書込みサー
ビスするように活動化される。
トすると、拡張ROMベース・レジスタは、「０」状態の
読取り専用レジスタとして強制される。一方、拡張ROM
使用不能ビットを「０」にセットすると、拡張ROMベー
ス・レジスタは、PCIプロセッサにとっては読取り／書
込みレジスタとして見えるようになる。この読取り／書
込み状態では、PCIプロセッサは、拡張ROMベース・アド
レス・レジスタに全「１」（すなわち、全ビットが論理
的「１」の情報。以下同じ。）を書き込む。もし、非
「０」値が拡張ROMベース・アドレス・レジスタから読
戻されるならば、PCIプロセッサは、拡張ROMが追加ボー
ド上に設けられていること及び拡張ROM用のPCIメモリ・
ベース・アドレスが拡張ROMベース・アドレス・レジス
タに書き込まれているものと結論する。拡張ROMベース
・アドレス・レジスタ内のアドレスは、拡張ROMの内容
が読取られ又は書込まれる主メモリ内のロケーションで
ある。更に、PCIプロセッサは、PCIバスを通して拡張RO
Mに対する読取り／書込みをサイクルを開始する。拡張R
OM制御手段は、拡張ROMベース・アドレス・レジスタ内
のアドレスに応答して、拡張ROMの読取り／書込みサー
ビスするように活動化される。
【００２０】
本発明のもう１つの特徴では、拡張ROM使用不能ビッ
トの機能は、PCIバス・インターフェース・チップ上の
ピンによって与えられる、拡張ROM使用不能信号によっ
て一時変更される。もし、そのピンがアクティブの「高
レベル」にセットされるならば、拡張ROMベース・アド
レス・レジスタから全「０」（すなわち、全ビットが論
理的「０」の情報。以下同じ。）が読み取られる。一
方、そのピンが非アクティブの「低レベル」にセットさ
れるならば、拡張ROM使用不能ビットの設定による制御
は、前述のようになる。
トの機能は、PCIバス・インターフェース・チップ上の
ピンによって与えられる、拡張ROM使用不能信号によっ
て一時変更される。もし、そのピンがアクティブの「高
レベル」にセットされるならば、拡張ROMベース・アド
レス・レジスタから全「０」（すなわち、全ビットが論
理的「０」の情報。以下同じ。）が読み取られる。一
方、そのピンが非アクティブの「低レベル」にセットさ
れるならば、拡張ROM使用不能ビットの設定による制御
は、前述のようになる。
【００２１】
図１は、PCIコンピュータ・システム13のブロック図
を示す。PCIコンピュータ・システム13は、PCIバス10、
追加ボード12、及びPCIプロセッサ14より成る。PCIプロ
セッサ14は、PCIシステム構成ソフトウェア14A、オペレ
ーティング・システム14B、及び複数のアプリケーショ
ン・プログラム14Cを含む複数のソフトウェア製品を含
んでいる。各ソフトウェアの機能は当分野では周知であ
る。従って、各ソフトウェアの詳細な説明は行わないこ
とにする。ここでは、PCIシステム構成ソフトウェア14A
が、追加ボード12上の構成レジスタ（後述）を制御する
に必要な機能を遂行するといえば十分であろう。一般
に、PCIシステム構成ソフトウェア14Aは、通常、「BIO
S」（基本入出力システム）と呼ばれるものの一部分で
あり、PCIコンピュータ・システム13に対する電源投入
時の診断を行い、システム構成及びデータ入出力をサポ
ートするための種々の低レベル・ルーチンを与える。PC
I分科会（PCI−SIG）は、PCIシステム構成ソフトウェア
において必要な機能を概説した、“PCI BIOS Specifica
tion,Revision 2.0,July 20,1993"を発行している。そ
の仕様書は、参考文献として紹介するにとどめるが、プ
ログラマが適当な構成モジュールを設計するのに十分な
情報を示している。
を示す。PCIコンピュータ・システム13は、PCIバス10、
追加ボード12、及びPCIプロセッサ14より成る。PCIプロ
セッサ14は、PCIシステム構成ソフトウェア14A、オペレ
ーティング・システム14B、及び複数のアプリケーショ
ン・プログラム14Cを含む複数のソフトウェア製品を含
んでいる。各ソフトウェアの機能は当分野では周知であ
る。従って、各ソフトウェアの詳細な説明は行わないこ
とにする。ここでは、PCIシステム構成ソフトウェア14A
が、追加ボード12上の構成レジスタ（後述）を制御する
に必要な機能を遂行するといえば十分であろう。一般
に、PCIシステム構成ソフトウェア14Aは、通常、「BIO
S」（基本入出力システム）と呼ばれるものの一部分で
あり、PCIコンピュータ・システム13に対する電源投入
時の診断を行い、システム構成及びデータ入出力をサポ
ートするための種々の低レベル・ルーチンを与える。PC
I分科会（PCI−SIG）は、PCIシステム構成ソフトウェア
において必要な機能を概説した、“PCI BIOS Specifica
tion,Revision 2.0,July 20,1993"を発行している。そ
の仕様書は、参考文献として紹介するにとどめるが、プ
ログラマが適当な構成モジュールを設計するのに十分な
情報を示している。
【００２２】
前述のように、PCIバス10は、コンピュータ・システ
ムのための相互接続搬送機構である。PCIバスの更なる
詳細は、参考文献として紹介する、“Peripheral Compo
nent Interconnect（PCI）Local Bus Specification"に
おいて説明されている。更に、米国特許第5392407号
は、PCIバスの特徴を開示しているので、PCIバスに関す
る背景情報を説明するための参考文献として、この米国
特許を紹介しておく。図１では、追加ボード12がPCIコ
ンピュータ・システム13とは別個の装置であるように示
されている。しかし、実際には、追加ボード12は、PCI
コンピュータ・システム13の筐体内にある拡張スロット
に取付けられる。
ムのための相互接続搬送機構である。PCIバスの更なる
詳細は、参考文献として紹介する、“Peripheral Compo
nent Interconnect（PCI）Local Bus Specification"に
おいて説明されている。更に、米国特許第5392407号
は、PCIバスの特徴を開示しているので、PCIバスに関す
る背景情報を説明するための参考文献として、この米国
特許を紹介しておく。図１では、追加ボード12がPCIコ
ンピュータ・システム13とは別個の装置であるように示
されている。しかし、実際には、追加ボード12は、PCI
コンピュータ・システム13の筐体内にある拡張スロット
に取付けられる。
【００２３】
以下で詳述するように、本発明は図１の追加ボード12
に係り、更に詳しく云えば、PCIバス10とインターフェ
ースするPCIバス・インターフェース・チップ12Aに係
る。PCIバス・インターフェース・チップ12Aは、種々の
タイプの追加ボード12をPCIバス10に相互接続するため
にベンダによって使用可能な汎用のチップである。更
に、PCIバス・インターフェース・チップ12Aは、追加ボ
ード12上に設けられた拡張ROMを使用可能又は使用不能
にするための機構を与える。追加ボード12は、内部バス
12Cを持ったマイクロプロセッサ12Bを含む。その内部バ
ス12Cは、PCIバス・インターフェース・チップ12A、不
揮発性記憶装置12D、RAM12E、及びI/Oタスク・ジェネレ
ータ手段12Fを相互接続する。I/Oタスク・ジェネレータ
手段12Fは、その追加ボード12のサブシステムであり、
所望のタスクを達成するために必要な機能を遂行する。
一例として、I/Oタスク・ジェネレータ手段12Fは、PCI
コンピュータ・システム13をトークン・リング、イーサ
ネット、FDDIのようなローカル・エリア・ネットワーク
（LAN）及び同様のタイプのLANに接続するための通信ア
ダプタであってもよい。トークン・リング・ネットワー
ク用のI/Oタスク・ジェネレータ手段の一例は、“IBM A
uto LANStreamer PCI Adapter"（部品番号04H8095）で
ある。
に係り、更に詳しく云えば、PCIバス10とインターフェ
ースするPCIバス・インターフェース・チップ12Aに係
る。PCIバス・インターフェース・チップ12Aは、種々の
タイプの追加ボード12をPCIバス10に相互接続するため
にベンダによって使用可能な汎用のチップである。更
に、PCIバス・インターフェース・チップ12Aは、追加ボ
ード12上に設けられた拡張ROMを使用可能又は使用不能
にするための機構を与える。追加ボード12は、内部バス
12Cを持ったマイクロプロセッサ12Bを含む。その内部バ
ス12Cは、PCIバス・インターフェース・チップ12A、不
揮発性記憶装置12D、RAM12E、及びI/Oタスク・ジェネレ
ータ手段12Fを相互接続する。I/Oタスク・ジェネレータ
手段12Fは、その追加ボード12のサブシステムであり、
所望のタスクを達成するために必要な機能を遂行する。
一例として、I/Oタスク・ジェネレータ手段12Fは、PCI
コンピュータ・システム13をトークン・リング、イーサ
ネット、FDDIのようなローカル・エリア・ネットワーク
（LAN）及び同様のタイプのLANに接続するための通信ア
ダプタであってもよい。トークン・リング・ネットワー
ク用のI/Oタスク・ジェネレータ手段の一例は、“IBM A
uto LANStreamer PCI Adapter"（部品番号04H8095）で
ある。
【００２４】
同様に、イーサネット用のI/Oタスク・ジェネレータ
手段は、“IBM EtherStreamer MC32 Adapter"（部品番
号74G0850）である。
手段は、“IBM EtherStreamer MC32 Adapter"（部品番
号74G0850）である。
【００２５】
一般に、PCIバス・インターフェース・チップ12Aに結
合することができるI/Oタスク・ジェネレータ手段12F
は、LAN（イーサネット、トークン・リング、FDDI、ATM
等）を制御する通信コントローラや、ディスプレイ・コ
ントローラ（VGA、XGA等）、マルチメディア装置（ビデ
オ、オーディオ、CD−ROM等）、ディスク・サブシステ
ム（IDE、SCSI、RAID等）、及びコプロセッサ・サブシ
ステム（ペンティアム、パワーPC等）を制御する装置コ
ントローラを含む。
合することができるI/Oタスク・ジェネレータ手段12F
は、LAN（イーサネット、トークン・リング、FDDI、ATM
等）を制御する通信コントローラや、ディスプレイ・コ
ントローラ（VGA、XGA等）、マルチメディア装置（ビデ
オ、オーディオ、CD−ROM等）、ディスク・サブシステ
ム（IDE、SCSI、RAID等）、及びコプロセッサ・サブシ
ステム（ペンティアム、パワーPC等）を制御する装置コ
ントローラを含む。
【００２６】
これらの適用業務は全て追加ボードによって実施可能
であることに注目すべきである。本発明の教示するとこ
ろによれば、PCIバス・インターフェース・チップ12A
（詳細は後述）は、追加ボードのうちのどれによっても
使用可能であり、その追加ボードがPCIバス上で動作す
るために必要とするバス・インターフェース機能を遂行
する。
であることに注目すべきである。本発明の教示するとこ
ろによれば、PCIバス・インターフェース・チップ12A
（詳細は後述）は、追加ボードのうちのどれによっても
使用可能であり、その追加ボードがPCIバス上で動作す
るために必要とするバス・インターフェース機能を遂行
する。
【００２７】
図１を更に参照すると、本発明は、PCIバス・インタ
ーフェース・チップ12A上の拡張ROM及びその拡張ROMの
存在又は不在をPCIプロセッサ14に表示する機構（詳細
を後述）とをカバーする。更に詳しく云えば、拡張ROM
は、不揮発性記憶装置12D内の１セクタである。そのセ
クタは、一般に、2kバイト乃至16kバイトである。勿
論、本発明の技術範囲から逸脱することなく、拡張ROM
の設計のために、他の構造及び異なるサイズを使用し得
ることは当業者には明らかであろう。
ーフェース・チップ12A上の拡張ROM及びその拡張ROMの
存在又は不在をPCIプロセッサ14に表示する機構（詳細
を後述）とをカバーする。更に詳しく云えば、拡張ROM
は、不揮発性記憶装置12D内の１セクタである。そのセ
クタは、一般に、2kバイト乃至16kバイトである。勿
論、本発明の技術範囲から逸脱することなく、拡張ROM
の設計のために、他の構造及び異なるサイズを使用し得
ることは当業者には明らかであろう。
【００２８】
PCIプロセッサ14は、追加ボード12の代わりに、初期
設定、構成、及びシステム・ブート機能のような種々の
機能を遂行するために、拡張ROMからのコードを実行す
ることができる。PCIプロセッサ14のメモリ・マップに
おける拡張ROMのロケーションは、拡張ROM内のコードが
記憶されるべきアドレスを、PCIシステム構成ソフトウ
ェア14Aが拡張ROMベース・アドレス・レジスタに書き込
むことによって構成される。拡張ROMベース・アドレス
・レジスタのフォーマット及びロケーションは、前掲の
仕様書である、“PCI Local Bus Specification,Produc
tion Version Revision 2.0,April 30,1993"において定
義されている。
設定、構成、及びシステム・ブート機能のような種々の
機能を遂行するために、拡張ROMからのコードを実行す
ることができる。PCIプロセッサ14のメモリ・マップに
おける拡張ROMのロケーションは、拡張ROM内のコードが
記憶されるべきアドレスを、PCIシステム構成ソフトウ
ェア14Aが拡張ROMベース・アドレス・レジスタに書き込
むことによって構成される。拡張ROMベース・アドレス
・レジスタのフォーマット及びロケーションは、前掲の
仕様書である、“PCI Local Bus Specification,Produc
tion Version Revision 2.0,April 30,1993"において定
義されている。
【００２９】
拡張ROMの１つの使用例は、次のようである。その例
では、拡張ROMは、PCIコンピュータ・システム13をトー
クン・リング・ネットワークに接続するトークン・リン
グ用の追加ボード上で使用される。
では、拡張ROMは、PCIコンピュータ・システム13をトー
クン・リング・ネットワークに接続するトークン・リン
グ用の追加ボード上で使用される。
【００３０】
トークン・リング用の追加ボードが提供する拡張ROM
は、「遠隔プログラム・ロード」機能のためのコードを
含む。遠隔プログラム・ロードは、PCIコンピュータ・
システム13がネットワークを通してサーバ・システムか
ら遠隔的に「ブート」されることを、LANアダプタが要
求する機能を与える。ローカルのハード・ディスク・ド
ライブ又はフロッピ・ディスクからオペレーティング・
システムをロードする代わりに、追加ボード12の拡張RO
M内にある遠隔プログラム・ロード用のコードが、サー
バ・システムにオペレーティング・システムのコピーを
送らせるようにし、LANを通して要求を発行する。その
遠隔プログラム・ロード用のコードがオペレーティング
・システムのコピーを受取る時、前者のコードは、主メ
モリにそのオペレーティング・システムのコピーをロー
ドし、その完了時にオペレーティング・システムに制御
権を渡す。
は、「遠隔プログラム・ロード」機能のためのコードを
含む。遠隔プログラム・ロードは、PCIコンピュータ・
システム13がネットワークを通してサーバ・システムか
ら遠隔的に「ブート」されることを、LANアダプタが要
求する機能を与える。ローカルのハード・ディスク・ド
ライブ又はフロッピ・ディスクからオペレーティング・
システムをロードする代わりに、追加ボード12の拡張RO
M内にある遠隔プログラム・ロード用のコードが、サー
バ・システムにオペレーティング・システムのコピーを
送らせるようにし、LANを通して要求を発行する。その
遠隔プログラム・ロード用のコードがオペレーティング
・システムのコピーを受取る時、前者のコードは、主メ
モリにそのオペレーティング・システムのコピーをロー
ドし、その完了時にオペレーティング・システムに制御
権を渡す。
【００３１】
トークン・リング用の追加ボードの大多数の適用業務
は、PCIコンピュータ・システム13が常にローカルのハ
ード・ディスク・ドライブからブートされるという理由
で、遠隔プログラム・ロード機能を必要としない。これ
らの適用業務では、本発明の技法を使用することによ
り、拡張ROMを使用不能にするとともに、通常、遠隔プ
ログラム・ロード用のコードによって消費されるであろ
うシャドウ・メモリを自由にすることができる。遠隔プ
ログラム・ロード機能を使用する適用業務では、拡張RO
Mは使用可能にされたままであろうし、PCIコンピュータ
・システム13は遠隔サーバ・システムからブートされる
であろう。
は、PCIコンピュータ・システム13が常にローカルのハ
ード・ディスク・ドライブからブートされるという理由
で、遠隔プログラム・ロード機能を必要としない。これ
らの適用業務では、本発明の技法を使用することによ
り、拡張ROMを使用不能にするとともに、通常、遠隔プ
ログラム・ロード用のコードによって消費されるであろ
うシャドウ・メモリを自由にすることができる。遠隔プ
ログラム・ロード機能を使用する適用業務では、拡張RO
Mは使用可能にされたままであろうし、PCIコンピュータ
・システム13は遠隔サーバ・システムからブートされる
であろう。
【００３２】
トークン・リング用の追加ボードについては、拡張RO
Mを使用可能にするか又は使用不能にするかを決定する
構成入力パラメータは、追加ボード12上の不揮発性記憶
装置（フラッシュ・メモリ）12Dに含まれる。電源投入
の直後に、追加ボード・マイクロプロセッサ12Bは、不
揮発性記憶装置12Dからの構成ビット（拡張ROM使用不能
ビット）をPCIバス・インターフェース・チップ12A上の
レジスタ（拡張ROM制御レジスタ）にコピーする。その
構成ビットは、拡張ROMベース・アドレス・レジスタ
が、PCIシステム構成ソフトウェア14Aにアクセス可能な
「読取り／書込み」形式のレジスタとして与えられる
か、又は「読取り専用」形式のレジスタとして与えられ
るかを制御する。PCIコンピュータ・システム13のユー
ザは、不揮発性記憶装置12D内の構成ビットを更新する
ユーティリティをPCIコンピュータ・システム13上で実
行することによって、拡張ROMを使用可能又は使用不能
にすることができる。
Mを使用可能にするか又は使用不能にするかを決定する
構成入力パラメータは、追加ボード12上の不揮発性記憶
装置（フラッシュ・メモリ）12Dに含まれる。電源投入
の直後に、追加ボード・マイクロプロセッサ12Bは、不
揮発性記憶装置12Dからの構成ビット（拡張ROM使用不能
ビット）をPCIバス・インターフェース・チップ12A上の
レジスタ（拡張ROM制御レジスタ）にコピーする。その
構成ビットは、拡張ROMベース・アドレス・レジスタ
が、PCIシステム構成ソフトウェア14Aにアクセス可能な
「読取り／書込み」形式のレジスタとして与えられる
か、又は「読取り専用」形式のレジスタとして与えられ
るかを制御する。PCIコンピュータ・システム13のユー
ザは、不揮発性記憶装置12D内の構成ビットを更新する
ユーティリティをPCIコンピュータ・システム13上で実
行することによって、拡張ROMを使用可能又は使用不能
にすることができる。
【００３３】
図２は、PCIバス・インターフェース・チップ12Aのボ
ード・レベルの概要を示す。PCIバス・インターフェー
ス・チップ12Aは、PCIバス10に接続するためのPCIバス
・インターフェース手段16を含む。内部バス・インター
フェース手段18は、PCIバス・インターフェース・チッ
プ12Aを内部バス12Cに接続する。PCIバス・インターフ
ェース手段16及び内部バス・インターフェース手段18の
間には、データ転送及び論理手段20、機能レジスタ22、
PCI構成レジスタ24、及び拡張ROM制御手段50が接続され
る。データ転送及び論理手段20は、PCIバス10及び追加
ボード12の間の主要なデータ転送バスである。データ転
送及び論理手段20は、内部バス・インターフェース手段
18からPCIバス・インターフェース手段16にデータを移
動させるFIFOバッファ20Aを含む。同様に、FIFOバッフ
ァ20Bは逆方向にデータを移動させる。PCI構成レジスタ
24は、PCIプロセッサ14がPCIシステム構成ソフトウェア
14A（図１）を実行することによって、PCIバス10を介し
て書込み及び読取り可能である。これらの構成レジスタ
24に書き込まれた情報は、追加ボード12がPCIコンピュ
ータ・システム13に結合する装置のI/Oアドレス、メモ
リ・アドレス、割込レベル、キャッシュ・ライン、サイ
ズ等のような装置資源を構成する。
ード・レベルの概要を示す。PCIバス・インターフェー
ス・チップ12Aは、PCIバス10に接続するためのPCIバス
・インターフェース手段16を含む。内部バス・インター
フェース手段18は、PCIバス・インターフェース・チッ
プ12Aを内部バス12Cに接続する。PCIバス・インターフ
ェース手段16及び内部バス・インターフェース手段18の
間には、データ転送及び論理手段20、機能レジスタ22、
PCI構成レジスタ24、及び拡張ROM制御手段50が接続され
る。データ転送及び論理手段20は、PCIバス10及び追加
ボード12の間の主要なデータ転送バスである。データ転
送及び論理手段20は、内部バス・インターフェース手段
18からPCIバス・インターフェース手段16にデータを移
動させるFIFOバッファ20Aを含む。同様に、FIFOバッフ
ァ20Bは逆方向にデータを移動させる。PCI構成レジスタ
24は、PCIプロセッサ14がPCIシステム構成ソフトウェア
14A（図１）を実行することによって、PCIバス10を介し
て書込み及び読取り可能である。これらの構成レジスタ
24に書き込まれた情報は、追加ボード12がPCIコンピュ
ータ・システム13に結合する装置のI/Oアドレス、メモ
リ・アドレス、割込レベル、キャッシュ・ライン、サイ
ズ等のような装置資源を構成する。
【００３４】
図２を更に参照すると、PCI構成レジスタ24は、その
装置を識別するために及びそれを適正に構成するために
使用されるべきPCIシステム構成ソフトウェア14A（図
１）にとって枢要な情報を含む。PCI標準は、次のよう
な読取り専用の構成レジスタのリストを必要とする。こ
のリストは決して完全なものではない。従って、本発明
は、追加ボードをPCIバスにインターフェースする場合
に必要な構成レジスタであって、名称を付されたレジス
タ及び他の任意のタイプのレジスタをカバーするように
意図される。PCI標準に従った読取り専用の構成レジス
タは、次のものを含んでいる。
装置を識別するために及びそれを適正に構成するために
使用されるべきPCIシステム構成ソフトウェア14A（図
１）にとって枢要な情報を含む。PCI標準は、次のよう
な読取り専用の構成レジスタのリストを必要とする。こ
のリストは決して完全なものではない。従って、本発明
は、追加ボードをPCIバスにインターフェースする場合
に必要な構成レジスタであって、名称を付されたレジス
タ及び他の任意のタイプのレジスタをカバーするように
意図される。PCI標準に従った読取り専用の構成レジス
タは、次のものを含んでいる。
【００３５】
ベンダID:その装置を製造するベンダを識別する16ビ
ット・レジスタ。 装置ID:ベンダが提供するPCI装置の各タイプを一意的
に識別するためにベンダによって使用される16ビット・
レジスタ。 改訂ID:その装置の改訂レベルを識別するためにベン
ダによって使用可能な８ビット・レジスタ。 クラス・コード：その装置（ディスプレイ・コントロ
ーラ、ネットワーク・コントローラ、ブリッジ装置等）
の一般的な機能を識別する24ビット・レジスタ。 ベース・アドレス・レジスタ：装置にI/O及びメモリ
・マッピング要件を示す読取り専用ビットを含むレジス
タ。 割込ライン・レジスタ：割込ライン経路指定要件を通
信するために使用される８ビット・レジスタ。 最小許可及び最大待ち時間タイマ・レジスタ：待ち時
間タイマ値のための装置所望の設定値を指定する８ビッ
ト・レジスタ。
ット・レジスタ。 装置ID:ベンダが提供するPCI装置の各タイプを一意的
に識別するためにベンダによって使用される16ビット・
レジスタ。 改訂ID:その装置の改訂レベルを識別するためにベン
ダによって使用可能な８ビット・レジスタ。 クラス・コード：その装置（ディスプレイ・コントロ
ーラ、ネットワーク・コントローラ、ブリッジ装置等）
の一般的な機能を識別する24ビット・レジスタ。 ベース・アドレス・レジスタ：装置にI/O及びメモリ
・マッピング要件を示す読取り専用ビットを含むレジス
タ。 割込ライン・レジスタ：割込ライン経路指定要件を通
信するために使用される８ビット・レジスタ。 最小許可及び最大待ち時間タイマ・レジスタ：待ち時
間タイマ値のための装置所望の設定値を指定する８ビッ
ト・レジスタ。
【００３６】
後述するように、PCI構成レジスタ内の値はマイクロ
プロセッサ12B及び不揮発性記憶装置12Dによって動的に
セットされる。その結果、同じPCIバス・インターフェ
ース・チップ12Aが、幾つかの異なるタイプの追加ボー
ドによって使用可能となる。
プロセッサ12B及び不揮発性記憶装置12Dによって動的に
セットされる。その結果、同じPCIバス・インターフェ
ース・チップ12Aが、幾つかの異なるタイプの追加ボー
ドによって使用可能となる。
【００３７】
後述するように、本発明は、拡張ROMを使用可能又は
使用不能にする特徴をカバーする。拡張ROM制御手段50
（詳述は後述）は、「拡張ROMベース・アドレス・レジ
スタ」と呼ばれる構成レジスタの１つの内容を監視し、
そしてその内容に従って、拡張ROMとPCIプロセッサ14と
の間で情報を経路指定したり、又は如何なる情報も経路
指定しない。
使用不能にする特徴をカバーする。拡張ROM制御手段50
（詳述は後述）は、「拡張ROMベース・アドレス・レジ
スタ」と呼ばれる構成レジスタの１つの内容を監視し、
そしてその内容に従って、拡張ROMとPCIプロセッサ14と
の間で情報を経路指定したり、又は如何なる情報も経路
指定しない。
【００３８】
「機能」レジスタ22は、PCI構成レジスタとは別個の
レジスタである。それらの機能レジスタ22は、トークン
・リング用の装置ドライバのような適用業務に特有のソ
フトウェアによってアクセスされるだけである。それら
の機能レジスタ22は、割込／ステータス機能、DMA機
能、及びPCIバス仕様の一部分としては指定されないオ
プション用の構成機能を与える。
レジスタである。それらの機能レジスタ22は、トークン
・リング用の装置ドライバのような適用業務に特有のソ
フトウェアによってアクセスされるだけである。それら
の機能レジスタ22は、割込／ステータス機能、DMA機
能、及びPCIバス仕様の一部分としては指定されないオ
プション用の構成機能を与える。
【００３９】
図３は、PCIバス10及び内部バス12Cに相互接続され
た、PCIバス・インターフェース・チップ12Aの詳細なブ
ロック図を示す。図３に示されているPCI構成レジスタ
は、プログラム可能なレジスタであって、内部バス12C
を通してマイクロプロセッサ12B（図２）によって書き
込まれる。更に、PCIプロセッサ14（図１）によるそのP
CI構成レジスタに対するアクセスを制御するための、PC
Iアクセス許可レジスタ28も示される。後述するよう
に、PCIアクセス許可レジスタ28は１ビット・レジスタ
である。もちろん、本発明の技術範囲及び精神から逸脱
することなく同じ機能を与えるための他のタイプの構成
レジスタが使用可能である。
た、PCIバス・インターフェース・チップ12Aの詳細なブ
ロック図を示す。図３に示されているPCI構成レジスタ
は、プログラム可能なレジスタであって、内部バス12C
を通してマイクロプロセッサ12B（図２）によって書き
込まれる。更に、PCIプロセッサ14（図１）によるそのP
CI構成レジスタに対するアクセスを制御するための、PC
Iアクセス許可レジスタ28も示される。後述するよう
に、PCIアクセス許可レジスタ28は１ビット・レジスタ
である。もちろん、本発明の技術範囲及び精神から逸脱
することなく同じ機能を与えるための他のタイプの構成
レジスタが使用可能である。
【００４０】
図３を更に参照すると、PCIバス・インターフェース
手段16は、PCIバス・マスタ論理手段16A及びPCIバス・
スレーブ論理手段16Bを含む。PCIバス・マスタ論理手段
16Aは、PCIバス10とPCIバス・インターフェース・チッ
プ12A内のFIFOバッファとの間でバースト・データ転送
を遂行する。PCIバス・マスタ論理手段16Aは、全てのPC
Iバス・システムの一部分として存在するPCIバス調停論
理手段（図示せず）からPCIバス10の所有権を要求する
ことによって、そのPCIバス10上の転送を開始する。PCI
バス・スレーブ論理手段16Bは、PCIプロセッサ14（図
１）のような他のバス・マスタによって開始されたPCI
バス・サイクルのターゲットとして応答する。PCIバス
・スレーブ論理手段16Bは、PCIプロセッサ14（図１）が
PCIバス・インターフェース・チップ12A上のレジスタを
読取り及び書込むことを可能にするために、PCIバス10
上で制御信号の必要なハンドシェーキングを行う。
手段16は、PCIバス・マスタ論理手段16A及びPCIバス・
スレーブ論理手段16Bを含む。PCIバス・マスタ論理手段
16Aは、PCIバス10とPCIバス・インターフェース・チッ
プ12A内のFIFOバッファとの間でバースト・データ転送
を遂行する。PCIバス・マスタ論理手段16Aは、全てのPC
Iバス・システムの一部分として存在するPCIバス調停論
理手段（図示せず）からPCIバス10の所有権を要求する
ことによって、そのPCIバス10上の転送を開始する。PCI
バス・スレーブ論理手段16Bは、PCIプロセッサ14（図
１）のような他のバス・マスタによって開始されたPCI
バス・サイクルのターゲットとして応答する。PCIバス
・スレーブ論理手段16Bは、PCIプロセッサ14（図１）が
PCIバス・インターフェース・チップ12A上のレジスタを
読取り及び書込むことを可能にするために、PCIバス10
上で制御信号の必要なハンドシェーキングを行う。
【００４１】
PCIバス・インターフェース手段16と同様に、内部バ
ス・インターフェース手段18は、内部バス・マスタ論理
手段18A及び内部バス・スレーブ論理手段18Bを含む。内
部バス・マスタ論理手段18Aは、内部バス12CとPCIバス
・インターフェース・チップ12A内のFIFOバッファとの
間でバースト・データ転送を行う。内部バス・スレーブ
論理手段18Bは、追加ボード・マイクロプロセッサ12B
（図２）からのレジスタ読取り及び書込みオペレーショ
ンをサービスする。
ス・インターフェース手段18は、内部バス・マスタ論理
手段18A及び内部バス・スレーブ論理手段18Bを含む。内
部バス・マスタ論理手段18Aは、内部バス12CとPCIバス
・インターフェース・チップ12A内のFIFOバッファとの
間でバースト・データ転送を行う。内部バス・スレーブ
論理手段18Bは、追加ボード・マイクロプロセッサ12B
（図２）からのレジスタ読取り及び書込みオペレーショ
ンをサービスする。
【００４２】
図３を更に参照すると、OR回路20は、PCIバス・スレ
ーブ論理手段16Bに接続された出力及び２つの入力を有
する。それらの入力の１つは線26を通してPCIアクセス
許可レジスタ28に接続され、もう１つの入力は線23を通
してPCIアクセス一時変更入力ピン22に接続される。ピ
ン22は、PCIバス・インターフェース・チップ12Aに取付
けられる。後述するように、もし、OR回路20からの出力
信号がアクティブであれば、PCIプロセッサ14（図１）
は、PCIバス10を介してPCI構成レジスタをアクセスする
ことができる。一方、OR回路20からの出力がアクティブ
でなければ、構成レジスタをアクセスできないように、
PCIプロセッサ14は阻止される。OR回路20からの信号の
状態は、マイクロプロセッサ12B（図２）によってセッ
トされるPCIアクセス許可レジスタ28内のビットによっ
て、又はPCIバス・インターフェース・チップ12A上のピ
ン22によって制御される。
ーブ論理手段16Bに接続された出力及び２つの入力を有
する。それらの入力の１つは線26を通してPCIアクセス
許可レジスタ28に接続され、もう１つの入力は線23を通
してPCIアクセス一時変更入力ピン22に接続される。ピ
ン22は、PCIバス・インターフェース・チップ12Aに取付
けられる。後述するように、もし、OR回路20からの出力
信号がアクティブであれば、PCIプロセッサ14（図１）
は、PCIバス10を介してPCI構成レジスタをアクセスする
ことができる。一方、OR回路20からの出力がアクティブ
でなければ、構成レジスタをアクセスできないように、
PCIプロセッサ14は阻止される。OR回路20からの信号の
状態は、マイクロプロセッサ12B（図２）によってセッ
トされるPCIアクセス許可レジスタ28内のビットによっ
て、又はPCIバス・インターフェース・チップ12A上のピ
ン22によって制御される。
【００４３】
図３を更に参照すると、拡張ROMを使用可能又は使用
不能にする機構が示される。その機構は、線54によって
OR回路56に出力を接続された拡張ROM制御レジスタ52を
含む。OR回路56からの出力は、拡張ROMベース・アドレ
ス・レジスタ58に接続される。拡張ROM使用不能線57
は、拡張ROM使用不能ピン60をOR回路56のもう１つの入
力に接続する。拡張ROMベース・アドレス・レジスタ58
からの出力は、拡張ROM復号論理手段62に接続される。
拡張ROM復号論理手段62は、一方において、PCIバス・ス
レーブ論理手段16Bに接続され、他方において、内部バ
ス・スレーブ論理手段18Bに接続される。
不能にする機構が示される。その機構は、線54によって
OR回路56に出力を接続された拡張ROM制御レジスタ52を
含む。OR回路56からの出力は、拡張ROMベース・アドレ
ス・レジスタ58に接続される。拡張ROM使用不能線57
は、拡張ROM使用不能ピン60をOR回路56のもう１つの入
力に接続する。拡張ROMベース・アドレス・レジスタ58
からの出力は、拡張ROM復号論理手段62に接続される。
拡張ROM復号論理手段62は、一方において、PCIバス・ス
レーブ論理手段16Bに接続され、他方において、内部バ
ス・スレーブ論理手段18Bに接続される。
【００４４】
図３を更に参照すると、拡張ROM制御レジスタ52は、
内部バス12Cを介して追加ボード・マイクロプロセッサ1
2Bによって選択的に「１」又は「０」にセットされる拡
張ROM使用不能ビット（後述）を有する。その拡張ROM使
用不能ビットが「１」にセットされると、拡張ROMベー
ス・アドレス・レジスタ58は、全「０」を出力するよう
に強制される。その全「０」がPCIプロセッサ14によっ
て読取られると、PCIプロセッサ14は、その全「０」の
読取りを追加ボード12上の拡張ROMの不在の表示として
解釈する。一方、拡張ROMベース・アドレス・レジスタ5
8からの出力が非「０」であると、PCIプロセッサ14は、
拡張ROMが追加ボード12上に存在することを意味するよ
うにこれを解釈する。
内部バス12Cを介して追加ボード・マイクロプロセッサ1
2Bによって選択的に「１」又は「０」にセットされる拡
張ROM使用不能ビット（後述）を有する。その拡張ROM使
用不能ビットが「１」にセットされると、拡張ROMベー
ス・アドレス・レジスタ58は、全「０」を出力するよう
に強制される。その全「０」がPCIプロセッサ14によっ
て読取られると、PCIプロセッサ14は、その全「０」の
読取りを追加ボード12上の拡張ROMの不在の表示として
解釈する。一方、拡張ROMベース・アドレス・レジスタ5
8からの出力が非「０」であると、PCIプロセッサ14は、
拡張ROMが追加ボード12上に存在することを意味するよ
うにこれを解釈する。
【００４５】
PCIバス10上のアドレスが拡張ROMベース・アドレス・
レジスタ58内のアドレスである時、拡張ROM復号論理手
段62は、追加ボード12上の拡張ROMからPCIプロセッサ14
に、又はその逆に情報を交換する。拡張ROMベース・ア
ドレス・レジスタ58を一定の「０」を持った読取り専用
レジスタ又は読取り／書込みレジスタとして与える構造
の更なる詳細については、以下で説明することにする。
ここでは、拡張ROMベース・アドレス・レジスタ58を読
取り／書込みレジスタ又は一定の「０」を持った読取り
専用レジスタとして与えることによって、追加ボード12
上の拡張ROMがPCIプロセッサ14に利用可能になったり、
又は利用不能になったりするといえば十分であろう。後
述するように、拡張ROM使用不能線57上に発生される拡
張ROM使用不能信号は、拡張ROM制御レジスタ52の拡張RO
M使用不能ビットを一時変更するために使用可能であ
る。
レジスタ58内のアドレスである時、拡張ROM復号論理手
段62は、追加ボード12上の拡張ROMからPCIプロセッサ14
に、又はその逆に情報を交換する。拡張ROMベース・ア
ドレス・レジスタ58を一定の「０」を持った読取り専用
レジスタ又は読取り／書込みレジスタとして与える構造
の更なる詳細については、以下で説明することにする。
ここでは、拡張ROMベース・アドレス・レジスタ58を読
取り／書込みレジスタ又は一定の「０」を持った読取り
専用レジスタとして与えることによって、追加ボード12
上の拡張ROMがPCIプロセッサ14に利用可能になったり、
又は利用不能になったりするといえば十分であろう。後
述するように、拡張ROM使用不能線57上に発生される拡
張ROM使用不能信号は、拡張ROM制御レジスタ52の拡張RO
M使用不能ビットを一時変更するために使用可能であ
る。
【００４６】
前述のように、拡張ROMベース・アドレス・レジスタ5
8の内容は、追加ボード12上の拡張ROMの存在又は不在を
決定するために、PCIプロセッサ14によって使用され
る。このための拡張ROMベース・アドレス・レジスタ58
の説明は次のようになる。拡張ROMベース・アドレス・
レジスタ58は、前掲の仕様書である、“PCI Local Bus
Specification,Production Version Revision 2.0,Apri
l 30,1993"のSection 6.2.5.2において体系化されてい
る。PCIコンピュータ・システム13の電源投入時のブー
ト・シーケンス中に、PCIシステム構成ソフトウェア14A
が拡張ROMベース・アドレス・レジスタ58に全「１」を
書込む。もし、PCIシステム構成ソフトウェア14Aが非
「０」値を読戻すならば、拡張ROMが追加ボード12上に
存在する。一方、PCIシステム構成ソフトウェア14Aが全
「０」を読戻すならば、追加ボード12上に拡張ROMは存
在しない。
8の内容は、追加ボード12上の拡張ROMの存在又は不在を
決定するために、PCIプロセッサ14によって使用され
る。このための拡張ROMベース・アドレス・レジスタ58
の説明は次のようになる。拡張ROMベース・アドレス・
レジスタ58は、前掲の仕様書である、“PCI Local Bus
Specification,Production Version Revision 2.0,Apri
l 30,1993"のSection 6.2.5.2において体系化されてい
る。PCIコンピュータ・システム13の電源投入時のブー
ト・シーケンス中に、PCIシステム構成ソフトウェア14A
が拡張ROMベース・アドレス・レジスタ58に全「１」を
書込む。もし、PCIシステム構成ソフトウェア14Aが非
「０」値を読戻すならば、拡張ROMが追加ボード12上に
存在する。一方、PCIシステム構成ソフトウェア14Aが全
「０」を読戻すならば、追加ボード12上に拡張ROMは存
在しない。
【００４７】
もし、拡張ROMが存在すれば、PCIシステム構成ソフト
ウェア14Aは、拡張ROMベース・アドレス・レジスタ58か
ら読取られた値を使用して拡張ROMのサイズを決定し、
次に、ベース・メモリ・アドレスをそのレジスタにロー
ドする。このベース・メモリ・アドレスとは、拡張ROM
内のコードが、PCIプロセッサ14のメモリ・マップにお
いて位置指定されるべきアドレスである。次に、PCIア
クセス許可レジスタ28内のPCIアクセス許可ビットがセ
ットされ、拡張ROMに対するPCIバス・アクセスを可能に
する。次に、PCIシステム構成ソフトウェア14Aは、拡張
ROMの内容を主メモリにコピー又はシャドウする。次
に、拡張ROMベース・アドレス・レジスタ58は拡張ROMに
対するアクセスを不能にするように書込まれ、そして拡
張ROMはPCIプロセッサ14のメモリ・マップから効果的に
除去される。次に、PCIシステム構成ソフトウェア14A
は、主メモリ内にある拡張ROMのシャドウ・コピーから
のコードを実行する。一旦その拡張ROMコードの実行が
完了すると、制御権はPCIシステム構成ソフトウェア14A
に戻され、そしてPCIコンピュータ・システム13はブー
ト・プロセスを継続する。
ウェア14Aは、拡張ROMベース・アドレス・レジスタ58か
ら読取られた値を使用して拡張ROMのサイズを決定し、
次に、ベース・メモリ・アドレスをそのレジスタにロー
ドする。このベース・メモリ・アドレスとは、拡張ROM
内のコードが、PCIプロセッサ14のメモリ・マップにお
いて位置指定されるべきアドレスである。次に、PCIア
クセス許可レジスタ28内のPCIアクセス許可ビットがセ
ットされ、拡張ROMに対するPCIバス・アクセスを可能に
する。次に、PCIシステム構成ソフトウェア14Aは、拡張
ROMの内容を主メモリにコピー又はシャドウする。次
に、拡張ROMベース・アドレス・レジスタ58は拡張ROMに
対するアクセスを不能にするように書込まれ、そして拡
張ROMはPCIプロセッサ14のメモリ・マップから効果的に
除去される。次に、PCIシステム構成ソフトウェア14A
は、主メモリ内にある拡張ROMのシャドウ・コピーから
のコードを実行する。一旦その拡張ROMコードの実行が
完了すると、制御権はPCIシステム構成ソフトウェア14A
に戻され、そしてPCIコンピュータ・システム13はブー
ト・プロセスを継続する。
【００４８】
図４は、PCIプロセッサ14（図１）がPCI構成レジスタ
をアクセスすることを禁止されている間、追加ボード・
マイクロプロセッサ12B（図２）がPCI構成レジスタにデ
ータを書込むことを可能にする論理を示す。しかし、一
旦書込みが完了して、PCIアクセス許可ビット30がPCIア
クセス許可レジスタ28においてセットされると、以前に
禁止されたPCIプロセッサ14は、PCIバス・インターフェ
ース・チップ12A上の全てのレジスタをアクセスする許
可を与えられる。更に、もし、拡張ROMが使用不能にさ
れるべきであれば、拡張ROM使用不能ビット（図９）は
「１」にセットされる。一方、拡張ROMが使用可能にさ
れるべきであれば、拡張ROM使用不能ビットの「０」設
定は変更されない。
をアクセスすることを禁止されている間、追加ボード・
マイクロプロセッサ12B（図２）がPCI構成レジスタにデ
ータを書込むことを可能にする論理を示す。しかし、一
旦書込みが完了して、PCIアクセス許可ビット30がPCIア
クセス許可レジスタ28においてセットされると、以前に
禁止されたPCIプロセッサ14は、PCIバス・インターフェ
ース・チップ12A上の全てのレジスタをアクセスする許
可を与えられる。更に、もし、拡張ROMが使用不能にさ
れるべきであれば、拡張ROM使用不能ビット（図９）は
「１」にセットされる。一方、拡張ROMが使用可能にさ
れるべきであれば、拡張ROM使用不能ビットの「０」設
定は変更されない。
【００４９】
図４を更に参照すると、PCIデータ・バス10Aと呼ばれ
る（PCIバス10上の）一組のデータ線が、PCI構成レジス
タをPCIバス10に相互接続する。PCI−RST＃線と呼ばれ
る制御線が、PCIアクセス許可レジスタ28をPCIバス10に
相互接続する。最後に、PCIバス10の、いわゆる再試行
機能を活動化するために必要な一組のPCI制御信号線
が、PCIバス10をPCIスレーブ状態マシン及び組合せ論理
手段31に相互接続する。
る（PCIバス10上の）一組のデータ線が、PCI構成レジス
タをPCIバス10に相互接続する。PCI−RST＃線と呼ばれ
る制御線が、PCIアクセス許可レジスタ28をPCIバス10に
相互接続する。最後に、PCIバス10の、いわゆる再試行
機能を活動化するために必要な一組のPCI制御信号線
が、PCIバス10をPCIスレーブ状態マシン及び組合せ論理
手段31に相互接続する。
【００５０】
PCIスレーブ状態マシン及び組合せ論理手段31への入
力は、最終アクセス許可信号線32によってOR回路20に接
続される。線23及び26上の信号は、図３に関連して既に
説明済みであるから、ここではそれを繰り返さない。
力は、最終アクセス許可信号線32によってOR回路20に接
続される。線23及び26上の信号は、図３に関連して既に
説明済みであるから、ここではそれを繰り返さない。
【００５１】
図５は、追加ボード12上の構成レジスタをアクセスし
ようとするPCIプロセッサ14と、これらの構成レジスタ
をプリロードする追加ボード・マイクロプロセッサ12B
との間の相互作用のフローチャートを示す。要約する
と、電源投入時に、PCIプロセッサ14において実行するP
CIシステム構成ソフトウェア14Aは、追加ボード12上の
構成レジスタ（PCIバス・インターフェース・チップ12A
にある）に入ろうとする。PCIプロセッサ14のアクセス
は、追加ボード・マイクロプロセッサ12BがPCIアクセス
許可ビット30をPCIアクセス許可レジスタ28に書込むま
で否定される。その否定は、PCIシステム構成ソフトウ
ェア14Aが構成レジスタをアクセスすることができる前
に、追加ボード・マイクロプロセッサ12Bが構成レジス
タのプリロード・オペレーションを完了することを可能
にする。
ようとするPCIプロセッサ14と、これらの構成レジスタ
をプリロードする追加ボード・マイクロプロセッサ12B
との間の相互作用のフローチャートを示す。要約する
と、電源投入時に、PCIプロセッサ14において実行するP
CIシステム構成ソフトウェア14Aは、追加ボード12上の
構成レジスタ（PCIバス・インターフェース・チップ12A
にある）に入ろうとする。PCIプロセッサ14のアクセス
は、追加ボード・マイクロプロセッサ12BがPCIアクセス
許可ビット30をPCIアクセス許可レジスタ28に書込むま
で否定される。その否定は、PCIシステム構成ソフトウ
ェア14Aが構成レジスタをアクセスすることができる前
に、追加ボード・マイクロプロセッサ12Bが構成レジス
タのプリロード・オペレーションを完了することを可能
にする。
【００５２】
更に詳しく云えば、そのプロセスは、PCIコンピュー
タ・システム13の電源が投入される時に開始する（ブロ
ック34）。構成レジスタを有する追加ボード12は、参照
番号36によって概略的に示される。電源投入に続いて、
PCIプロセッサ14は、「構成読取り又は書込み」と示さ
れた線を介して構成レジスタをアクセスしようとする
（ブロック42）。これらの試みは承認されず、そしてそ
の不承認は「再試行」と示された線によって概略的に示
される。この期間の間、追加ボード・マイクロプロセッ
サ12Bは、追加ボード12上の不揮発性記憶装置12Dから情
報を得て、不揮発性記憶装置12Dから検索される予め記
憶された情報を適当な構成レジスタに書込む（ブロック
38）。一旦これが完了すると、追加ボード・マイクロプ
ロセッサ12Bは、PCIプロセッサ14が再試行モードから出
て追加ボード12上の構成レジスタをアクセスすることを
可能にするPCIアクセス許可ビット30を書込む（ブロッ
ク40）。その構成レジスタに対するアクセスは、図５中
の「構成読取り又は書込み」と示された二重ヘッドの矢
印によって表される。一旦、構成レジスタを読取り又は
書込む機能が完了すると、追加ボード12の構成設定は完
了し、PCIコンピュータ・システム13は、今や、追加ボ
ード12がPCIバス10に結合する装置と通信するための状
態にある。
タ・システム13の電源が投入される時に開始する（ブロ
ック34）。構成レジスタを有する追加ボード12は、参照
番号36によって概略的に示される。電源投入に続いて、
PCIプロセッサ14は、「構成読取り又は書込み」と示さ
れた線を介して構成レジスタをアクセスしようとする
（ブロック42）。これらの試みは承認されず、そしてそ
の不承認は「再試行」と示された線によって概略的に示
される。この期間の間、追加ボード・マイクロプロセッ
サ12Bは、追加ボード12上の不揮発性記憶装置12Dから情
報を得て、不揮発性記憶装置12Dから検索される予め記
憶された情報を適当な構成レジスタに書込む（ブロック
38）。一旦これが完了すると、追加ボード・マイクロプ
ロセッサ12Bは、PCIプロセッサ14が再試行モードから出
て追加ボード12上の構成レジスタをアクセスすることを
可能にするPCIアクセス許可ビット30を書込む（ブロッ
ク40）。その構成レジスタに対するアクセスは、図５中
の「構成読取り又は書込み」と示された二重ヘッドの矢
印によって表される。一旦、構成レジスタを読取り又は
書込む機能が完了すると、追加ボード12の構成設定は完
了し、PCIコンピュータ・システム13は、今や、追加ボ
ード12がPCIバス10に結合する装置と通信するための状
態にある。
【００５３】
図６は、PCIバス・インターフェース・チップ・コン
トローラのブロック図を示す。PCIバス・インターフェ
ース・チップ・コントローラの機能は、部分的には、PC
Iプロセッサ14を「再試行」状態に強制し且つそのPCIプ
ロセッサ14がPCIバス・インターフェース・チップ12A上
のレジスタをアクセスすることを禁止する制御信号を発
生することである。以前に説明した構成要素と同じ図６
中の構成要素については、更に言及せず、説明もしな
い。PCIバス・インターフェース・チップ・コントロー
ラは、PCIスレーブ組合せ論理手段44及びPCIスレーブ状
態マシン46より成る。PCIスレーブ組合せ論理手段44
は、PCIバス10上の制御信号（PCI_FRAME＃及びPCI_IRDY
＃）を復号し、PCIバス・インターフェース・チップ12A
に対するレジスタ読取り又は書込みオペレーションがPC
Iプロセッサ14によって開始されたことをPCIスレーブ状
態マシン46に通知する。そこで、PCIスレーブ状態マシ
ン46は、この読取り又は書込みオペレーションをサービ
スするに必要の状態を順序付ける。PCIスレーブ組合せ
論理手段44は、PCIスレーブ状態マシン46の出力を復号
し、バス・サイクルが完了したことをPCIプロセッサに
通知するために、PCIバス10上の制御信号（PCI_DEVSEL
＃、PCI_TRDY＃、及びPCI_STOP＃）を活動化することに
よって応答する。
トローラのブロック図を示す。PCIバス・インターフェ
ース・チップ・コントローラの機能は、部分的には、PC
Iプロセッサ14を「再試行」状態に強制し且つそのPCIプ
ロセッサ14がPCIバス・インターフェース・チップ12A上
のレジスタをアクセスすることを禁止する制御信号を発
生することである。以前に説明した構成要素と同じ図６
中の構成要素については、更に言及せず、説明もしな
い。PCIバス・インターフェース・チップ・コントロー
ラは、PCIスレーブ組合せ論理手段44及びPCIスレーブ状
態マシン46より成る。PCIスレーブ組合せ論理手段44
は、PCIバス10上の制御信号（PCI_FRAME＃及びPCI_IRDY
＃）を復号し、PCIバス・インターフェース・チップ12A
に対するレジスタ読取り又は書込みオペレーションがPC
Iプロセッサ14によって開始されたことをPCIスレーブ状
態マシン46に通知する。そこで、PCIスレーブ状態マシ
ン46は、この読取り又は書込みオペレーションをサービ
スするに必要の状態を順序付ける。PCIスレーブ組合せ
論理手段44は、PCIスレーブ状態マシン46の出力を復号
し、バス・サイクルが完了したことをPCIプロセッサに
通知するために、PCIバス10上の制御信号（PCI_DEVSEL
＃、PCI_TRDY＃、及びPCI_STOP＃）を活動化することに
よって応答する。
【００５４】
もし、最終アクセス許可線32上の最終アクセス許可信
号がアクティブでない低レベル状態にあれば、PCIスレ
ーブ状態マシン46は、PCIプロセッサ14からの読取り又
は書込みオペレーションに応答して、「再試行」状態を
通知するであろう。すなわち、PCIスレーブ状態マシン4
6の出力を使用して、PCIスレーブ組合せ論理手段44は、
PCI_DEVSEL＃信号及びPCI_STOP＃信号を活動化し且つPC
I_TRDY＃信号を非活動化することにより、再試行状態を
通知する。PCIプロセッサ14は、PCIバス・インターフェ
ース・チップ12A上のレジスタに対するアクセスが否定
されたこと及びバス・トランザクションがその後再び
「再試行」されなければならないことの表示として、そ
の信号シーケンスを使用する。一方、最終アクセス許可
信号32がアクティブな状態にあれば、PCIスレーブ状態
マシン46及び組合せ論理手段44は、PCI_DEVSEL＃信号及
びPCI_TRDY＃信号を活動化することにより、正規のバス
・トランザクションでもって応答する。PCIプロセッサ1
4は、PCIバス・インターフェース・チップ12A上のレジ
スタに対する読取り又は書込みアクセスが正常に完了し
たことの表示として、この信号シーケンスを使用する。
「再試行」及び正常な読取り及び書込みバス・トランザ
クションのために必要とされる正確な信号シーケンス
は、前掲の仕様書である、“PCI Local Bus Specificat
ion,Production Version Revision 2.0,April 30,1993"
において定義されている。
号がアクティブでない低レベル状態にあれば、PCIスレ
ーブ状態マシン46は、PCIプロセッサ14からの読取り又
は書込みオペレーションに応答して、「再試行」状態を
通知するであろう。すなわち、PCIスレーブ状態マシン4
6の出力を使用して、PCIスレーブ組合せ論理手段44は、
PCI_DEVSEL＃信号及びPCI_STOP＃信号を活動化し且つPC
I_TRDY＃信号を非活動化することにより、再試行状態を
通知する。PCIプロセッサ14は、PCIバス・インターフェ
ース・チップ12A上のレジスタに対するアクセスが否定
されたこと及びバス・トランザクションがその後再び
「再試行」されなければならないことの表示として、そ
の信号シーケンスを使用する。一方、最終アクセス許可
信号32がアクティブな状態にあれば、PCIスレーブ状態
マシン46及び組合せ論理手段44は、PCI_DEVSEL＃信号及
びPCI_TRDY＃信号を活動化することにより、正規のバス
・トランザクションでもって応答する。PCIプロセッサ1
4は、PCIバス・インターフェース・チップ12A上のレジ
スタに対する読取り又は書込みアクセスが正常に完了し
たことの表示として、この信号シーケンスを使用する。
「再試行」及び正常な読取り及び書込みバス・トランザ
クションのために必要とされる正確な信号シーケンス
は、前掲の仕様書である、“PCI Local Bus Specificat
ion,Production Version Revision 2.0,April 30,1993"
において定義されている。
【００５５】
図７は、PCIプロセッサ14及びPCIバス・インターフェ
ース・チップ12A（図６）の間で実施されるハンド・シ
ェーキング手順（再試行サイクル）のためのタイミング
図を示す。そのハンド・シェーキング・ルーチンは、PC
Iプロセッサ14を再試行モードに強制するために必要で
ある。その再試行モードは、PCIバス・インターフェー
ス・チップ・コントローラのようなスレーブ装置がPCI
プロセッサ14のようなマスタ装置と通信する準備ができ
ていない時に呼び出される。このルーチンのために必要
な信号は、前掲の仕様書である、“PCI Local Bus Spec
ification,Production Version Revision 2.0,April 3
0,1993"において体系化されている。それらの信号は、
クロック（CLK）、FRAME＃、IRDY＃、TRDY＃、STOP＃、
及びDEVSEL＃を含む。FRAME＃及びIRDY＃と呼ばれる信
号は、PCIプロセッサ14がPCIバス・インターフェース・
チップ12A上の構成レジスタをアクセスすることを望む
時、そのPCIプロセッサ14によってPCIバス10上に出力さ
れる。TRDY＃、STOP＃、及びDEVSEL＃と呼ばれる信号
は、PCIプロセッサ14から出力される前記信号に応答し
て、PCIバス・インターフェース・チップ・コントロー
ラによって発生される信号である。図７には、それらの
名称を付された信号及びフローの方向が示される。図７
中の参照番号１〜５は、PCIバス・インターフェース・
チップ12AがPCIプロセッサ14から出力された信号をサン
プルする時の期間を表す。同様に、記号Ａ〜Ｃを付され
た円は、１つの装置が或るアクションを開始する時のイ
ンスタンス及び他の装置からの反応を表す。例えば、Ａ
はPCIバス・インターフェース・チップ12Aによって開始
され、ＢはPCIプロセッサ14からの応答である。それぞ
れの信号に適用される時、もし、STOP＃と呼ばれる信号
が低レベルであれば、IRDY＃信号は降下し、FRAME＃信
号は上昇する。Ｃによって示されたもう１つの事象は、
同様の態様で動作する。最後に、再試行サイクルは、期
間５において完了し、矢印ヘッドが正反対の方向を指す
２つの矢印によって示される。
ース・チップ12A（図６）の間で実施されるハンド・シ
ェーキング手順（再試行サイクル）のためのタイミング
図を示す。そのハンド・シェーキング・ルーチンは、PC
Iプロセッサ14を再試行モードに強制するために必要で
ある。その再試行モードは、PCIバス・インターフェー
ス・チップ・コントローラのようなスレーブ装置がPCI
プロセッサ14のようなマスタ装置と通信する準備ができ
ていない時に呼び出される。このルーチンのために必要
な信号は、前掲の仕様書である、“PCI Local Bus Spec
ification,Production Version Revision 2.0,April 3
0,1993"において体系化されている。それらの信号は、
クロック（CLK）、FRAME＃、IRDY＃、TRDY＃、STOP＃、
及びDEVSEL＃を含む。FRAME＃及びIRDY＃と呼ばれる信
号は、PCIプロセッサ14がPCIバス・インターフェース・
チップ12A上の構成レジスタをアクセスすることを望む
時、そのPCIプロセッサ14によってPCIバス10上に出力さ
れる。TRDY＃、STOP＃、及びDEVSEL＃と呼ばれる信号
は、PCIプロセッサ14から出力される前記信号に応答し
て、PCIバス・インターフェース・チップ・コントロー
ラによって発生される信号である。図７には、それらの
名称を付された信号及びフローの方向が示される。図７
中の参照番号１〜５は、PCIバス・インターフェース・
チップ12AがPCIプロセッサ14から出力された信号をサン
プルする時の期間を表す。同様に、記号Ａ〜Ｃを付され
た円は、１つの装置が或るアクションを開始する時のイ
ンスタンス及び他の装置からの反応を表す。例えば、Ａ
はPCIバス・インターフェース・チップ12Aによって開始
され、ＢはPCIプロセッサ14からの応答である。それぞ
れの信号に適用される時、もし、STOP＃と呼ばれる信号
が低レベルであれば、IRDY＃信号は降下し、FRAME＃信
号は上昇する。Ｃによって示されたもう１つの事象は、
同様の態様で動作する。最後に、再試行サイクルは、期
間５において完了し、矢印ヘッドが正反対の方向を指す
２つの矢印によって示される。
【００５６】
図９は、本発明に従った拡張ROM制御手段のブロック
図である。その制御手段は、PCIバス・インターフェー
ス・チップ12A内で実現される。図９中の構成要素のう
ち、以前に説明したものについては更に言及しないこと
にする。拡張ROM制御手段は、拡張ROM制御レジスタ52よ
り成る。拡張ROM制御レジスタ52は、内部データ・バス6
4によって内部バス12Cに結合される。後述するように、
拡張ROM制御レジスタ52内の「拡張ROM使用不能ビット」
と呼ばれるビットは、追加ボード・マイクロプロセッサ
12Bによってセット可能である。もし、このビットが
「１」にセットされるならば、追加ボード12上の拡張RO
Mは、PCIプロセッサ14によって認識されない。PCI−RST
＃制御線66は、拡張ROM制御レジスタ52をリセットす
る。拡張ROM使用不能ビットは、線54によってOR回路56
に接続される。OR回路56に対するもう１つの入力は、拡
張ROM使用不能入力線57上の拡張ROM使用不能入力信号で
ある。前述のように、この入力線57は、PCIバス・イン
ターフェース・チップ12A上のピン60（図３）からのも
のである。OR回路56からの出力は、最終ROM使用不能線7
1を介して、マルチプレクサ（MUX）74に接続される。MU
X74は、拡張ROMベース・アドレス・レジスタ58及び全
「０」をMUX74に強制するソース78に接続される。MUX74
に全「０」を強制し得る複数の方法がある。例えば、入
力を低い電圧レベルに結合すると、全「０」がマルチプ
レクサ74に強制されるであろう。MUX74からの出力は、P
CI読取りデータ線80を介してアドレス比較手段82に送ら
れる。アドレス比較手段82は、拡張ROM復号論理手段84
の一部分である。
図である。その制御手段は、PCIバス・インターフェー
ス・チップ12A内で実現される。図９中の構成要素のう
ち、以前に説明したものについては更に言及しないこと
にする。拡張ROM制御手段は、拡張ROM制御レジスタ52よ
り成る。拡張ROM制御レジスタ52は、内部データ・バス6
4によって内部バス12Cに結合される。後述するように、
拡張ROM制御レジスタ52内の「拡張ROM使用不能ビット」
と呼ばれるビットは、追加ボード・マイクロプロセッサ
12Bによってセット可能である。もし、このビットが
「１」にセットされるならば、追加ボード12上の拡張RO
Mは、PCIプロセッサ14によって認識されない。PCI−RST
＃制御線66は、拡張ROM制御レジスタ52をリセットす
る。拡張ROM使用不能ビットは、線54によってOR回路56
に接続される。OR回路56に対するもう１つの入力は、拡
張ROM使用不能入力線57上の拡張ROM使用不能入力信号で
ある。前述のように、この入力線57は、PCIバス・イン
ターフェース・チップ12A上のピン60（図３）からのも
のである。OR回路56からの出力は、最終ROM使用不能線7
1を介して、マルチプレクサ（MUX）74に接続される。MU
X74は、拡張ROMベース・アドレス・レジスタ58及び全
「０」をMUX74に強制するソース78に接続される。MUX74
に全「０」を強制し得る複数の方法がある。例えば、入
力を低い電圧レベルに結合すると、全「０」がマルチプ
レクサ74に強制されるであろう。MUX74からの出力は、P
CI読取りデータ線80を介してアドレス比較手段82に送ら
れる。アドレス比較手段82は、拡張ROM復号論理手段84
の一部分である。
【００５７】
図９を更に参照すると、拡張ROM復号論理手段84は、
拡張ROM読取り／書込み状態マシン86を含む。その状態
マシン86は、制御線によって内部バス・スレーブ状態マ
シン及び組合せ論理手段88に接続される。内部バス・ス
レーブ状態マシン及び組合せ論理手段88は、内部バス制
御線によって内部バス12Cに接続される。また、拡張ROM
読取り／書込み状態マシン86は、データ保持ラッチ90に
も接続される。データ保持ラッチ90は、内部データ・バ
ス64を介して内部バス12Cに接続される。PCIアドレス／
データ・マルチプレクサ／デマルチプレクサ（MUX/DEMU
X）92は、図示の名称を有する線を通して、拡張ROMベー
ス・アドレス・レジスタ58、アドレス比較手段82、及び
データ保持ラッチ手段90に結合される。最後に、PCIス
レーブ状態マシン及び組合せ論理手段31は、拡張ROM読
取り／書込み状態マシン86をPCIバス10上の制御線に相
互接続する。PCIスレーブ状態マシン及び組合せ論理手
段31については既に説明しており、ここでは、この論理
ブロックに関する更なる説明又は検討は行わないことに
する。
拡張ROM読取り／書込み状態マシン86を含む。その状態
マシン86は、制御線によって内部バス・スレーブ状態マ
シン及び組合せ論理手段88に接続される。内部バス・ス
レーブ状態マシン及び組合せ論理手段88は、内部バス制
御線によって内部バス12Cに接続される。また、拡張ROM
読取り／書込み状態マシン86は、データ保持ラッチ90に
も接続される。データ保持ラッチ90は、内部データ・バ
ス64を介して内部バス12Cに接続される。PCIアドレス／
データ・マルチプレクサ／デマルチプレクサ（MUX/DEMU
X）92は、図示の名称を有する線を通して、拡張ROMベー
ス・アドレス・レジスタ58、アドレス比較手段82、及び
データ保持ラッチ手段90に結合される。最後に、PCIス
レーブ状態マシン及び組合せ論理手段31は、拡張ROM読
取り／書込み状態マシン86をPCIバス10上の制御線に相
互接続する。PCIスレーブ状態マシン及び組合せ論理手
段31については既に説明しており、ここでは、この論理
ブロックに関する更なる説明又は検討は行わないことに
する。
【００５８】
次に、図８中に構成要素の機能及びオペレーションを
説明する。図８は、拡張ROMベース・アドレス・レジス
タ58が読取り／書込みレジスタのように見えるか又は全
「０」に固定された読取り専用レジスタのように見える
かを、追加ボード・マイクロプロセッサ12B（図１）が
制御する方法を示す。要約すると、追加ボード12上に存
在する不揮発性記憶装置12Dの一部（一般に、2kバイト
乃至16kバイト）である拡張ROMは、PCIプロセッサ14に
よって直接に読取り及び書込み可能である。PCIプロセ
ッサ14は、追加ボード12に代わって初期設定、構成、及
びシステム・ブート機能のような種々の機能を遂行する
ために、拡張ROMからのコードを実行することができ
る。PCIプロセッサ14のメモリ・マップにおける拡張ROM
のロケーションは、PCIシステム構成ソフトウェア14A
（図１）が拡張ROMベース・アドレスを拡張ROMベース・
アドレス・レジスタ58に書き込むことによって構成可能
である。
説明する。図８は、拡張ROMベース・アドレス・レジス
タ58が読取り／書込みレジスタのように見えるか又は全
「０」に固定された読取り専用レジスタのように見える
かを、追加ボード・マイクロプロセッサ12B（図１）が
制御する方法を示す。要約すると、追加ボード12上に存
在する不揮発性記憶装置12Dの一部（一般に、2kバイト
乃至16kバイト）である拡張ROMは、PCIプロセッサ14に
よって直接に読取り及び書込み可能である。PCIプロセ
ッサ14は、追加ボード12に代わって初期設定、構成、及
びシステム・ブート機能のような種々の機能を遂行する
ために、拡張ROMからのコードを実行することができ
る。PCIプロセッサ14のメモリ・マップにおける拡張ROM
のロケーションは、PCIシステム構成ソフトウェア14A
（図１）が拡張ROMベース・アドレスを拡張ROMベース・
アドレス・レジスタ58に書き込むことによって構成可能
である。
【００５９】
拡張ROM制御レジスタ52は、PCIバス・インターフェー
ス・チップ12A上のレジスタであって、追加ボード・マ
イクロプロセッサ12Bにより内部バス12Cを介して読取り
又は書込み可能である。本発明の１つの実施例では、拡
張ROM制御レジスタ52は、拡張ROM使用不能ビットと呼ば
れる単一ビットしか含んでいない。その拡張ROM使用不
能ビットは、PCIコンピュータ・システム13の電源が投
入される時、PCI−RST＃信号によって「０」状態にリセ
ットされる。PCI−RST＃信号は、全てのPCIバス・シス
テム上に存在する体系化された信号である。
ス・チップ12A上のレジスタであって、追加ボード・マ
イクロプロセッサ12Bにより内部バス12Cを介して読取り
又は書込み可能である。本発明の１つの実施例では、拡
張ROM制御レジスタ52は、拡張ROM使用不能ビットと呼ば
れる単一ビットしか含んでいない。その拡張ROM使用不
能ビットは、PCIコンピュータ・システム13の電源が投
入される時、PCI−RST＃信号によって「０」状態にリセ
ットされる。PCI−RST＃信号は、全てのPCIバス・シス
テム上に存在する体系化された信号である。
【００６０】
拡張ROMベース・アドレス・レジスタ58は、PCIプロセ
ッサ14によって読取り及び書込み可能である。同様に、
拡張ROM使用不能ビットは、追加ボード・マイクロプロ
セッサ12Bによって書込み可能である。読取りオペレー
ションの場合、拡張ROM使用不能ビットは、拡張ROMベー
ス・アドレス・レジスタ58からPCIプロセッサ14に戻さ
れる読取りデータを制御する。拡張ROM使用不能ビット
は、それが「０」状態にある時、拡張ROMベース・アド
レス・レジスタ58の真の内容を戻すようにマルチプレク
サ74に通知する。このモードでは、拡張ROM機能は使用
可能にされ、PCIプロセッサ14は、それが拡張ROMベース
・アドレス・レジスタ58に書込んだ如何なる値も読み戻
すことができるであろう。追加ボード・マイクロプロセ
ッサ12Bは、拡張ROM使用不能ビットを「１」に書くこと
によって、拡張ROM機能を使用不能にすることができ
る。このモードでは、マルチプレクサ74は常に「０」を
ゲート・アウトし、拡張ROMベース・アドレス・レジス
タ58の読取りは、どのような値がそのレジスタに書込ま
れるかに関係なく「０」を戻す。
ッサ14によって読取り及び書込み可能である。同様に、
拡張ROM使用不能ビットは、追加ボード・マイクロプロ
セッサ12Bによって書込み可能である。読取りオペレー
ションの場合、拡張ROM使用不能ビットは、拡張ROMベー
ス・アドレス・レジスタ58からPCIプロセッサ14に戻さ
れる読取りデータを制御する。拡張ROM使用不能ビット
は、それが「０」状態にある時、拡張ROMベース・アド
レス・レジスタ58の真の内容を戻すようにマルチプレク
サ74に通知する。このモードでは、拡張ROM機能は使用
可能にされ、PCIプロセッサ14は、それが拡張ROMベース
・アドレス・レジスタ58に書込んだ如何なる値も読み戻
すことができるであろう。追加ボード・マイクロプロセ
ッサ12Bは、拡張ROM使用不能ビットを「１」に書くこと
によって、拡張ROM機能を使用不能にすることができ
る。このモードでは、マルチプレクサ74は常に「０」を
ゲート・アウトし、拡張ROMベース・アドレス・レジス
タ58の読取りは、どのような値がそのレジスタに書込ま
れるかに関係なく「０」を戻す。
【００６１】
マルチプレクサ74のデータ出力は、拡張ROM復号論理
手段84にも送られる。もし、マルチプレクサ74のデータ
出力が全「０」であれば、拡張ROM復号論理手段84は使
用不能にされ、拡張ROM機能はサポートされない。一
方、マルチプレクサ74のデータ出力が非「０」であれ
ば、拡張ROM復号論理手段84は、現在のPCIバス・アドレ
スを拡張ROMベース・アドレス・レジスタ58の内容と比
較して、拡張ROMがPCIプロセッサ14によってアクセスさ
れようとしているか否かを決定する。アドレス一致が検
出される場合、拡張ROM読取り／書込み状態マシン86が
拡張ROMに対する読取り又は書込みオペレーションをサ
ービスするように活動化される。
手段84にも送られる。もし、マルチプレクサ74のデータ
出力が全「０」であれば、拡張ROM復号論理手段84は使
用不能にされ、拡張ROM機能はサポートされない。一
方、マルチプレクサ74のデータ出力が非「０」であれ
ば、拡張ROM復号論理手段84は、現在のPCIバス・アドレ
スを拡張ROMベース・アドレス・レジスタ58の内容と比
較して、拡張ROMがPCIプロセッサ14によってアクセスさ
れようとしているか否かを決定する。アドレス一致が検
出される場合、拡張ROM読取り／書込み状態マシン86が
拡張ROMに対する読取り又は書込みオペレーションをサ
ービスするように活動化される。
【００６２】
もし、PCIプロセッサ14が拡張ROMを読取るのであれ
ば、拡張ROM読取り／書込み状態マシン86は、内部バス1
2C上の不揮発性記憶装置12Dに対する読取りサイクルを
開始してその読取りデータをフェッチする。拡張ROM読
取り／書込み状態マシン86は、そのデータを捕捉し、そ
してそのデータがPCIバス10を介してPCIプロセッサ14に
送られることを可能にするために必要なハンドシェーキ
ングが生じるまで、そのデータをデータ保持ラッチ手段
90内に一時的に保持する。一方、PCIプロセッサ14が拡
張ROMに書込むのであれば、拡張ROM読取り／書込み状態
マシン86は、PCIバス10からの書込みデータを一時的に
捕捉し、内部バス12C上の不揮発性記憶装置12Dに対する
書込みオペレーションを開始する。拡張ROM読取り／書
込み状態マシン86は、PCIスレーブ状態マシン及び組合
せ論理手段31、並びに内部バス・スレーブ状態マシン及
び組合せ論理手段88と相互作用して、PCIバス10と内部
バス12Cとの間でデータを転送するなめに必要なハンド
シェーキングを行わせる。
ば、拡張ROM読取り／書込み状態マシン86は、内部バス1
2C上の不揮発性記憶装置12Dに対する読取りサイクルを
開始してその読取りデータをフェッチする。拡張ROM読
取り／書込み状態マシン86は、そのデータを捕捉し、そ
してそのデータがPCIバス10を介してPCIプロセッサ14に
送られることを可能にするために必要なハンドシェーキ
ングが生じるまで、そのデータをデータ保持ラッチ手段
90内に一時的に保持する。一方、PCIプロセッサ14が拡
張ROMに書込むのであれば、拡張ROM読取り／書込み状態
マシン86は、PCIバス10からの書込みデータを一時的に
捕捉し、内部バス12C上の不揮発性記憶装置12Dに対する
書込みオペレーションを開始する。拡張ROM読取り／書
込み状態マシン86は、PCIスレーブ状態マシン及び組合
せ論理手段31、並びに内部バス・スレーブ状態マシン及
び組合せ論理手段88と相互作用して、PCIバス10と内部
バス12Cとの間でデータを転送するなめに必要なハンド
シェーキングを行わせる。
【００６３】
追加ボード12上にマイクロプロセッサ12Bを持たない
適用業務について、拡張ROMベース・アドレス・レジス
タ58から全「０」を読取らせる代替方法が提供される。
拡張ROM使用不能入力57は、通常、拡張ROM使用不能ビッ
トが拡張ROMベース・アドレス・レジスタ58から読取ら
れる値を制御することを可能にするために、非アクティ
ブの「低レベル」にセットされるであろう。しかし、マ
イクロプロセッサ12Bが利用可能でなければ、拡張ROM使
用不能入力57は、拡張ROMベース・アドレス・レジスタ5
8に全「０」を読み取らせるために、アクティブの「高
レベル」にセットされ得る。拡張ROM使用不能入力57の
状態は、拡張ROM使用不能ビットの状態と論理的にORさ
れて、マルチプレクサ74を制御する信号を最終ROM使用
不能線71上に生じさせる。
適用業務について、拡張ROMベース・アドレス・レジス
タ58から全「０」を読取らせる代替方法が提供される。
拡張ROM使用不能入力57は、通常、拡張ROM使用不能ビッ
トが拡張ROMベース・アドレス・レジスタ58から読取ら
れる値を制御することを可能にするために、非アクティ
ブの「低レベル」にセットされるであろう。しかし、マ
イクロプロセッサ12Bが利用可能でなければ、拡張ROM使
用不能入力57は、拡張ROMベース・アドレス・レジスタ5
8に全「０」を読み取らせるために、アクティブの「高
レベル」にセットされ得る。拡張ROM使用不能入力57の
状態は、拡張ROM使用不能ビットの状態と論理的にORさ
れて、マルチプレクサ74を制御する信号を最終ROM使用
不能線71上に生じさせる。
【００６４】
図８は、PCIプロセッサ14、追加ボード12上の構成レ
ジスタ、及び追加ボード・マイクロプロセッサ12Bの間
の相互作用のフローチャートを示す。拡張ROM機能を使
用可能／使用不能にする説明の便宜上、追加ボード12上
の構成レジスタは92として示される。PCIプロセッサ14
によって遂行されるアクションは図８の左側に示され、
追加ボード・マイクロプロセッサ12Bによって取られる
アクションは図８の右側に示される。それぞれのプロセ
ッサ及びレジスタの間の相互作用は矢印によって示され
る。「再試行」として示された矢印は、PCIプロセッサ1
4が再試行モードに強制され、そして構成レジスタをア
クセスすることを許されないという状況を表す。そのプ
ロセスは、PCIコンピュータ・システム13の電源投入時
に開始される。次のブロック96では、PCIプロセッサ14
が追加ボード12上の構成レジスタをアクセスしようとす
る。しかし、その試みは前述のPCIバス・インターフェ
ース・チップ・コントローラによって阻止される。それ
らの構成レジスタのアクセスは「構成読取り又は書込
み」と呼ばれる線によって示され、その阻止は「再試
行」と呼ばれる矢印によって示される。次のブロック98
では、拡張ROMベース・アドレス・レジスタ58に全
「１」を書き込むアクセスがPCIプロセッサ14に与えら
れる。次のブロック100では、PCIプロセッサ14が拡張RO
Mベース・アドレス・レジスタ58を読み取る。そこで、
プロセスはブロック102又は104に進む。もし、拡張ROM
ベース・アドレス・レジスタ58から読み取られた値が全
「０」であれば、プロセスはブロック102に進み、PCIプ
ロセッサ14は、拡張ROMが存在しないこと、従って、構
成設定の必要がないことを結論する。一方、拡張ROMベ
ース・アドレス・レジスタ58から読み取られた値が
「０」でなければ、プロセスはブロック104に進む。そ
こで、PCIプロセッサ14は、拡張ROMが存在することを結
論し、従って、その拡張ROMの内容を構成設定してそれ
自身の主メモリに転送する。
ジスタ、及び追加ボード・マイクロプロセッサ12Bの間
の相互作用のフローチャートを示す。拡張ROM機能を使
用可能／使用不能にする説明の便宜上、追加ボード12上
の構成レジスタは92として示される。PCIプロセッサ14
によって遂行されるアクションは図８の左側に示され、
追加ボード・マイクロプロセッサ12Bによって取られる
アクションは図８の右側に示される。それぞれのプロセ
ッサ及びレジスタの間の相互作用は矢印によって示され
る。「再試行」として示された矢印は、PCIプロセッサ1
4が再試行モードに強制され、そして構成レジスタをア
クセスすることを許されないという状況を表す。そのプ
ロセスは、PCIコンピュータ・システム13の電源投入時
に開始される。次のブロック96では、PCIプロセッサ14
が追加ボード12上の構成レジスタをアクセスしようとす
る。しかし、その試みは前述のPCIバス・インターフェ
ース・チップ・コントローラによって阻止される。それ
らの構成レジスタのアクセスは「構成読取り又は書込
み」と呼ばれる線によって示され、その阻止は「再試
行」と呼ばれる矢印によって示される。次のブロック98
では、拡張ROMベース・アドレス・レジスタ58に全
「１」を書き込むアクセスがPCIプロセッサ14に与えら
れる。次のブロック100では、PCIプロセッサ14が拡張RO
Mベース・アドレス・レジスタ58を読み取る。そこで、
プロセスはブロック102又は104に進む。もし、拡張ROM
ベース・アドレス・レジスタ58から読み取られた値が全
「０」であれば、プロセスはブロック102に進み、PCIプ
ロセッサ14は、拡張ROMが存在しないこと、従って、構
成設定の必要がないことを結論する。一方、拡張ROMベ
ース・アドレス・レジスタ58から読み取られた値が
「０」でなければ、プロセスはブロック104に進む。そ
こで、PCIプロセッサ14は、拡張ROMが存在することを結
論し、従って、その拡張ROMの内容を構成設定してそれ
自身の主メモリに転送する。
【００６５】
図８を更に参照すると、PCIプロセッサ14がPCI構成レ
ジスタのアクセスを排除されている期間の間、追加ボー
ド・マイクロプロセッサ12Bは、拡張ROM機能を使用可能
にするか又は使用不能にするために、拡張ROM使用不能
ビットを書き込む（ブロック106）。次のブロック108
で、追加ボード・マイクロプロセッサ12Bは、構成レジ
スタに対するPCIプロセッサ14のアクセスを可能にする
ために、PCIアクセス許可ビット30（図４）を書き込
む。
ジスタのアクセスを排除されている期間の間、追加ボー
ド・マイクロプロセッサ12Bは、拡張ROM機能を使用可能
にするか又は使用不能にするために、拡張ROM使用不能
ビットを書き込む（ブロック106）。次のブロック108
で、追加ボード・マイクロプロセッサ12Bは、構成レジ
スタに対するPCIプロセッサ14のアクセスを可能にする
ために、PCIアクセス許可ビット30（図４）を書き込
む。
【００６６】
次に、本発明の動作を説明する。本発明は、PCIコン
ピュータ・システム13の追加ボード12において使用する
ためのプログラム可能な構成レジスタを提供する。要約
すると、追加ボード12上のマイクロプロセッサ12B（図
１）は、追加ボード12上にある読取り専用のPCI構成レ
ジスタがPCIシステム構成ソフトウェア14Aによってアク
セスされる前に、特定の値をそのレジスタにプリロード
する。その結果、共通のPCIバス・インターフェース・
チップ12Aは、複数のベンダによって作られ及び種々の
タイプの機能を実現する追加ボードを通して使用可能で
ある。本発明は、追加ボード12上の拡張ROMを使用可能
又は使用不能にするためにも提供される。
ピュータ・システム13の追加ボード12において使用する
ためのプログラム可能な構成レジスタを提供する。要約
すると、追加ボード12上のマイクロプロセッサ12B（図
１）は、追加ボード12上にある読取り専用のPCI構成レ
ジスタがPCIシステム構成ソフトウェア14Aによってアク
セスされる前に、特定の値をそのレジスタにプリロード
する。その結果、共通のPCIバス・インターフェース・
チップ12Aは、複数のベンダによって作られ及び種々の
タイプの機能を実現する追加ボードを通して使用可能で
ある。本発明は、追加ボード12上の拡張ROMを使用可能
又は使用不能にするためにも提供される。
【００６７】
更に詳しく云えば、マイクロプロセッサ12B及び不揮
発性記憶装置12Dは、通常、追加ボード12上の固有の構
成要素の一部分である。マイクロプロセッサ12B及び不
揮発性記憶装置12Dは、内部バス12C上に設けられる。こ
の内部バス12Cは、PCIバス・インターフェース・チップ
12AによってPCIバス10から隔離される。PCIコンピュー
タ・システム13の電源が投入される時、PCI−RST＃線
（図４）上の信号が、PCIアクセス許可ビット30を
「０」にセットする。同時に、PCIバス・インターフェ
ース・チップ12A上のコントローラであるPCIスレーブ状
態マシン及び組合せ論理手段31（図４）は、PCI制御線
のうちの選択されたものを活動化して、PCIプロセッサ1
4を、いわゆる「再試行」モードに入らせる。この「再
試行」モードの間、PCIプロセッサ14は、PCIバス・イン
ターフェース・チップ12A上のレジスタをアクセスする
ことができない。
発性記憶装置12Dは、通常、追加ボード12上の固有の構
成要素の一部分である。マイクロプロセッサ12B及び不
揮発性記憶装置12Dは、内部バス12C上に設けられる。こ
の内部バス12Cは、PCIバス・インターフェース・チップ
12AによってPCIバス10から隔離される。PCIコンピュー
タ・システム13の電源が投入される時、PCI−RST＃線
（図４）上の信号が、PCIアクセス許可ビット30を
「０」にセットする。同時に、PCIバス・インターフェ
ース・チップ12A上のコントローラであるPCIスレーブ状
態マシン及び組合せ論理手段31（図４）は、PCI制御線
のうちの選択されたものを活動化して、PCIプロセッサ1
4を、いわゆる「再試行」モードに入らせる。この「再
試行」モードの間、PCIプロセッサ14は、PCIバス・イン
ターフェース・チップ12A上のレジスタをアクセスする
ことができない。
【００６８】
その間、すなわちPCIプロセッサ14がPCIバス・インタ
ーフェース・チップ12A上のレジスタに対するアクセス
を否定されている間、マイクロプロセッサ12Bは、PCIコ
ンピュータ・システム13の電源投入時リセットに続い
て、割り当てられた読取り専用レジスタの値を不揮発性
記憶装置12D（図１）内のプログラムされたロケーショ
ンから読取るコードを実行する。例えば、不揮発性記憶
装置12Dは、フラッシュ・メモリ、RAM、ROM等であって
もよい。次に、マイクロプロセッサ12Bは、PCIバス・イ
ンターフェース・チップ12A上のPCI構成レジスタにその
特定の値を書込む。この時、もし拡張ROMが使用不能に
されるべきであれば、拡張ROM使用不能ビットは、
「１」にセットされる。一方、拡張ROMが使用可能にさ
れるべきであれば、拡張ROM使用不能ビットは、その
「０」状態に残される。PCIプロセッサ14がPCIバス・イ
ンターフェース・チップ12A上の構成レジスタ又は他の
任意のレジスタをアクセスできないようにした再試行状
態を解放するために、マイクロプロセッサ12Bは、PCIア
クセス許可ビット30（図４）を書込む。このビット30を
書込むと、最終アクセス許可信号線32上の最終アクセス
許可信号がアクティブになり、PCIスレーブ状態マシン
及び組合せ論理手段31は、以前に活動化されたPCI制御
線を非活動化する。その結果、PCIプロセッサ14が構成
レジスタをアクセスできるようになる。これらのレジス
タに対する全てのアクセスは、PCIプロセッサ14（図
１）上で実行中の、PCIシステム構成ソフトウェア14Aに
よって制御される。
ーフェース・チップ12A上のレジスタに対するアクセス
を否定されている間、マイクロプロセッサ12Bは、PCIコ
ンピュータ・システム13の電源投入時リセットに続い
て、割り当てられた読取り専用レジスタの値を不揮発性
記憶装置12D（図１）内のプログラムされたロケーショ
ンから読取るコードを実行する。例えば、不揮発性記憶
装置12Dは、フラッシュ・メモリ、RAM、ROM等であって
もよい。次に、マイクロプロセッサ12Bは、PCIバス・イ
ンターフェース・チップ12A上のPCI構成レジスタにその
特定の値を書込む。この時、もし拡張ROMが使用不能に
されるべきであれば、拡張ROM使用不能ビットは、
「１」にセットされる。一方、拡張ROMが使用可能にさ
れるべきであれば、拡張ROM使用不能ビットは、その
「０」状態に残される。PCIプロセッサ14がPCIバス・イ
ンターフェース・チップ12A上の構成レジスタ又は他の
任意のレジスタをアクセスできないようにした再試行状
態を解放するために、マイクロプロセッサ12Bは、PCIア
クセス許可ビット30（図４）を書込む。このビット30を
書込むと、最終アクセス許可信号線32上の最終アクセス
許可信号がアクティブになり、PCIスレーブ状態マシン
及び組合せ論理手段31は、以前に活動化されたPCI制御
線を非活動化する。その結果、PCIプロセッサ14が構成
レジスタをアクセスできるようになる。これらのレジス
タに対する全てのアクセスは、PCIプロセッサ14（図
１）上で実行中の、PCIシステム構成ソフトウェア14Aに
よって制御される。
【００６９】
追加ボード12上にマイクロプロセッサ12Bも不揮発性
記憶装置12Dも存在しないという適用業務においても、P
CIバス・インターフェース・チップ12Aを使用すること
が望ましいことがある。また、読取り専用の構成レジス
タに保持された値が正確であることが重要でないような
特定の適用業務においてPCIバス・インターフェース・
チップ12Aを使用することが望ましいこともある。何れ
の場合も、本発明は、PCIアクセス許可ビット30の機能
が、PCIバス・インターフェース・チップ12A上の入力ピ
ン22（図４）によって一時変更されることを可能にす
る。前記のように、もし、このPCIアクセス一時変更入
力ピン22がアクティブでない状態にセットされるなら
ば、PCI構成レジスタのアクセスの再試行がPCIアクセス
許可ビット30によって制御されることを可能にするであ
ろう。一方、PCIアクセス一時変更入力ピン22がアクテ
ィブな状態にセットされるならば、PCIアクセス許可ビ
ット30の機能を一時変更するであろうし、PCIバス10か
らの全ての構成レジスタのアクセスが再試行なしにサー
ビスされることを可能にするであろう。この場合、読取
り専用のPCI構成レジスタの電源投入デフォルト値が使
用され、特定の値をロードする機能はサポートされな
い。 ［図面の簡単な説明］
記憶装置12Dも存在しないという適用業務においても、P
CIバス・インターフェース・チップ12Aを使用すること
が望ましいことがある。また、読取り専用の構成レジス
タに保持された値が正確であることが重要でないような
特定の適用業務においてPCIバス・インターフェース・
チップ12Aを使用することが望ましいこともある。何れ
の場合も、本発明は、PCIアクセス許可ビット30の機能
が、PCIバス・インターフェース・チップ12A上の入力ピ
ン22（図４）によって一時変更されることを可能にす
る。前記のように、もし、このPCIアクセス一時変更入
力ピン22がアクティブでない状態にセットされるなら
ば、PCI構成レジスタのアクセスの再試行がPCIアクセス
許可ビット30によって制御されることを可能にするであ
ろう。一方、PCIアクセス一時変更入力ピン22がアクテ
ィブな状態にセットされるならば、PCIアクセス許可ビ
ット30の機能を一時変更するであろうし、PCIバス10か
らの全ての構成レジスタのアクセスが再試行なしにサー
ビスされることを可能にするであろう。この場合、読取
り専用のPCI構成レジスタの電源投入デフォルト値が使
用され、特定の値をロードする機能はサポートされな
い。 ［図面の簡単な説明］
【図１】
本発明に従ったPCI追加ボードのシステム・レベルの
構成を示すブロック図である。
構成を示すブロック図である。
【図２】
本発明に従ったPCI追加ボードのボード・レベルの構
成を示すブロック図である。
成を示すブロック図である。
【図３】
本発明に従ったPCIバス・インターフェース・チップ
のチップ・レベルの構成を示すブロック図である。
のチップ・レベルの構成を示すブロック図である。
【図４】
本発明に従ったPCIバス・インターフェース・チップ
の回路レベルの構成を示すブロック図である。
の回路レベルの構成を示すブロック図である。
【図５】
PCI追加ボード上の構成レジスタを構成及びセットす
るために、それぞれ、PCIプロセッサ及び追加ボード・
マイクロプロセッサによって取られるプロセス・ステッ
プを示すフローチャートである。
るために、それぞれ、PCIプロセッサ及び追加ボード・
マイクロプロセッサによって取られるプロセス・ステッ
プを示すフローチャートである。
【図６】
PCIバス・インターフェース・チップ・コントローラ
の構成を示すブロック図である。
の構成を示すブロック図である。
【図７】
再試行サイクルのタイミング図である。
【図８】
本発明に従った拡張ROM機能を使用可能／使用不能に
するために、それぞれ、PCIプロセッサ及び追加ボード
・マイクロプロセッサによって取られるプロセス・ステ
ップを示すフローチャートである。
するために、それぞれ、PCIプロセッサ及び追加ボード
・マイクロプロセッサによって取られるプロセス・ステ
ップを示すフローチャートである。
【図９】
拡張ROM制御手段のブロック図である。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ホーランド、ウィリアム、ギャヴィン
アメリカ合衆国ノース・カロライナ州カ
リー、ミュア・ウッズ・ドライブ 117
(72)発明者 ローガン、ジョセフ、フランクリン
アメリカ合衆国ノース・カロライナ州ラ
レイ、ウエストウッド・プレイス 4005
(72)発明者 パラッシュ、アヴィ
イスラエル国ラマト イーシャイ、ツゼ
ーロン・ストリート 12
(56)参考文献 特開 昭63−303451（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/14 330
G06F 13/36 310
Claims (5)
- 【請求項１】PCIコンピュータ・システムにおいて使用
するための追加ボードにして、 前記追加ボード上のローカル・バスと、 前記ローカル・バスに結合され、通信コントローラ又は
装置コントローラの所望のタスクを達成するために所定
の機能を遂行するためのI/Oタスク・ジェネレータ手段
と、 前記ローカル・バスに結合され、PCIバスに接合されて
いるPCIシステム・プロセッサによって実行されるべき
コードを記憶する拡張ROMを含むとともに、前記PCIシス
テム・プロセッサに対し前記拡張ROMを使用不能にする
か又は使用可能にするかを決定するために活動状態又は
非活動状態に選択的にセットされる拡張ROM使用不能ビ
ットを記憶する不揮発性記憶装置と、 前記ローカル・バスに結合されたオンボード・マイクロ
プロセッサと、 前記ローカル・バス及び前記PCIバスに相互接続され、
前記拡張ROM使用不能ビットを保持するための拡張ROM制
御レジスタ及び前記PCIシステム・プロセッサによって
アクセス可能な拡張ROMベース・アドレス・レジスタを
含むPCIバス・インターフェース・チップと、 前記PCIバスの特定の制御線に発生される電源投入時リ
セット信号に応答して前記オンボード・プロセッサが前
記拡張ROM使用不能ビットを前記不揮発性記憶装置から
前記拡張ROM制御レジスタにコピーするオペレーション
を完了するまで、前記PCIバスの選択された制御線を活
動化し再試行モードを強制することにより、前記PCIシ
ステム・プロセッサが前記拡張ROMベース・アドレス・
レジスタをアクセスすることを禁止するためのPCIバス
・インターフェース・チップ・コントローラと、 前記PCIバス・インターフェース・チップ上に設けら
れ、前記拡張ROM使用不能ビットが前記拡張ROM制御レジ
スタにコピーされた後、当該拡張ROM使用不能ビットの
前記活動状態又は前記非活動状態に応答して、前記拡張
ROMベース・アドレス・レジスタを常に所定のビット・
パターンを出力する読取り専用レジスタとして構成する
か又は読取り／書込みレジスタとして構成するための拡
張ROM制御手段と、 を含み、 前記所定のビット・パターンは、前記PCIシステム・プ
ロセッサに対する前記拡張ROMが存在しないこと及び前
記拡張ROM内の前記コードが前記PCIシステム・プロセッ
サの主メモリ内にシャドウされないことの表示であるこ
とを特徴とする、追加ボード。 - 【請求項２】前記拡張ROM制御手段は、 前記拡張ROM使用不能ビットの前記活動状態又は前記非
活動状態に応答して、前記所定のビット・パターン又は
前記拡張ROMベース・アドレス・レジスタに書込まれ且
つそのレジスタからそのまま出力される他のビット・パ
ターンの何れかを選択するように、一方の入力を前記拡
張ROMベース・アドレス・レジスタの出力に結合され且
つ他方の入力を前記所定のビット・パターンを供給する
ためのソース手段の出力に接続されたマルチプレクサ回
路手段と、 前記マルチプレクサ回路手段の出力を前記PCIバスに相
互接続するPCIアドレス／データ・マルチプレクサ／デ
マルチプレクサ回路手段と、 を更に含むことを特徴とする、請求項１に記載の追加ボ
ード。 - 【請求項３】前記拡張ROM制御手段は、 前記マルチプレクサ回路手段の出力及び前記PCIアドレ
ス／データ・マルチプレクサ／デマルチプレクサ回路手
段の出力に接続され、前記マルチプレクサ回路手段が前
記所定のビット・パターンを選択しないときに動作可能
にされる拡張ROM復号論理手段を更に含み、 前記拡張ROM復号論理手段は、前記マルチプレクサ回路
手段及び前記PCIアドレス／データ・マルチプレクサ／
デマルチプレクサ回路手段を監視し、前記マルチプレク
サ回路手段の出力が前記PCIアドレス／データ・マルチ
プレクサ／デマルチプレクサ回路手段から出力された前
記PCIバス上のアドレスに一致する場合、前記拡張ROMの
読取り又は書込みオペレーションを実行することを特徴
とする、請求項２に記載の追加ボード。 - 【請求項４】前記所定のビット・パターンはすべて論理
的０を含むことを特徴とする、請求項１に記載の追加ボ
ード。 - 【請求項５】第１入力を前記拡張ROM制御レジスタの出
力に接続され且つ第２の入力を前記追加ボード上の拡張
ROM使用不能ピンに接続されたOR回路手段を更に含み、 前記拡張ROM制御手段は、 前記拡張ROM使用不能ビットの前記活動状態又は前記非
活動状態に代えて前記OR回路手段の出力から発生される
最終ROM不能信号の活動状態又は非活動状態に応答する
ことを特徴とする、請求項１に記載の追加ボード。
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