JP3310990B2 - 電子機器 - Google Patents

電子機器

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JP3310990B2 JP08214691A JP8214691A JP3310990B2 JP 3310990 B2 JP3310990 B2 JP 3310990B2 JP 08214691 A JP08214691 A JP 08214691A JP 8214691 A JP8214691 A JP 8214691A JP 3310990 B2 JP3310990 B2 JP 3310990B2
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
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  • Computer Security & Cryptography (AREA)
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  • Multi Processors (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電子機器、詳しくは複数
のマイクロコンピュータからなる電子機器に関するもの
である。
【０００２】
【従来の技術】従来、マイクロコンピュータを有する電
子機器の組み込み型制御プログラムや定数データはＲＯ
Ｍ化されて、基板上に装着されている。ＲＯＭの形態と
しては、紫外線消去可能で電気的書き込み可能なＥＰＲ
ＯＭ、消去・書き込み共に不可能なマスクＲＯＭが一般
的である。
【０００３】通常、ＲＯＭ化された組み込み型制御プロ
グラムに不具備があった場合や、その動作仕様に変更が
あった場合には、ＥＰＲＯＭもしくはマスクＲＯＭを新
たなものと差し替える必要がある。
【０００４】この欠点を解消するために、組み込み型制
御プログラムや定数データについても、例えば、パーソ
ナルコンピュータのアプリケーションソフト等と同様に
メモリカードやフロッピーデイスクで供給し、ＲＡＭ等
書換可能なメモリに一旦展開した後で、実行する方法が
考えられる。
【０００５】
【発明が解決しようとしている課題】しかしながら、複
数のマイクロコンピュータを有するこの種の装置におい
ては、個々のマイクロコンピュータ単位に上述したプロ
グラム読み込み手段を備えなければならず、装置の大型
化とコストの面で問題が残る。
【０００６】本発明はかかる従来技術に鑑みなされたも
のであり、第１には、複数のマイクロコンピュータを有
する電子機器において、共通のインターフェースを使用
しつつ、それらの中の所望とするマイクロコンピュータ
用のプログラムのみを更新することを可能ならしめる電
子機器を提供しようとするものである。
【０００７】
【課題を解決するための手段】 この課題を解決するた
め、本発明の電子機器は以下に示す構成を備える。すな
わち、複数のマイクロコンピュータと、それぞれのマイ
クロコンピュータがアクセスする、着脱可能な情報記憶
媒体を装着するためのインターフェースとを備える電子
機器において、前記インターフェースを前記複数のマイ
クロコンピュータのいずれかのバスに接続し、バスが接
続されたマイクロコンピュータによる前記インターフェ
ースに装着された情報記憶媒体へのアクセスを可能とす
るバスセレクタと、 前記バスセレクタにより前記複数の
マイクロコンピュータのいずれが前記前記インターフェ
ースに装着された情報記憶媒体にアクセス可能な状態に
あるかを各マイクロコンピュータに通知するための通知
手段を備えるとともに、各マイクロコンピュータは、ブ
ートプログラムを格納するブートメモリと、書き換え可
能であって、処理すべき情報を記憶保持する記憶手段
と、前記ブートプログラムに従い動作開始した際、前記
通知手段より通知された情報に基づいて前記情報記憶媒
体にアクセス可能かどうかを判断する判断手段と、該判
断手段によってアクセス不可であると判断した場合に
は、前記記憶手段に記憶されている従前の処理情報に従
って動作を開始し、アクセス可と判断した場合には、前
記情報記憶媒体に記憶されている処理情報を前記記憶手
段に書き込むことで前記記憶手段の内容を更新し、更新
された処理情報に従って動作を開始する処理手段とを備
える。
【０００８】
【０００９】
【００１０】
【実施例】以下、添付図面に従って本発明に係る実施例
を詳細に説明する。
【００１１】図１に実施例における電子機器のブロック
構成図を示する。
【００１２】図中、１はマスタＣＰＵ、２はマスタＣＰ
ＵのブートＲＯＭ、３はマスタＣＰＵ１がアクセスする
ＲＡＭであり、外部から供給されるプログラムや定数デ
ータを格納し、またマスタＣＰＵ１のワークエリアとし
ても用いる。５は供給すべきプログラムや定数データを
格納したメモリカード、４はそのメモリカード５の内容
をバスを介してアクセスするためのカードアダプタであ
る。６はスレーブＣＰＵ、７はスレーブＣＰＵ６のブー
トＲＯＭ、８はスレーブＣＰＵ６のアクセスするＲＡＭ
であり、外部から供給されるプログラムや定数データを
格納し、またスレーブＣＰＵ６のワークエリアとしても
用いる。９、１０はそれぞれマスタＣＰＵ１及びスレー
ブＣＰＵ６が制御すべき負荷が接続されるＩ／Ｏであ
る。図示の如く、マスタＣＰＵ１とスレーブＣＰＵ６は
シリアル通信により、データの送受信が可能になってい
る。
【００１３】上述した構成において、本装置に電源が投
入されると、スレーブＣＰＵ６はブートＲＯＭ７に記憶
された必要最小限の初期化処理を行う。この初期化処理
の内容の一つとして、シリアル通信を介してマスタＣＰ
Ｕ１からの受信に備えた処理がある。いずれにしても、
初期化処理が終了すると、シリアル通信を介してのマス
タＣＰＵ１からのデータ受信待機状態になる。
【００１４】一方、マスタＣＰＵ１も電源投入時にブー
トＲＯＭ２に記憶されているプログラムに従って必要な
初期化（シリアル通信に係る初期化処理含む）するが、
その後、カードアダプタ４に装着されたメモリカード５
からそこに記憶されている内容を読み出す。読み出した
内容がマスタＣＰＵ１のためのプログラム、定数データ
（以下、これらを総称して単にプログラムデータとい
う）ならばＲＡＭ３に格納し、スレーブＣＰＵ６のため
のプログラムデータならば、シリアル通信によりマスタ
ＣＰＵ１からスレーブＣＰＵ６に送る。スレーブＣＰＵ
６はマスタＣＰＵ１よりデータの受信があったときに
は、そのプログラムデータをＲＡＭ８に格納する。
【００１５】こうして、メモリカード５から必要なデー
タを全て読み出したのち、マスタＣＰＵ１は、ＲＡＭ３
に格納したプログラムに従って制御動作を開始し、スレ
ーブＣＰＵ６はＲＡＭ８に格納したプログラムに従って
制御動作を開始する。
【００１６】ここで、実施例におけるメモリカード５の
プログラムデータの構造を図５に示し、以下にそれを説
明する。
【００１７】図示の如く、メモリカード５のアドレス空
間におけるアドレス“００Ｈ（Ｈは１６進数を意味す
る。以下、同様。）から“０ＢＨ”までの１２バイトに
マスタＣＰＵ用プログラムデータとスレーブＣＰＵ用プ
ログラムデータのそれぞれについてメモリカード内での
格納されているアドレスとサイズ、及びそれぞれの実行
のための最終的なＲＡＭ上の格納先アドレスが書き込ま
れている。換言すれば、このメモリカード５のヘッダ部
（アドレス００Ｈ〜アドレス０ＢＨ）を調べれば、自身
（マスタＣＰＵ用プログラムがどこに格納されているの
か、スレーブＣＰＵ用プログラムデータがどこにあるの
か判別できるようになっている。
【００１８】上述した構成における電源投入時における
マスタＣＰＵ１及びスレーブＣＰＵ６の動作を以下に説
明する。
【００１９】先ず、マスタＣＰＵ１の動作処理手順を図
６のフローチャートに従い説明する。尚、当然のことな
がら、このフローチャートに係るプログラムはブートＲ
ＯＭ２に格納されているものである。
【００２０】電源が投入されると、先ずステップＳ１
で、ＣＰＵ１は自身の制御下にある各回路（図示せ
ず）、及びスレーブＣＰＵ６とのシリアル転送にかかる
初期設定を行う。
【００２１】次いで、ステップＳ２に進んで、カードア
ダプタ４を介して、装着されたメモリカード５のヘッダ
を参照し、自身（マスタＣＰＵ）のプログラムデータの
記憶位置、サイズ及びスレーブＣＰＵ用プログラムデー
タの記憶位置、サイズを調べる。そして、次のステップ
Ｓ３において、マスタＣＰＵ用プログラムを読み込み、
それを指示されたＲＡＭ３のアドレス位置に書き込む。
この後、ステップＳ４において、スレーブＣＰＵ６がシ
リアル受信可になったかを確認する。スレーブＣＰＵ６
が受信可能になったと判断した場合には、検出したスレ
ーブＣＰＵ６用のプログラムデータの書き込み先アドレ
ス及びサイズをスレーブＣＰＵ６に転送し、続いてその
実態であるプログラムデータを送信する。
【００２２】こうして、マスタＣＰＵ１は自身のプログ
ラムがＲＡＭ３に格納され、且つ、スレーブＣＰＵ６の
動作プログラムの転送が終了すると、その制御をＲＡＭ
３に移す（具体的にはマスタＣＰＵ１のプログラムカウ
ンタＰＣをＲＡＭ３上の該当アドレスに更新させる）。
【００２３】次に、スレーブＣＰＵ６の電源投入時にお
ける動作を図７のフローチャートに従って説明する。
尚、このフローチャートに係るプログラムはブートＲＯ
Ｍ７に格納されていることは言うまでもない。
【００２４】さて、電源が投入されると、ステップＳ１
１で、スレーブＣＰＵ６の制御下にある各回路（不図
示）やマスタＣＰＵ１とのシリアル転送にかかる初期化
処理を行う。そして、一連の初期化処理が終了した時点
で、マスタＣＰＵ１に受信可であることを示すステータ
ス信号を送出する（先の説明で、マスタＣＰＵ１がスレ
ーブＣＰＵ６が受信かであるか否かを判断したのは、こ
の信号を調べていることになる）。そして、次のステッ
プＳ１２において、マスタＣＰＵ１よりデータ受信に備
える。
【００２５】データ受信があったと判断した場合には、
ステップＳ１３に進み、先ず、スレーブＣＰＵ用プログ
ラムデータのＲＡＭ８に対する書き込み先アドレスとそ
のサイズを入力する。そして、それに続いて転送されて
きたプログラムデータをＲＡＭ８の指示されたアドレス
位置から順次書き込んでいく。こうして、指示されたサ
イズ分のデータ書き込みが終了すると、ＲＡＭ８にはス
レーブＣＰＵ６の動作プログラムが展開されたことにな
るから、次のステップＳ８で、制御をＲＡＭ８のプログ
ラムに移す。
【００２６】以上のようにして、２つ以上のＣＰＵのそ
れぞれのためのプログラムと定数データを同一の記憶媒
体とインタフェースを介して外部から供給できる。
【００２７】［第２の実施例の説明］図２に第２の実施
例における電子機器のブロック構成図を示す。
【００２８】尚、図示で、符号１〜１０は上述した第１
の実施例と同じであるので、その説明は割愛する。図示
で、１１はスレーブＣＰＵ６のためのプログラムと定数
データを実行のために格納するＲＡＭである。このＲＡ
Ｍ１１は２ポートＲＡＭ（いわゆるデュアルポートＲＡ
Ｍ）であり、マスタＣＰＵ１、スレーブＣＰＵ６の双方
のＣＰＵバスに接続されていて、各々からアクセスする
ことが可能である。またマスタＣＰＵ１はＩ／Ｏ９を介
してスレーブＣＰＵ６のＨＡＬＴ信号とＲＥＳＥＴ信号
を制御できる。
【００２９】マスタＣＰＵ１は、電源投入時にブートＲ
ＯＭ２に記憶されているプログラムに従ってメモリカー
ド５からその内容を読み出し、マスタＣＰＵ用プログラ
ムデータである場合にはＲＡＭ３に格納する。また、メ
モリカード５から読み出した内容がスレーブＣＰＵ６の
ためのプログラムデータであれば、２ポートＲＡＭ１１
に格納する。この作業の間、マスタＣＰＵ１はＨＡＬＴ
信号により、スレーブＣＰＵ６を停止状態に保持し、メ
モリカードから必要なデータを全て読み出したのち、ス
レーブＣＰＵ６のＨＡＬＴ状態を解除するとともに、Ｒ
ＥＳＥＴ信号によりリセットする。リセットされたスレ
ーブＣＰＵ６は２ポートＲＡＭ１１に格納されているプ
ログラムに従って動作を開始する。
【００３０】以上のようにして、２つ以上のＣＰＵのた
めのプログラム、定数データを同一のインタフェースを
介して外部から供給できる。尚、このようにすること
で、スレーブＣＰＵ６のブートＲＯＭが不要にもなる。
【００３１】［第３の実施例の説明］図３に第３の実施
例における電子機器のブロック構成図を示す。尚、同一
符号は上述した第１の実施例と同じである。
【００３２】図示において、１２はメモリカードをアク
セスするめのバスを切り換えるバスセレクタ部であり、
１３はバスセレクタ１２の選択対象を指示するスイッチ
部である。スイッチ部１３の設定が「Ａ」側のとき、マ
スタＣＰＵ１がメモリカードの内容を読み出すことがで
き、スイッチ部１３の設定が「Ｂ」側のときスレーブＣ
ＰＵ６がメモリカードの内容を読み出すことができる。
またスイッチ部１３の設定状態はＳＥＬ信号としてそれ
ぞれのＣＰＵのＩ／Ｏに入力される。１４、１５は電気
的消去／書き込みが可能なＥＥＰＲＯＭ（電気的に消去
可能な不揮発性メモリ）であり、各ＣＰＵが実行すべき
プログラム、定数データを格納する。ＥＥＰＲＯＭの替
わりにバッテリーバックアップされたＲＡＭを使用する
こともできる。
【００３３】マスタＣＰＵ１、スレーブＣＰＵ６は共に
電源投入時にそれぞれのブートＲＯＭ２、７のプログラ
ムに従って立ち上がる。まず、ＳＥＬ信号の状態を調
べ、メモリカード５からプログラムを読み出すべきか否
かを判定する。ＳＥＬ信号が「０」の時マスタＣＰＵ１
はメモリカードの内容をＥＥＰＲＯＭ１４に格納し、そ
の後マスタＣＰＵ１はブートＲＯＭ２のプログラムによ
る制御から新たに更新されたＥＥＰＲＯＭ１４のプログ
ラムによる制御へと遷移する。
【００３４】一方、スレーブＣＰＵ６はメモリカード５
からプログラムを読み出すことなく、ブートＲＯＭ７の
プログラムによる制御から更新されなかったＥＥＰＲＯ
Ｍ１５のプログラムによる制御へと遷移する。ＳＥＬ信
号が「１」の時はその逆である。
【００３５】以上のようにして、２つ以上のＣＰＵのた
めのプログラムのバージヨアツプを外部から供給できる
ことになる。
【００３６】［第４の実施例の説明］第４の実施例にお
けるブロック構成図を図４に示し、以下に説明する。符
号の説明は上記実施例と同じである。
【００３７】図示において、１６はモデムである。モデ
ム１６とＣＰＵ１は例えばＲＳ２３２Ｃで接続される。
公衆回線を介して送られてきたプログラムデータはＲＡ
Ｍ３もしくはＥＥＰＲＯＭ１４に格納される。
【００３８】以上のようにして、ＣＰＵのためのプログ
ラム、定数データのバージョンアップを外部の装置から
供給できる。
【００３９】以上説明したように本実施例によれば、同
一の情報供給装置から複数のＣＰＵに対するプログラム
データ、すなわち、プログラムそのものとそのプログラ
ムが参照する定数データを供給することが可能になる。
【００４０】特に、第１のＣＰＵが読みだしたデータが
第２のＣＰＵに必要なデータであった場合、共通にアク
セス可能なメモリ領域にそのデータを格納し、その後第
２のＣＰＵを起動することで、同一の記憶媒体から複数
のＣＰＵのいずれかに必要なデータを供給できる。
【００４１】さらに、複数ＣＰＵのそれぞれから記憶媒
体へのアクセス経路を切り換えることで、同一の記憶媒
体から複数のＣＰＵのいずれかに必要なデータを供給で
きた。
【００４２】また、外部からの供給手段として、メモリ
カードやフロッピーデイスクなどのオフラインメデイア
以外に、公衆回線やＬＡＮを用いることで、遠隔地から
のバージョンアップも可能となる。
【００４３】
【発明の効果】以上説明したように本発明によれば、第
１には、複数のマイクロコンピュータを有する電子機器
において、共通のインターフェースを使用しつつ、それ
らの中の所望とするマイクロコンピュータ用のプログラ
ムのみを更新することが可能になる。
【図面の簡単な説明】
【図１】第１の実施例における電子機器のブロック構成
図である。
【図２】第２の実施例における電子機器のブロック構成
図である。
【図３】第３の実施例における電子機器のブロック構成
図である。
【図４】第４の実施例における電子機器のブロック構成
図である。
【図５】実施例におけるメモリカード内部のデータ構造
説明図である。
【図６】第１の実施例におけるマスタＣＰＵのブートプ
ログラムの処理内容を示すフローチャートである。
【図７】第１の実施例におけるスレーブＣＰＵのブート
プログラムの処理内容を示すフローチャートである。
【符号の説明】
１ マスタＣＰＵ ２、７ ブートＲＯＭ ３、８ ＲＡＭ ４ メモリアダプタ ５ メモリカード ６ スレーブＣＰＵ ９、１０ Ｉ／Ｏ １１ ２ポートＲＡＭ １２ バスセレクタ １３ スイッチ部 １４、１５ ＥＥＰＲＯＭ １６ モデム
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/06 G06F 15/16

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数のマイクロコンピュータと、それぞ
    れのマイクロコンピュータがアクセスする、着脱可能な
    情報記憶媒体を装着するためのインターフェースとを備
    える電子機器において、 前記インターフェースを前記複数のマイクロコンピュー
    タのいずれかのバスに接続し、バスが接続されたマイク
    ロコンピュータによる前記インターフェースに装着され
    た情報記憶媒体へのアクセスを可能とするバスセレクタ
    と、 前記バスセレクタにより前記複数のマイクロコンピュー
    タのいずれが前記前記インターフェースに装着された情
    報記憶媒体にアクセス可能な状態にあるかを各マイクロ
    コンピュータに通知するための通知手段を備えるととも
    に、 各マイクロコンピュータは、 ブートプログラムを格納するブートメモリと、 書き換え可能であって、処理すべき情報を記憶保持する
    記憶手段と、 前記ブートプログラムに従い動作開始した際、前記通知
    手段より通知された情報に基づいて前記情報記憶媒体に
    アクセス可能かどうかを判断する判断手段と、 該判断手段によってアクセス不可であると判断した場合
    には、前記記憶手段に記憶されている従前の処理情報に
    従って動作を開始し、アクセス可と判断した場合には、
    前記情報記憶媒体に記憶されている処理情報を前記記憶
    手段に書き込むことで前記記憶手段の内容を更新し、更
    新された処理情報に従って動作を開始する処理手段とを
    備えることを特徴とする電子機器。
  2. 【請求項２】 前記記憶手段には、各マイクロコンピュ
    ータで実行されるプログラム及び該プログラムで参照さ
    れるデータが記憶されることを特徴とする請求項第１項
    に記載の電子機器。
  3. 【請求項３】 前記記憶手段は、ＥＥＰＲＯＭであるこ
    とを特徴とする請求項第１項又は第２項に記載の電子機
    器。
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