JP3310990B2 - 電子機器 - Google Patents
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/4401—Bootstrapping
- G06F9/4405—Initialisation of multiprocessor systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
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- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computer Security & Cryptography (AREA)
- Stored Programmes (AREA)
- Multi Processors (AREA)
Description
【0001】
【産業上の利用分野】本発明は電子機器、詳しくは複数
のマイクロコンピュータからなる電子機器に関するもの
である。
のマイクロコンピュータからなる電子機器に関するもの
である。
【0002】
【従来の技術】従来、マイクロコンピュータを有する電
子機器の組み込み型制御プログラムや定数データはRO
M化されて、基板上に装着されている。ROMの形態と
しては、紫外線消去可能で電気的書き込み可能なEPR
OM、消去・書き込み共に不可能なマスクROMが一般
的である。
子機器の組み込み型制御プログラムや定数データはRO
M化されて、基板上に装着されている。ROMの形態と
しては、紫外線消去可能で電気的書き込み可能なEPR
OM、消去・書き込み共に不可能なマスクROMが一般
的である。
【0003】通常、ROM化された組み込み型制御プロ
グラムに不具備があった場合や、その動作仕様に変更が
あった場合には、EPROMもしくはマスクROMを新
たなものと差し替える必要がある。
グラムに不具備があった場合や、その動作仕様に変更が
あった場合には、EPROMもしくはマスクROMを新
たなものと差し替える必要がある。
【0004】この欠点を解消するために、組み込み型制
御プログラムや定数データについても、例えば、パーソ
ナルコンピュータのアプリケーションソフト等と同様に
メモリカードやフロッピーデイスクで供給し、RAM等
書換可能なメモリに一旦展開した後で、実行する方法が
考えられる。
御プログラムや定数データについても、例えば、パーソ
ナルコンピュータのアプリケーションソフト等と同様に
メモリカードやフロッピーデイスクで供給し、RAM等
書換可能なメモリに一旦展開した後で、実行する方法が
考えられる。
【0005】
【発明が解決しようとしている課題】しかしながら、複
数のマイクロコンピュータを有するこの種の装置におい
ては、個々のマイクロコンピュータ単位に上述したプロ
グラム読み込み手段を備えなければならず、装置の大型
化とコストの面で問題が残る。
数のマイクロコンピュータを有するこの種の装置におい
ては、個々のマイクロコンピュータ単位に上述したプロ
グラム読み込み手段を備えなければならず、装置の大型
化とコストの面で問題が残る。
【0006】本発明はかかる従来技術に鑑みなされたも
のであり、第1には、複数のマイクロコンピュータを有
する電子機器において、共通のインターフェースを使用
しつつ、それらの中の所望とするマイクロコンピュータ
用のプログラムのみを更新することを可能ならしめる電
子機器を提供しようとするものである。
のであり、第1には、複数のマイクロコンピュータを有
する電子機器において、共通のインターフェースを使用
しつつ、それらの中の所望とするマイクロコンピュータ
用のプログラムのみを更新することを可能ならしめる電
子機器を提供しようとするものである。
【0007】
【課題を解決するための手段】 この課題を解決するた
め、本発明の電子機器は以下に示す構成を備える。すな
わち、複数のマイクロコンピュータと、それぞれのマイ
クロコンピュータがアクセスする、着脱可能な情報記憶
媒体を装着するためのインターフェースとを備える電子
機器において、前記インターフェースを前記複数のマイ
クロコンピュータのいずれかのバスに接続し、バスが接
続されたマイクロコンピュータによる前記インターフェ
ースに装着された情報記憶媒体へのアクセスを可能とす
るバスセレクタと、 前記バスセレクタにより前記複数の
マイクロコンピュータのいずれが前記前記インターフェ
ースに装着された情報記憶媒体にアクセス可能な状態に
あるかを各マイクロコンピュータに通知するための通知
手段を備えるとともに、各マイクロコンピュータは、ブ
ートプログラムを格納するブートメモリと、書き換え可
能であって、処理すべき情報を記憶保持する記憶手段
と、前記ブートプログラムに従い動作開始した際、前記
通知手段より通知された情報に基づいて前記情報記憶媒
体にアクセス可能かどうかを判断する判断手段と、該判
断手段によってアクセス不可であると判断した場合に
は、前記記憶手段に記憶されている従前の処理情報に従
って動作を開始し、アクセス可と判断した場合には、前
記情報記憶媒体に記憶されている処理情報を前記記憶手
段に書き込むことで前記記憶手段の内容を更新し、更新
された処理情報に従って動作を開始する処理手段とを備
える。
め、本発明の電子機器は以下に示す構成を備える。すな
わち、複数のマイクロコンピュータと、それぞれのマイ
クロコンピュータがアクセスする、着脱可能な情報記憶
媒体を装着するためのインターフェースとを備える電子
機器において、前記インターフェースを前記複数のマイ
クロコンピュータのいずれかのバスに接続し、バスが接
続されたマイクロコンピュータによる前記インターフェ
ースに装着された情報記憶媒体へのアクセスを可能とす
るバスセレクタと、 前記バスセレクタにより前記複数の
マイクロコンピュータのいずれが前記前記インターフェ
ースに装着された情報記憶媒体にアクセス可能な状態に
あるかを各マイクロコンピュータに通知するための通知
手段を備えるとともに、各マイクロコンピュータは、ブ
ートプログラムを格納するブートメモリと、書き換え可
能であって、処理すべき情報を記憶保持する記憶手段
と、前記ブートプログラムに従い動作開始した際、前記
通知手段より通知された情報に基づいて前記情報記憶媒
体にアクセス可能かどうかを判断する判断手段と、該判
断手段によってアクセス不可であると判断した場合に
は、前記記憶手段に記憶されている従前の処理情報に従
って動作を開始し、アクセス可と判断した場合には、前
記情報記憶媒体に記憶されている処理情報を前記記憶手
段に書き込むことで前記記憶手段の内容を更新し、更新
された処理情報に従って動作を開始する処理手段とを備
える。
【0008】
【0009】
【0010】
【実施例】以下、添付図面に従って本発明に係る実施例
を詳細に説明する。
を詳細に説明する。
【0011】図1に実施例における電子機器のブロック
構成図を示する。
構成図を示する。
【0012】図中、1はマスタCPU、2はマスタCP
UのブートROM、3はマスタCPU1がアクセスする
RAMであり、外部から供給されるプログラムや定数デ
ータを格納し、またマスタCPU1のワークエリアとし
ても用いる。5は供給すべきプログラムや定数データを
格納したメモリカード、4はそのメモリカード5の内容
をバスを介してアクセスするためのカードアダプタであ
る。6はスレーブCPU、7はスレーブCPU6のブー
トROM、8はスレーブCPU6のアクセスするRAM
であり、外部から供給されるプログラムや定数データを
格納し、またスレーブCPU6のワークエリアとしても
用いる。9、10はそれぞれマスタCPU1及びスレー
ブCPU6が制御すべき負荷が接続されるI/Oであ
る。図示の如く、マスタCPU1とスレーブCPU6は
シリアル通信により、データの送受信が可能になってい
る。
UのブートROM、3はマスタCPU1がアクセスする
RAMであり、外部から供給されるプログラムや定数デ
ータを格納し、またマスタCPU1のワークエリアとし
ても用いる。5は供給すべきプログラムや定数データを
格納したメモリカード、4はそのメモリカード5の内容
をバスを介してアクセスするためのカードアダプタであ
る。6はスレーブCPU、7はスレーブCPU6のブー
トROM、8はスレーブCPU6のアクセスするRAM
であり、外部から供給されるプログラムや定数データを
格納し、またスレーブCPU6のワークエリアとしても
用いる。9、10はそれぞれマスタCPU1及びスレー
ブCPU6が制御すべき負荷が接続されるI/Oであ
る。図示の如く、マスタCPU1とスレーブCPU6は
シリアル通信により、データの送受信が可能になってい
る。
【0013】上述した構成において、本装置に電源が投
入されると、スレーブCPU6はブートROM7に記憶
された必要最小限の初期化処理を行う。この初期化処理
の内容の一つとして、シリアル通信を介してマスタCP
U1からの受信に備えた処理がある。いずれにしても、
初期化処理が終了すると、シリアル通信を介してのマス
タCPU1からのデータ受信待機状態になる。
入されると、スレーブCPU6はブートROM7に記憶
された必要最小限の初期化処理を行う。この初期化処理
の内容の一つとして、シリアル通信を介してマスタCP
U1からの受信に備えた処理がある。いずれにしても、
初期化処理が終了すると、シリアル通信を介してのマス
タCPU1からのデータ受信待機状態になる。
【0014】一方、マスタCPU1も電源投入時にブー
トROM2に記憶されているプログラムに従って必要な
初期化(シリアル通信に係る初期化処理含む)するが、
その後、カードアダプタ4に装着されたメモリカード5
からそこに記憶されている内容を読み出す。読み出した
内容がマスタCPU1のためのプログラム、定数データ
(以下、これらを総称して単にプログラムデータとい
う)ならばRAM3に格納し、スレーブCPU6のため
のプログラムデータならば、シリアル通信によりマスタ
CPU1からスレーブCPU6に送る。スレーブCPU
6はマスタCPU1よりデータの受信があったときに
は、そのプログラムデータをRAM8に格納する。
トROM2に記憶されているプログラムに従って必要な
初期化(シリアル通信に係る初期化処理含む)するが、
その後、カードアダプタ4に装着されたメモリカード5
からそこに記憶されている内容を読み出す。読み出した
内容がマスタCPU1のためのプログラム、定数データ
(以下、これらを総称して単にプログラムデータとい
う)ならばRAM3に格納し、スレーブCPU6のため
のプログラムデータならば、シリアル通信によりマスタ
CPU1からスレーブCPU6に送る。スレーブCPU
6はマスタCPU1よりデータの受信があったときに
は、そのプログラムデータをRAM8に格納する。
【0015】こうして、メモリカード5から必要なデー
タを全て読み出したのち、マスタCPU1は、RAM3
に格納したプログラムに従って制御動作を開始し、スレ
ーブCPU6はRAM8に格納したプログラムに従って
制御動作を開始する。
タを全て読み出したのち、マスタCPU1は、RAM3
に格納したプログラムに従って制御動作を開始し、スレ
ーブCPU6はRAM8に格納したプログラムに従って
制御動作を開始する。
【0016】ここで、実施例におけるメモリカード5の
プログラムデータの構造を図5に示し、以下にそれを説
明する。
プログラムデータの構造を図5に示し、以下にそれを説
明する。
【0017】図示の如く、メモリカード5のアドレス空
間におけるアドレス“00H(Hは16進数を意味す
る。以下、同様。)から“0BH”までの12バイトに
マスタCPU用プログラムデータとスレーブCPU用プ
ログラムデータのそれぞれについてメモリカード内での
格納されているアドレスとサイズ、及びそれぞれの実行
のための最終的なRAM上の格納先アドレスが書き込ま
れている。換言すれば、このメモリカード5のヘッダ部
(アドレス00H〜アドレス0BH)を調べれば、自身
(マスタCPU用プログラムがどこに格納されているの
か、スレーブCPU用プログラムデータがどこにあるの
か判別できるようになっている。
間におけるアドレス“00H(Hは16進数を意味す
る。以下、同様。)から“0BH”までの12バイトに
マスタCPU用プログラムデータとスレーブCPU用プ
ログラムデータのそれぞれについてメモリカード内での
格納されているアドレスとサイズ、及びそれぞれの実行
のための最終的なRAM上の格納先アドレスが書き込ま
れている。換言すれば、このメモリカード5のヘッダ部
(アドレス00H〜アドレス0BH)を調べれば、自身
(マスタCPU用プログラムがどこに格納されているの
か、スレーブCPU用プログラムデータがどこにあるの
か判別できるようになっている。
【0018】上述した構成における電源投入時における
マスタCPU1及びスレーブCPU6の動作を以下に説
明する。
マスタCPU1及びスレーブCPU6の動作を以下に説
明する。
【0019】先ず、マスタCPU1の動作処理手順を図
6のフローチャートに従い説明する。尚、当然のことな
がら、このフローチャートに係るプログラムはブートR
OM2に格納されているものである。
6のフローチャートに従い説明する。尚、当然のことな
がら、このフローチャートに係るプログラムはブートR
OM2に格納されているものである。
【0020】電源が投入されると、先ずステップS1
で、CPU1は自身の制御下にある各回路(図示せ
ず)、及びスレーブCPU6とのシリアル転送にかかる
初期設定を行う。
で、CPU1は自身の制御下にある各回路(図示せ
ず)、及びスレーブCPU6とのシリアル転送にかかる
初期設定を行う。
【0021】次いで、ステップS2に進んで、カードア
ダプタ4を介して、装着されたメモリカード5のヘッダ
を参照し、自身(マスタCPU)のプログラムデータの
記憶位置、サイズ及びスレーブCPU用プログラムデー
タの記憶位置、サイズを調べる。そして、次のステップ
S3において、マスタCPU用プログラムを読み込み、
それを指示されたRAM3のアドレス位置に書き込む。
この後、ステップS4において、スレーブCPU6がシ
リアル受信可になったかを確認する。スレーブCPU6
が受信可能になったと判断した場合には、検出したスレ
ーブCPU6用のプログラムデータの書き込み先アドレ
ス及びサイズをスレーブCPU6に転送し、続いてその
実態であるプログラムデータを送信する。
ダプタ4を介して、装着されたメモリカード5のヘッダ
を参照し、自身(マスタCPU)のプログラムデータの
記憶位置、サイズ及びスレーブCPU用プログラムデー
タの記憶位置、サイズを調べる。そして、次のステップ
S3において、マスタCPU用プログラムを読み込み、
それを指示されたRAM3のアドレス位置に書き込む。
この後、ステップS4において、スレーブCPU6がシ
リアル受信可になったかを確認する。スレーブCPU6
が受信可能になったと判断した場合には、検出したスレ
ーブCPU6用のプログラムデータの書き込み先アドレ
ス及びサイズをスレーブCPU6に転送し、続いてその
実態であるプログラムデータを送信する。
【0022】こうして、マスタCPU1は自身のプログ
ラムがRAM3に格納され、且つ、スレーブCPU6の
動作プログラムの転送が終了すると、その制御をRAM
3に移す(具体的にはマスタCPU1のプログラムカウ
ンタPCをRAM3上の該当アドレスに更新させる)。
ラムがRAM3に格納され、且つ、スレーブCPU6の
動作プログラムの転送が終了すると、その制御をRAM
3に移す(具体的にはマスタCPU1のプログラムカウ
ンタPCをRAM3上の該当アドレスに更新させる)。
【0023】次に、スレーブCPU6の電源投入時にお
ける動作を図7のフローチャートに従って説明する。
尚、このフローチャートに係るプログラムはブートRO
M7に格納されていることは言うまでもない。
ける動作を図7のフローチャートに従って説明する。
尚、このフローチャートに係るプログラムはブートRO
M7に格納されていることは言うまでもない。
【0024】さて、電源が投入されると、ステップS1
1で、スレーブCPU6の制御下にある各回路(不図
示)やマスタCPU1とのシリアル転送にかかる初期化
処理を行う。そして、一連の初期化処理が終了した時点
で、マスタCPU1に受信可であることを示すステータ
ス信号を送出する(先の説明で、マスタCPU1がスレ
ーブCPU6が受信かであるか否かを判断したのは、こ
の信号を調べていることになる)。そして、次のステッ
プS12において、マスタCPU1よりデータ受信に備
える。
1で、スレーブCPU6の制御下にある各回路(不図
示)やマスタCPU1とのシリアル転送にかかる初期化
処理を行う。そして、一連の初期化処理が終了した時点
で、マスタCPU1に受信可であることを示すステータ
ス信号を送出する(先の説明で、マスタCPU1がスレ
ーブCPU6が受信かであるか否かを判断したのは、こ
の信号を調べていることになる)。そして、次のステッ
プS12において、マスタCPU1よりデータ受信に備
える。
【0025】データ受信があったと判断した場合には、
ステップS13に進み、先ず、スレーブCPU用プログ
ラムデータのRAM8に対する書き込み先アドレスとそ
のサイズを入力する。そして、それに続いて転送されて
きたプログラムデータをRAM8の指示されたアドレス
位置から順次書き込んでいく。こうして、指示されたサ
イズ分のデータ書き込みが終了すると、RAM8にはス
レーブCPU6の動作プログラムが展開されたことにな
るから、次のステップS8で、制御をRAM8のプログ
ラムに移す。
ステップS13に進み、先ず、スレーブCPU用プログ
ラムデータのRAM8に対する書き込み先アドレスとそ
のサイズを入力する。そして、それに続いて転送されて
きたプログラムデータをRAM8の指示されたアドレス
位置から順次書き込んでいく。こうして、指示されたサ
イズ分のデータ書き込みが終了すると、RAM8にはス
レーブCPU6の動作プログラムが展開されたことにな
るから、次のステップS8で、制御をRAM8のプログ
ラムに移す。
【0026】以上のようにして、2つ以上のCPUのそ
れぞれのためのプログラムと定数データを同一の記憶媒
体とインタフェースを介して外部から供給できる。
れぞれのためのプログラムと定数データを同一の記憶媒
体とインタフェースを介して外部から供給できる。
【0027】[第2の実施例の説明]図2に第2の実施
例における電子機器のブロック構成図を示す。
例における電子機器のブロック構成図を示す。
【0028】尚、図示で、符号1〜10は上述した第1
の実施例と同じであるので、その説明は割愛する。図示
で、11はスレーブCPU6のためのプログラムと定数
データを実行のために格納するRAMである。このRA
M11は2ポートRAM(いわゆるデュアルポートRA
M)であり、マスタCPU1、スレーブCPU6の双方
のCPUバスに接続されていて、各々からアクセスする
ことが可能である。またマスタCPU1はI/O9を介
してスレーブCPU6のHALT信号とRESET信号
を制御できる。
の実施例と同じであるので、その説明は割愛する。図示
で、11はスレーブCPU6のためのプログラムと定数
データを実行のために格納するRAMである。このRA
M11は2ポートRAM(いわゆるデュアルポートRA
M)であり、マスタCPU1、スレーブCPU6の双方
のCPUバスに接続されていて、各々からアクセスする
ことが可能である。またマスタCPU1はI/O9を介
してスレーブCPU6のHALT信号とRESET信号
を制御できる。
【0029】マスタCPU1は、電源投入時にブートR
OM2に記憶されているプログラムに従ってメモリカー
ド5からその内容を読み出し、マスタCPU用プログラ
ムデータである場合にはRAM3に格納する。また、メ
モリカード5から読み出した内容がスレーブCPU6の
ためのプログラムデータであれば、2ポートRAM11
に格納する。この作業の間、マスタCPU1はHALT
信号により、スレーブCPU6を停止状態に保持し、メ
モリカードから必要なデータを全て読み出したのち、ス
レーブCPU6のHALT状態を解除するとともに、R
ESET信号によりリセットする。リセットされたスレ
ーブCPU6は2ポートRAM11に格納されているプ
ログラムに従って動作を開始する。
OM2に記憶されているプログラムに従ってメモリカー
ド5からその内容を読み出し、マスタCPU用プログラ
ムデータである場合にはRAM3に格納する。また、メ
モリカード5から読み出した内容がスレーブCPU6の
ためのプログラムデータであれば、2ポートRAM11
に格納する。この作業の間、マスタCPU1はHALT
信号により、スレーブCPU6を停止状態に保持し、メ
モリカードから必要なデータを全て読み出したのち、ス
レーブCPU6のHALT状態を解除するとともに、R
ESET信号によりリセットする。リセットされたスレ
ーブCPU6は2ポートRAM11に格納されているプ
ログラムに従って動作を開始する。
【0030】以上のようにして、2つ以上のCPUのた
めのプログラム、定数データを同一のインタフェースを
介して外部から供給できる。尚、このようにすること
で、スレーブCPU6のブートROMが不要にもなる。
めのプログラム、定数データを同一のインタフェースを
介して外部から供給できる。尚、このようにすること
で、スレーブCPU6のブートROMが不要にもなる。
【0031】[第3の実施例の説明]図3に第3の実施
例における電子機器のブロック構成図を示す。尚、同一
符号は上述した第1の実施例と同じである。
例における電子機器のブロック構成図を示す。尚、同一
符号は上述した第1の実施例と同じである。
【0032】図示において、12はメモリカードをアク
セスするめのバスを切り換えるバスセレクタ部であり、
13はバスセレクタ12の選択対象を指示するスイッチ
部である。スイッチ部13の設定が「A」側のとき、マ
スタCPU1がメモリカードの内容を読み出すことがで
き、スイッチ部13の設定が「B」側のときスレーブC
PU6がメモリカードの内容を読み出すことができる。
またスイッチ部13の設定状態はSEL信号としてそれ
ぞれのCPUのI/Oに入力される。14、15は電気
的消去/書き込みが可能なEEPROM(電気的に消去
可能な不揮発性メモリ)であり、各CPUが実行すべき
プログラム、定数データを格納する。EEPROMの替
わりにバッテリーバックアップされたRAMを使用する
こともできる。
セスするめのバスを切り換えるバスセレクタ部であり、
13はバスセレクタ12の選択対象を指示するスイッチ
部である。スイッチ部13の設定が「A」側のとき、マ
スタCPU1がメモリカードの内容を読み出すことがで
き、スイッチ部13の設定が「B」側のときスレーブC
PU6がメモリカードの内容を読み出すことができる。
またスイッチ部13の設定状態はSEL信号としてそれ
ぞれのCPUのI/Oに入力される。14、15は電気
的消去/書き込みが可能なEEPROM(電気的に消去
可能な不揮発性メモリ)であり、各CPUが実行すべき
プログラム、定数データを格納する。EEPROMの替
わりにバッテリーバックアップされたRAMを使用する
こともできる。
【0033】マスタCPU1、スレーブCPU6は共に
電源投入時にそれぞれのブートROM2、7のプログラ
ムに従って立ち上がる。まず、SEL信号の状態を調
べ、メモリカード5からプログラムを読み出すべきか否
かを判定する。SEL信号が「0」の時マスタCPU1
はメモリカードの内容をEEPROM14に格納し、そ
の後マスタCPU1はブートROM2のプログラムによ
る制御から新たに更新されたEEPROM14のプログ
ラムによる制御へと遷移する。
電源投入時にそれぞれのブートROM2、7のプログラ
ムに従って立ち上がる。まず、SEL信号の状態を調
べ、メモリカード5からプログラムを読み出すべきか否
かを判定する。SEL信号が「0」の時マスタCPU1
はメモリカードの内容をEEPROM14に格納し、そ
の後マスタCPU1はブートROM2のプログラムによ
る制御から新たに更新されたEEPROM14のプログ
ラムによる制御へと遷移する。
【0034】一方、スレーブCPU6はメモリカード5
からプログラムを読み出すことなく、ブートROM7の
プログラムによる制御から更新されなかったEEPRO
M15のプログラムによる制御へと遷移する。SEL信
号が「1」の時はその逆である。
からプログラムを読み出すことなく、ブートROM7の
プログラムによる制御から更新されなかったEEPRO
M15のプログラムによる制御へと遷移する。SEL信
号が「1」の時はその逆である。
【0035】以上のようにして、2つ以上のCPUのた
めのプログラムのバージヨアツプを外部から供給できる
ことになる。
めのプログラムのバージヨアツプを外部から供給できる
ことになる。
【0036】[第4の実施例の説明]第4の実施例にお
けるブロック構成図を図4に示し、以下に説明する。符
号の説明は上記実施例と同じである。
けるブロック構成図を図4に示し、以下に説明する。符
号の説明は上記実施例と同じである。
【0037】図示において、16はモデムである。モデ
ム16とCPU1は例えばRS232Cで接続される。
公衆回線を介して送られてきたプログラムデータはRA
M3もしくはEEPROM14に格納される。
ム16とCPU1は例えばRS232Cで接続される。
公衆回線を介して送られてきたプログラムデータはRA
M3もしくはEEPROM14に格納される。
【0038】以上のようにして、CPUのためのプログ
ラム、定数データのバージョンアップを外部の装置から
供給できる。
ラム、定数データのバージョンアップを外部の装置から
供給できる。
【0039】以上説明したように本実施例によれば、同
一の情報供給装置から複数のCPUに対するプログラム
データ、すなわち、プログラムそのものとそのプログラ
ムが参照する定数データを供給することが可能になる。
一の情報供給装置から複数のCPUに対するプログラム
データ、すなわち、プログラムそのものとそのプログラ
ムが参照する定数データを供給することが可能になる。
【0040】特に、第1のCPUが読みだしたデータが
第2のCPUに必要なデータであった場合、共通にアク
セス可能なメモリ領域にそのデータを格納し、その後第
2のCPUを起動することで、同一の記憶媒体から複数
のCPUのいずれかに必要なデータを供給できる。
第2のCPUに必要なデータであった場合、共通にアク
セス可能なメモリ領域にそのデータを格納し、その後第
2のCPUを起動することで、同一の記憶媒体から複数
のCPUのいずれかに必要なデータを供給できる。
【0041】さらに、複数CPUのそれぞれから記憶媒
体へのアクセス経路を切り換えることで、同一の記憶媒
体から複数のCPUのいずれかに必要なデータを供給で
きた。
体へのアクセス経路を切り換えることで、同一の記憶媒
体から複数のCPUのいずれかに必要なデータを供給で
きた。
【0042】また、外部からの供給手段として、メモリ
カードやフロッピーデイスクなどのオフラインメデイア
以外に、公衆回線やLANを用いることで、遠隔地から
のバージョンアップも可能となる。
カードやフロッピーデイスクなどのオフラインメデイア
以外に、公衆回線やLANを用いることで、遠隔地から
のバージョンアップも可能となる。
【0043】
【発明の効果】以上説明したように本発明によれば、第
1には、複数のマイクロコンピュータを有する電子機器
において、共通のインターフェースを使用しつつ、それ
らの中の所望とするマイクロコンピュータ用のプログラ
ムのみを更新することが可能になる。
1には、複数のマイクロコンピュータを有する電子機器
において、共通のインターフェースを使用しつつ、それ
らの中の所望とするマイクロコンピュータ用のプログラ
ムのみを更新することが可能になる。
【図1】第1の実施例における電子機器のブロック構成
図である。
図である。
【図2】第2の実施例における電子機器のブロック構成
図である。
図である。
【図3】第3の実施例における電子機器のブロック構成
図である。
図である。
【図4】第4の実施例における電子機器のブロック構成
図である。
図である。
【図5】実施例におけるメモリカード内部のデータ構造
説明図である。
説明図である。
【図6】第1の実施例におけるマスタCPUのブートプ
ログラムの処理内容を示すフローチャートである。
ログラムの処理内容を示すフローチャートである。
【図7】第1の実施例におけるスレーブCPUのブート
プログラムの処理内容を示すフローチャートである。
プログラムの処理内容を示すフローチャートである。
1 マスタCPU 2、7 ブートROM 3、8 RAM 4 メモリアダプタ 5 メモリカード 6 スレーブCPU 9、10 I/O 11 2ポートRAM 12 バスセレクタ 13 スイッチ部 14、15 EEPROM 16 モデム
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G06F 9/06 G06F 15/16
Claims (3)
- 【請求項1】 複数のマイクロコンピュータと、それぞ
れのマイクロコンピュータがアクセスする、着脱可能な
情報記憶媒体を装着するためのインターフェースとを備
える電子機器において、 前記インターフェースを前記複数のマイクロコンピュー
タのいずれかのバスに接続し、バスが接続されたマイク
ロコンピュータによる前記インターフェースに装着され
た情報記憶媒体へのアクセスを可能とするバスセレクタ
と、 前記バスセレクタにより前記複数のマイクロコンピュー
タのいずれが前記前記インターフェースに装着された情
報記憶媒体にアクセス可能な状態にあるかを各マイクロ
コンピュータに通知するための通知手段を備えるととも
に、 各マイクロコンピュータは、 ブートプログラムを格納するブートメモリと、 書き換え可能であって、処理すべき情報を記憶保持する
記憶手段と、 前記ブートプログラムに従い動作開始した際、前記通知
手段より通知された情報に基づいて前記情報記憶媒体に
アクセス可能かどうかを判断する判断手段と、 該判断手段によってアクセス不可であると判断した場合
には、前記記憶手段に記憶されている従前の処理情報に
従って動作を開始し、アクセス可と判断した場合には、
前記情報記憶媒体に記憶されている処理情報を前記記憶
手段に書き込むことで前記記憶手段の内容を更新し、更
新された処理情報に従って動作を開始する処理手段とを
備えることを特徴とする電子機器。 - 【請求項2】 前記記憶手段には、各マイクロコンピュ
ータで実行されるプログラム及び該プログラムで参照さ
れるデータが記憶されることを特徴とする請求項第1項
に記載の電子機器。 - 【請求項3】 前記記憶手段は、EEPROMであるこ
とを特徴とする請求項第1項又は第2項に記載の電子機
器。
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