JPS59154564A - プログラマブルコントロ−ラ - Google Patents
プログラマブルコントロ−ラInfo
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- JPS59154564A JPS59154564A JP58028541A JP2854183A JPS59154564A JP S59154564 A JPS59154564 A JP S59154564A JP 58028541 A JP58028541 A JP 58028541A JP 2854183 A JP2854183 A JP 2854183A JP S59154564 A JPS59154564 A JP S59154564A
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- Japan
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- memory
- address
- data
- processors
- processor
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3824—Operand accessing
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、プログラマブルコントローラに係Ｄ、特に高
速応答及び、高信頼度が要求されるシステムを制御する
のに好適なプログラマブルコントローラに関する。
速応答及び、高信頼度が要求されるシステムを制御する
のに好適なプログラマブルコントローラに関する。
近年、種々のプロセスやシステＡの規模及び機能の向上
に伴い、これを制御するプログラマブルコントローラの
高速化高信頼化が要求されている。
に伴い、これを制御するプログラマブルコントローラの
高速化高信頼化が要求されている。
このうちの高速化については、従来マイクロコンピュー
タのハードウェア面での高速化に主に頼ってきたが、今
後、ハードウェアの高速化にも限界があり、コスト的に
問題がある。また、マルチプロセッサ方式は、高速化及
び高信頼化を目的とするものである。このマルチプロセ
ッサ方式は、従来、各プロセッサが独立な処理を並行し
て行うように構成されている。このため、プログラム読
み出し時に共通バスにおける待ち時間が問題になったυ
、マルチプロセッサを統括制御する制御プログラムのオ
ーバーヘッドのロス時間が問題になったりして、思った
ほどの高速化ができなかった。
タのハードウェア面での高速化に主に頼ってきたが、今
後、ハードウェアの高速化にも限界があり、コスト的に
問題がある。また、マルチプロセッサ方式は、高速化及
び高信頼化を目的とするものである。このマルチプロセ
ッサ方式は、従来、各プロセッサが独立な処理を並行し
て行うように構成されている。このため、プログラム読
み出し時に共通バスにおける待ち時間が問題になったυ
、マルチプロセッサを統括制御する制御プログラムのオ
ーバーヘッドのロス時間が問題になったりして、思った
ほどの高速化ができなかった。
更に、互いのプロセッサがタイミングを取って処理する
必要がある場合、相互の待ち時間や、同期を取るための
複雑なプログラムを要するという欠点があった。また、
マルチプロセツザシステムで、高信頼化を計るために、
相互の出力結果を照合する場合、プロセッサ間の処理タ
イミングの差に対処するために、誤動作検出時間にある
幅をもたせる必要があシ、複雑になるとともに、細部に
渡る検出が不可能であるという欠点もあった。
必要がある場合、相互の待ち時間や、同期を取るための
複雑なプログラムを要するという欠点があった。また、
マルチプロセツザシステムで、高信頼化を計るために、
相互の出力結果を照合する場合、プロセッサ間の処理タ
イミングの差に対処するために、誤動作検出時間にある
幅をもたせる必要があシ、複雑になるとともに、細部に
渡る検出が不可能であるという欠点もあった。
本発明の目的は、上記した従来技術の欠点をなくシ、プ
ログラミングが容易で、ノ・−ド構成が簡単で、プロセ
ッサ台数に応じて処理速度の向上が計れ、また、容易に
高信頼化が計れるようにした、マルチプロセッサ方式の
プログラマブルコントローラを提供することにある。
ログラミングが容易で、ノ・−ド構成が簡単で、プロセ
ッサ台数に応じて処理速度の向上が計れ、また、容易に
高信頼化が計れるようにした、マルチプロセッサ方式の
プログラマブルコントローラを提供することにある。
本発明は、プログラマブルコントローラで処理されるア
プリケーションプログラムに於ては、種種のオペランド
に対して同一演算を多数行うことが多いことに着目し、
オペランドは複数プロセッサの各々のメモリに格納し、
命令は共通のメモリに格納するようにしてプログラミン
グを簡単化するとともに、複数プロセッサの制御を共通
の制御回路により完全に同期化して、並夕１１処理金行
うようにしたことを特徴とするものである。
プリケーションプログラムに於ては、種種のオペランド
に対して同一演算を多数行うことが多いことに着目し、
オペランドは複数プロセッサの各々のメモリに格納し、
命令は共通のメモリに格納するようにしてプログラミン
グを簡単化するとともに、複数プロセッサの制御を共通
の制御回路により完全に同期化して、並夕１１処理金行
うようにしたことを特徴とするものである。
以下、本発明を第１図の実施例によシ詳細に説明する。
本実施例は、説明を簡単にするために、処理装置はマス
ク処理装置（以下ＭＰＵと略記する）３及びスレーブ処
理装置（以下ＳＰＵと略記する）４の２個としており、
これらは命令メモリ１、及びプロセス信号の入出力を行
う入出力装置２を共有し、命令メモリ１に書き込まれた
プログラムに従って並列動作を行い、入出力装置２を介
してプロセスを制御する。各処理装ｊｆ３，４にはそれ
ぞれ、プロセッサ８１，８２、オペランド番地メモ！Ｊ
６１，６２、入出力バックアメモリ７１゜７２、デュア
ルポートメモリ９１．９２が設けられ、またＭＰＵ３に
はプログラム制御部５が設けられている。このうちオペ
ランド番地メモリ６１゜６２は、命令メモリ１内の命令
の１つの間接アドレス指定に応じて、各バックアメモリ
７１．７２やその他のレジスタ内の夫々のオペランドを
指定するアドレスを格納するもので、入出カバツクアメ
モリ７１．７２は高速化を目的として入出力装置２内の
主メモリのバッファとしての役割を果す。
ク処理装置（以下ＭＰＵと略記する）３及びスレーブ処
理装置（以下ＳＰＵと略記する）４の２個としており、
これらは命令メモリ１、及びプロセス信号の入出力を行
う入出力装置２を共有し、命令メモリ１に書き込まれた
プログラムに従って並列動作を行い、入出力装置２を介
してプロセスを制御する。各処理装ｊｆ３，４にはそれ
ぞれ、プロセッサ８１，８２、オペランド番地メモ！Ｊ
６１，６２、入出力バックアメモリ７１゜７２、デュア
ルポートメモリ９１．９２が設けられ、またＭＰＵ３に
はプログラム制御部５が設けられている。このうちオペ
ランド番地メモリ６１゜６２は、命令メモリ１内の命令
の１つの間接アドレス指定に応じて、各バックアメモリ
７１．７２やその他のレジスタ内の夫々のオペランドを
指定するアドレスを格納するもので、入出カバツクアメ
モリ７１．７２は高速化を目的として入出力装置２内の
主メモリのバッファとしての役割を果す。
更にデュアルポートメモリ９１．９２はＭＰＵ３と５Ｐ
０４間のデータ転送を直接行うために設けられている。
０４間のデータ転送を直接行うために設けられている。
第２図は、乗算２組を並列処理する時のプログラムを示
しており、この例を用いて本実施例に於る並列処理の基
本的な制御方法及び各メモリの内容について説明する。
しており、この例を用いて本実施例に於る並列処理の基
本的な制御方法及び各メモリの内容について説明する。
まず第２図の左らんの乗算の意味は、（ａ）によってａ
番地の内容を表わすものとし、ＭＰＵ３ではａ番地の内
容とｂ番地の内容を乗じてその結果をＣ番地に格納する
という意味である。５ＰＵ４の方も同様である。そして
この２組の乗算に対して、プログラムは同図の右らんに
あるような表現とする。一方、命令及び各オペランドの
格納状態は第３図に示されており、命令メモリ１の例え
ば００００番地に、乗算を示す命令コードとオペランド
番地の格納番地の先ａＰが人っている。この番地Ｐは間
接アドレス指定を行うもので、オペランド番地メモ！７
６１．６２内の番地を指定する。このＰによって指定さ
れたメモリ６１．６２の内容は夫々ａ、Ｘというアドレ
スであり、プログラムとの対応では、メ°モリ７６１の
Ｐ番地の内容＝ （Ｐ ） ＝ ａ 、メモリ６２のＰ
番地の内容−ＩＰ）＝ｘである。更にこのａ番地やＸ番
地に対応して、入出力バッファメモリ７１．７２内のデ
ータ、つまシ実際のオペランドが指定される。
番地の内容を表わすものとし、ＭＰＵ３ではａ番地の内
容とｂ番地の内容を乗じてその結果をＣ番地に格納する
という意味である。５ＰＵ４の方も同様である。そして
この２組の乗算に対して、プログラムは同図の右らんに
あるような表現とする。一方、命令及び各オペランドの
格納状態は第３図に示されており、命令メモリ１の例え
ば００００番地に、乗算を示す命令コードとオペランド
番地の格納番地の先ａＰが人っている。この番地Ｐは間
接アドレス指定を行うもので、オペランド番地メモ！７
６１．６２内の番地を指定する。このＰによって指定さ
れたメモリ６１．６２の内容は夫々ａ、Ｘというアドレ
スであり、プログラムとの対応では、メ°モリ７６１の
Ｐ番地の内容＝ （Ｐ ） ＝ ａ 、メモリ６２のＰ
番地の内容−ＩＰ）＝ｘである。更にこのａ番地やＸ番
地に対応して、入出力バッファメモリ７１．７２内のデ
ータ、つまシ実際のオペランドが指定される。
第３図ではバッファメモリ７１のａ番地はデータ１０で
あり、バッファメモリ７２のＸ番地はデータ３である。
あり、バッファメモリ７２のＸ番地はデータ３である。
オペランド番地メモリ６１．６２の続く番地Ｐ＋１．Ｐ
＋２も同様で、このように本実施例では、プログラム上
の１つの間接アドレスＰによって、各処理装置３．４の
オペランドを同時に指定する構造となっている。
＋２も同様で、このように本実施例では、プログラム上
の１つの間接アドレスＰによって、各処理装置３．４の
オペランドを同時に指定する構造となっている。
第４図は、本実施例によって第２図の２つの乗′Ｓを第
３図のデータに対して並列処理する時の処理のフローチ
ャートで、これ罠よって基本的な動作説明を行う。まず
ＭＰＵａ内のプログラム制御部５からのアドレス指定く
より、ステップ１００では命令メモ＋７１のａ番地から
第３図の命令が読み出されるとする。この時５ＰＵ４は
待機状態（ＭＯＰＩである。ステップ１０１，２０１で
は、各処理装置３．４はともにその命令をとり込み、解
読する。この解読によね命令コードが乗算であることか
ら、２個のオペランドをとシ込みその乗算結果を別のア
ドレスへ格納することがわかる。
３図のデータに対して並列処理する時の処理のフローチ
ャートで、これ罠よって基本的な動作説明を行う。まず
ＭＰＵａ内のプログラム制御部５からのアドレス指定く
より、ステップ１００では命令メモ＋７１のａ番地から
第３図の命令が読み出されるとする。この時５ＰＵ４は
待機状態（ＭＯＰＩである。ステップ１０１，２０１で
は、各処理装置３．４はともにその命令をとり込み、解
読する。この解読によね命令コードが乗算であることか
ら、２個のオペランドをとシ込みその乗算結果を別のア
ドレスへ格納することがわかる。
そこで続すてステップ１０２，１０３はＭ Ｐ Ｕ ３
のオペランドフェッチに相当し、ステップ１０２でメモ
リ６１のＰ番地から番地ａを読み出し、更にバッファメ
モリ７１のａ番地からその内容１０をオペランドとして
読み出し、プロセッサ８１内にレジスタに７エツチする
。ステップ１０３では同様にメモリ６１のＰ＋１ｉ地か
ら番地すを読み出し、これからオペランド５をとシ込む
。同様にこれらと同期してステップ２０２，２０３では
プロセッサ８２へ（ｘ）＝３及び（ｙ）＝４がフェッチ
される。続いてステップ１０４，２０４のタイミングで
は、プロセッサ８１．８２による乗算が同時実行され、
ステップ１０５，２０５ではその結果が、間接アドレス
Ｐ＋２により各バックアメモリ７１．７２内に指定され
たアドレスｃ、 ｚ（この指定はオペランドフェッチ
と同様）へ夫々格納されて、第２図の１組の乗算の並列
処理が終了する。ステップ１０６では、制御がプログラ
ム制御部５へ戻され、そこでアドレスが＋１されて、次
の命令メモリ１のアドレス０００１番の実行に移る。但
しジャンプのある場合にはこのステップ１０６でアドレ
ス指定算等が行われる。この時の５ＰＵ４のステップ２
０６Ｆｉ待機状態である。
のオペランドフェッチに相当し、ステップ１０２でメモ
リ６１のＰ番地から番地ａを読み出し、更にバッファメ
モリ７１のａ番地からその内容１０をオペランドとして
読み出し、プロセッサ８１内にレジスタに７エツチする
。ステップ１０３では同様にメモリ６１のＰ＋１ｉ地か
ら番地すを読み出し、これからオペランド５をとシ込む
。同様にこれらと同期してステップ２０２，２０３では
プロセッサ８２へ（ｘ）＝３及び（ｙ）＝４がフェッチ
される。続いてステップ１０４，２０４のタイミングで
は、プロセッサ８１．８２による乗算が同時実行され、
ステップ１０５，２０５ではその結果が、間接アドレス
Ｐ＋２により各バックアメモリ７１．７２内に指定され
たアドレスｃ、 ｚ（この指定はオペランドフェッチ
と同様）へ夫々格納されて、第２図の１組の乗算の並列
処理が終了する。ステップ１０６では、制御がプログラ
ム制御部５へ戻され、そこでアドレスが＋１されて、次
の命令メモリ１のアドレス０００１番の実行に移る。但
しジャンプのある場合にはこのステップ１０６でアドレ
ス指定算等が行われる。この時の５ＰＵ４のステップ２
０６Ｆｉ待機状態である。
第２図は、２組の乗算としたが、これを２組の加算等と
しても全く同様であわ、本実施例の基本的動作、つまり
ｎ組（処理装置をｎ台とした時）の同一種請の演算の並
列処理は以上のようである。
しても全く同様であわ、本実施例の基本的動作、つまり
ｎ組（処理装置をｎ台とした時）の同一種請の演算の並
列処理は以上のようである。
そこで次にこの基本的動作を組合わせて、制御系でよく
使われる形の次の式 ％式％（１） の処理動作を説明する。式（１）の演算は、従来のアナ
ログ制御においては、第５図に示すような、演算増幅器
１０を用いて行っていたものである。この演算は、同図
の演算式に示すように、Ｘｌ〜ｘ４の４人力に対応する
増幅度Ｇｌ ＝ｕｒ ｌＲｘ 。
使われる形の次の式 ％式％（１） の処理動作を説明する。式（１）の演算は、従来のアナ
ログ制御においては、第５図に示すような、演算増幅器
１０を用いて行っていたものである。この演算は、同図
の演算式に示すように、Ｘｌ〜ｘ４の４人力に対応する
増幅度Ｇｌ ＝ｕｒ ｌＲｘ 。
（ｆ＝１〜４ンで増幅した結果の総和をｙとして出力す
るものである。この演算を、本実施例で行った場合の各
情報の格納場所及び流れが第６図に示され、その演算処
理の時間経過を示すタイムチャートが第７図に示されて
いる。また第８図〜第１１図は、第７図の各処理ステッ
プ１〜■毎に、情報の場所と流れを局部的に示しだもの
である。
るものである。この演算を、本実施例で行った場合の各
情報の格納場所及び流れが第６図に示され、その演算処
理の時間経過を示すタイムチャートが第７図に示されて
いる。また第８図〜第１１図は、第７図の各処理ステッ
プ１〜■毎に、情報の場所と流れを局部的に示しだもの
である。
第６図の命令メモリ１、オペランド番地メモリ６１．６
２の内容は、あらかじめプログラムとして格納されてい
るものであり、人出カバツクアメモリ７１．７２の人力
Ｘ１＝Ｘ４のデータは、プロセＸ ６Ｄ動キに従イ時々
刻々変化するプロセス情報である。ここで、入出方装ｆ
２とバッファメモリ７１．７２の間では、久方情報は常
例転送され、人出カバツクアメモリ７１．７２にはいつ
も新しいプロセス情報が格納されている。一方、出方情
報は、プロセッサ８１．８２から送られた時、入出カバ
ツクアメモリ７１．７２へ一時誉き込まれ、その後入出
力装置２へ転送されるものである。
２の内容は、あらかじめプログラムとして格納されてい
るものであり、人出カバツクアメモリ７１．７２の人力
Ｘ１＝Ｘ４のデータは、プロセＸ ６Ｄ動キに従イ時々
刻々変化するプロセス情報である。ここで、入出方装ｆ
２とバッファメモリ７１．７２の間では、久方情報は常
例転送され、人出カバツクアメモリ７１．７２にはいつ
も新しいプロセス情報が格納されている。一方、出方情
報は、プロセッサ８１．８２から送られた時、入出カバ
ツクアメモリ７１．７２へ一時誉き込まれ、その後入出
力装置２へ転送されるものである。
式（１）の処理は、第７図のように１本実施例では乗算
、加算それぞれ２ステツプの合計４ステツプのプログラ
ムにょｐ実行されることを示してｂる。
、加算それぞれ２ステツプの合計４ステツプのプログラ
ムにょｐ実行されることを示してｂる。
即ち、ステップＩでは、ＭＰＵ３でＸ１ＸＧ（，５ＰＵ
４でＸｓ ×Ｇ１を並行して算出し、それぞレフロセッ
？８１．８２の内部のレジスタＷＯＲＫｌｌ、１２・へ
その結果を格納する。この動作は第２〜第４図で説明し
た基本的動作を１回行うことにより実行され、この実行
（ステップＩ）に関係する各メモリ内容が第８図に示さ
れている。っｔｂ、命令メモリ１０１番地の内容”Ｘ、
Ｂ”という命令に応じて、オペランド番地メモ！ｊ６１
．６２のＢ、Ｂ＋１番地で指定されたバッファメモリ６
１゜６２のＸｌ＋Ｘ３番地の内容と、番地に代って定数
リテラルで与えられた定数（Ｇ＋ ＝）５． （０３
＝）３がそれぞれ乗じられ、それらの結果５．９がプロ
セッサ８１．８２内のレジスタＷＯＲ，Ｋｌｌ。
４でＸｓ ×Ｇ１を並行して算出し、それぞレフロセッ
？８１．８２の内部のレジスタＷＯＲＫｌｌ、１２・へ
その結果を格納する。この動作は第２〜第４図で説明し
た基本的動作を１回行うことにより実行され、この実行
（ステップＩ）に関係する各メモリ内容が第８図に示さ
れている。っｔｂ、命令メモリ１０１番地の内容”Ｘ、
Ｂ”という命令に応じて、オペランド番地メモ！ｊ６１
．６２のＢ、Ｂ＋１番地で指定されたバッファメモリ６
１゜６２のＸｌ＋Ｘ３番地の内容と、番地に代って定数
リテラルで与えられた定数（Ｇ＋ ＝）５． （０３
＝）３がそれぞれ乗じられ、それらの結果５．９がプロ
セッサ８１．８２内のレジスタＷＯＲ，Ｋｌｌ。
１２にセットされる。ここでリテラルというのは、実際
のデータの入ったバックアメモリの番地を指定する代り
に、そのデータ自体を番地メモリ６１゜６２の内容で与
える技法で、定数や文字などに対して計算機でよく使わ
れているものである。
のデータの入ったバックアメモリの番地を指定する代り
に、そのデータ自体を番地メモリ６１゜６２の内容で与
える技法で、定数や文字などに対して計算機でよく使わ
れているものである。
以上のように第７図のステップＩが終了すると、プログ
ラム制御部名から次の命令であるＩ＋１番地の読み出し
が命令メモリ１に要求され、ステップ■の乗算が同ＩＫ
行われる。この時の情報及びその流れが第９図に示され
ており、Ｇ！ ｘ、＋２０．０４ Ｘ４＝ ３０がＭＰ
Ｕ３，５ＰＵ４で夫夫並列処理されてレジスタＷＯＲＫ
２１ 、 ２２ヘソれぞれ格納される。
ラム制御部名から次の命令であるＩ＋１番地の読み出し
が命令メモリ１に要求され、ステップ■の乗算が同ＩＫ
行われる。この時の情報及びその流れが第９図に示され
ており、Ｇ！ ｘ、＋２０．０４ Ｘ４＝ ３０がＭＰ
Ｕ３，５ＰＵ４で夫夫並列処理されてレジスタＷＯＲＫ
２１ 、 ２２ヘソれぞれ格納される。
第７図の第■ステップも、その詳細な動作は第４図のフ
ローで説明したものと同じであるが、この場合はプロセ
ッサ８１内のレジスタＷＯＲＫＩＩ。
ローで説明したものと同じであるが、この場合はプロセ
ッサ８１内のレジスタＷＯＲＫＩＩ。
ＷＯＲＫ２１の内容をＭＰ［Ｊ３で加え、同時にプロセ
ッサ８２内のレジスタＷＯＲＫＩ２．ＷＯＲＫ２２の内
容を５ＰＵ４で加える。従って番地レジスタ７１．７２
のＢ＋６〜Ｂ＋７番地の内容はレジスタのアドレスばか
りとなり、この時の情報及びその流れは第１０図に示さ
れている。また加算の結果はＭＰＵ３ではレジスタＷＯ
ＲＫ３１に格納されるが、５ＰＵ４ではデュアルポート
メモリ９２内のアドレスＤＰＯＲ１２に格納される。こ
れは次に続く第■ステップで、両プロセッサ８１．８２
の結果を加算するから、プロセッサ８２の演算結果を、
プロセッサ８１に取り込めるようにするためである。
ッサ８２内のレジスタＷＯＲＫＩ２．ＷＯＲＫ２２の内
容を５ＰＵ４で加える。従って番地レジスタ７１．７２
のＢ＋６〜Ｂ＋７番地の内容はレジスタのアドレスばか
りとなり、この時の情報及びその流れは第１０図に示さ
れている。また加算の結果はＭＰＵ３ではレジスタＷＯ
ＲＫ３１に格納されるが、５ＰＵ４ではデュアルポート
メモリ９２内のアドレスＤＰＯＲ１２に格納される。こ
れは次に続く第■ステップで、両プロセッサ８１．８２
の結果を加算するから、プロセッサ８２の演算結果を、
プロセッサ８１に取り込めるようにするためである。
次に第■ステップでは、両ブロセッザ８１゜８２のいｔ
′−１での演算結果を加算して式（１）のｙを求め、入
出力バッファメモリ７１のｙ番地にこれを格納する。こ
れは最終的には入出力装置２を経由し７てプロセスへ送
られる。ここで入出力装置２とバッファ７１の間のデー
タの転送は、プロセッサ８１とは独立に実行されるが、
バッファメモリ７１の全アドレス分を常時転送するのは
転送効率上好ましくない。そのため番地メモリ６１によ
り使用されたアドレスの分だけを転送するものとする。
′−１での演算結果を加算して式（１）のｙを求め、入
出力バッファメモリ７１のｙ番地にこれを格納する。こ
れは最終的には入出力装置２を経由し７てプロセスへ送
られる。ここで入出力装置２とバッファ７１の間のデー
タの転送は、プロセッサ８１とは独立に実行されるが、
バッファメモリ７１の全アドレス分を常時転送するのは
転送効率上好ましくない。そのため番地メモリ６１によ
り使用されたアドレスの分だけを転送するものとする。
またこの第■ステップでは、演ｔｉｅ行うのは、プロセ
ッサ８１側だけであシ、プロセッサ８２側は無効処理を
行う。本例では、無効処理を行うためのダミーのレジス
タＷＯＲＫＯ２を用い、その内容同志を加算してまたレ
ジスタＷＯＲＫＯ２に再格納する。この時の情報及びそ
の流れが第１１図に示されている。
ッサ８１側だけであシ、プロセッサ８２側は無効処理を
行う。本例では、無効処理を行うためのダミーのレジス
タＷＯＲＫＯ２を用い、その内容同志を加算してまたレ
ジスタＷＯＲＫＯ２に再格納する。この時の情報及びそ
の流れが第１１図に示されている。
本実施例の動作は以上の通りであるが、制御目的の処理
は乗算、加算の規則的なくり返しが多く、従って本実施
例によるとハードの構造もプログラムも簡単で、そのプ
ログラムによる制御も単純なものですみ、並列処理を同
期して行う処理装置を２．３．・・・・・・台と増加さ
せると、Ｉヨぼ全体の処理速度も２，３．・・・・・・
倍にできる。また、第１図の実施例でＭＰＵ３，５ＰＵ
４に同一内容の処理を行わせ、その結果を比較照合する
とめう場合にも、各処理ステップが、第７図のように、
完全に同期して進行するので、詳細で正確な比較が容易
に実行でき、高信頼化システムを容易に実現できる。
は乗算、加算の規則的なくり返しが多く、従って本実施
例によるとハードの構造もプログラムも簡単で、そのプ
ログラムによる制御も単純なものですみ、並列処理を同
期して行う処理装置を２．３．・・・・・・台と増加さ
せると、Ｉヨぼ全体の処理速度も２，３．・・・・・・
倍にできる。また、第１図の実施例でＭＰＵ３，５ＰＵ
４に同一内容の処理を行わせ、その結果を比較照合する
とめう場合にも、各処理ステップが、第７図のように、
完全に同期して進行するので、詳細で正確な比較が容易
に実行でき、高信頼化システムを容易に実現できる。
そしてこの比較照合を目的とする場合は、オペランド番
地メモリ６１．６２を共通化してよりハード構造を簡単
化することも可能である。
地メモリ６１．６２を共通化してよりハード構造を簡単
化することも可能である。
以上の説明から明らかなように、本発明によれば、プロ
グラミングが容易で、ハード構成が簡単で、プロセッサ
台数を増やすだけで処理速度の向上が計れ、また、容易
に高信頼化が計れる、安価で高速、高信頼性のプログラ
マブルコントローラを実現できる。
グラミングが容易で、ハード構成が簡単で、プロセッサ
台数を増やすだけで処理速度の向上が計れ、また、容易
に高信頼化が計れる、安価で高速、高信頼性のプログラ
マブルコントローラを実現できる。
第１図は本発明の一実施例を示すブロック図、第２図は
本実施例のプログラムの説明図、第３図は第２図のプロ
グラムに対応する各メモリの内容の説明図、第４図は第
１図の実施例に於る並列処理の基本的なステップの詳細
を示す動作フローチャート、第５図はアナログ型コント
ローラの例を示す図、第６図は第１図の実施例によって
第５図のコントローラと同一処理を行う時の各情報の格
納場所及びその流れを示す図、第７図は第６図に対応す
る処理のフローチャート、第８図〜第１１図は第７図の
各処理ステップに対応した部分のみを第６図から抜き出
して示した図である。 １・・・命令メモＩハ ２・・・入出力装置、３・・・
マスタ処理装置、４・・・スｌ／−プ処理装置、５・・
・プログラム制御部、６１．６２・・・オペランド番地
メモ１ハフ１．７２・・・入出力バッファメモリ、８１
．８２・・・プロセッサ。 代理人 弁理士 秋本正実 ＄１１￥ｌｌ ＄ｚ関 噴薄１工各 プログラム（Ｃｆ
’）；ｉ；（ＣＰｔ１ノー（ｅ十２〕； ｌ−５ｉ＞Ｆｅｅ％″″′ ： ＄４ 目 ＄Ｓ 目 心
本実施例のプログラムの説明図、第３図は第２図のプロ
グラムに対応する各メモリの内容の説明図、第４図は第
１図の実施例に於る並列処理の基本的なステップの詳細
を示す動作フローチャート、第５図はアナログ型コント
ローラの例を示す図、第６図は第１図の実施例によって
第５図のコントローラと同一処理を行う時の各情報の格
納場所及びその流れを示す図、第７図は第６図に対応す
る処理のフローチャート、第８図〜第１１図は第７図の
各処理ステップに対応した部分のみを第６図から抜き出
して示した図である。 １・・・命令メモＩハ ２・・・入出力装置、３・・・
マスタ処理装置、４・・・スｌ／−プ処理装置、５・・
・プログラム制御部、６１．６２・・・オペランド番地
メモ１ハフ１．７２・・・入出力バッファメモリ、８１
．８２・・・プロセッサ。 代理人 弁理士 秋本正実 ＄１１￥ｌｌ ＄ｚ関 噴薄１工各 プログラム（Ｃｆ
’）；ｉ；（ＣＰｔ１ノー（ｅ十２〕； ｌ−５ｉ＞Ｆｅｅ％″″′ ： ＄４ 目 ＄Ｓ 目 心
Claims (1)
- 【特許請求の範囲】 １、複数台のプロセッサが完全に同期して与えられたプ
ログラムに従う九並列処理を実行するように制御するた
めの共通制御回路を設け、上記並列処理の結果を上記制
御対象に出力することを特徴とするプログラマブルコン
トローラ。 ２ プログラムにより与えられる命令コードとその命令
コードにより処理されるオペニア／ドのアドレスを格納
するための各プロセッサに共通の命令メモリと、上記オ
ペランドのアドレスによりアクセスされるべきデータを
格納するための各プロセッサ毎に設けられたデータメモ
リとを備えるとともに、前記共通制御回路の指示により
上記命令メモリから読み出された１つの命令コードに対
応した処理を、該命令コードに付随して読み出された上
記オペランドアドレスで指定される上記各データメモリ
内のデータに対して各プロセッサが同時に実行するよう
に構成したことを特徴とする特許請求の範囲第１項記載
のプログラマブルコントローラ。 ふ プロセッサ間に設けられた前記データメモリを、制
御対象との間で転送される入出力データを格納するため
の人出力バツ７アメモリと、該当プロセッサの作業用の
レジスタ群と、前記命令メモリからのオペランドアドレ
スによシアクセスされて該当するデータを格納した上記
入出カバツクアメモリもしくはレジスタ群のアドレスを
出力する番地メモリとから構成するとともに、上記番地
メモリに格納された上記入出力バッファのアドレス内容
のみが制御対象との間でデータ転送されるように構成し
たことを特徴とする特許請求の範囲第２項記載のプログ
ラマブルコントローラ。 ４、各プロセッサ毎に設けられた前記データメモリにデ
ュアルポートメモリを付加し、かつ該デュアルポートメ
モリの間をローカルバスで接続することによって各プロ
セッサ間のデータ転送を行う機構を設けたことを特徴と
する特許請求の範囲第２項もしくは第３項記載のプログ
ラマブルコントローラ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58028541A JPS59154564A (ja) | 1983-02-24 | 1983-02-24 | プログラマブルコントロ−ラ |
| KR1019840000766A KR900002435B1 (ko) | 1983-02-24 | 1984-02-17 | 디지탈 콘트롤러 |
| EP84101629A EP0117493B1 (en) | 1983-02-24 | 1984-02-17 | Digital controller |
| DE8484101629T DE3484319D1 (de) | 1983-02-24 | 1984-02-17 | Digitales steuerungsgeraet. |
| BR8400810A BR8400810A (pt) | 1983-02-24 | 1984-02-22 | Controler digital |
| US06/582,541 US4628436A (en) | 1983-02-24 | 1984-02-22 | Digital controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58028541A JPS59154564A (ja) | 1983-02-24 | 1983-02-24 | プログラマブルコントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59154564A true JPS59154564A (ja) | 1984-09-03 |
| JPH0472272B2 JPH0472272B2 (ja) | 1992-11-17 |
Family
ID=12251520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58028541A Granted JPS59154564A (ja) | 1983-02-24 | 1983-02-24 | プログラマブルコントロ−ラ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4628436A (ja) |
| EP (1) | EP0117493B1 (ja) |
| JP (1) | JPS59154564A (ja) |
| KR (1) | KR900002435B1 (ja) |
| BR (1) | BR8400810A (ja) |
| DE (1) | DE3484319D1 (ja) |
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- 1983-02-24 JP JP58028541A patent/JPS59154564A/ja active Granted
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1984
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- 1984-02-17 EP EP84101629A patent/EP0117493B1/en not_active Expired
- 1984-02-17 KR KR1019840000766A patent/KR900002435B1/ko not_active IP Right Cessation
- 1984-02-22 US US06/582,541 patent/US4628436A/en not_active Expired - Lifetime
- 1984-02-22 BR BR8400810A patent/BR8400810A/pt not_active IP Right Cessation
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| US4628436A (en) | 1986-12-09 |
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| EP0117493A3 (en) | 1987-05-06 |
| JPH0472272B2 (ja) | 1992-11-17 |
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