JPH0472272B2 - - Google Patents
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- JPH0472272B2 JPH0472272B2 JP58028541A JP2854183A JPH0472272B2 JP H0472272 B2 JPH0472272 B2 JP H0472272B2 JP 58028541 A JP58028541 A JP 58028541A JP 2854183 A JP2854183 A JP 2854183A JP H0472272 B2 JPH0472272 B2 JP H0472272B2
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- JP
- Japan
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- memory
- individual
- processor
- operand address
- address
- Prior art date
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- 230000015654 memory Effects 0.000 claims description 69
- 238000012545 processing Methods 0.000 claims description 34
- 239000000872 buffer Substances 0.000 claims description 20
- 230000009977 dual effect Effects 0.000 claims description 5
- 238000012546 transfer Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 description 21
- 238000010586 diagram Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 4
- 238000001514 detection method Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000009529 body temperature measurement Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
- Programmable Controllers (AREA)
- Advance Control (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、プログラマブルコントローラに係
り、特に高速応答及び、高信頼度が要求されるシ
ステムを制御するのに好適なプログラマブルコン
トローラに関する。
り、特に高速応答及び、高信頼度が要求されるシ
ステムを制御するのに好適なプログラマブルコン
トローラに関する。
近年、種々のプロセスやシステムの規模及び機
能の向上に伴い、これを制御するプログラマブル
コントローラの高速化高信頼化が要求されてい
る。このうちの高速化については、従来マイクロ
コンピユータのハードウエア面での高速化に主に
頼つてきたが、今後、ハードウエアの高速化にも
限界があり、コスト的に問題がある。また、マル
チプロセツサ方式は、高速化及び高信頼化を目的
とするものである。このマルチプロセツサ方式
は、従来、各プロセツサが独立な処理を並行して
行うように構成されている。このため、プログラ
ム読み出し時に共通バスにおける待ち時間が問題
になつたり、マルチプロセツサを統括制御する制
御プログラムのオーバーヘツドのロス時間が問題
になつたりして、思つたほどの高速化ができなか
つた。更に、互いのプロセツサがタイミングを取
つて処理する必要がある場合、相互の待ち時間
や、同期を取るための複雑なプログラムを要する
という欠点があつた。また、マルチプロセツサシ
ステムで、高信頼化を計るために、相互の出力結
果を照合する場合、プロセツサ間の処理タイミン
グの差に対処するために、誤動作検出時間にある
幅をもたせる必要があり、複雑になるとともに、
細部に渡る検出が不可能であるという欠点もあつ
た。
能の向上に伴い、これを制御するプログラマブル
コントローラの高速化高信頼化が要求されてい
る。このうちの高速化については、従来マイクロ
コンピユータのハードウエア面での高速化に主に
頼つてきたが、今後、ハードウエアの高速化にも
限界があり、コスト的に問題がある。また、マル
チプロセツサ方式は、高速化及び高信頼化を目的
とするものである。このマルチプロセツサ方式
は、従来、各プロセツサが独立な処理を並行して
行うように構成されている。このため、プログラ
ム読み出し時に共通バスにおける待ち時間が問題
になつたり、マルチプロセツサを統括制御する制
御プログラムのオーバーヘツドのロス時間が問題
になつたりして、思つたほどの高速化ができなか
つた。更に、互いのプロセツサがタイミングを取
つて処理する必要がある場合、相互の待ち時間
や、同期を取るための複雑なプログラムを要する
という欠点があつた。また、マルチプロセツサシ
ステムで、高信頼化を計るために、相互の出力結
果を照合する場合、プロセツサ間の処理タイミン
グの差に対処するために、誤動作検出時間にある
幅をもたせる必要があり、複雑になるとともに、
細部に渡る検出が不可能であるという欠点もあつ
た。
本発明の目的は、並列処理を実行可能とする複
数のプロセツサのもとで共通命令方式、及び間接
アドレス方式を採用して、コントローラ独自の割
付けデータの処理の効率化をはかつたプログラマ
ブルコントローラを提供するものである。
数のプロセツサのもとで共通命令方式、及び間接
アドレス方式を採用して、コントローラ独自の割
付けデータの処理の効率化をはかつたプログラマ
ブルコントローラを提供するものである。
本発明は、プログラマブルコントローラで処理
されるアプリケーシヨンプログラムに於ては、
種々のオペランドに対して同一演算を多数行うこ
とが多いこと、及びこの同一演算を行う各プロセ
ツサにおいては個別オペランドアドレスの配置が
プロセツサ毎にばらばらであること（入出力バツ
フアのアドレス付けで決まる）に注目し、同一演
算用の命令であれば、その演算に関与するプロセ
ツサにおいては、その命令の附随オペランドアド
レスに対して間接アドレス方式を採用した。
されるアプリケーシヨンプログラムに於ては、
種々のオペランドに対して同一演算を多数行うこ
とが多いこと、及びこの同一演算を行う各プロセ
ツサにおいては個別オペランドアドレスの配置が
プロセツサ毎にばらばらであること（入出力バツ
フアのアドレス付けで決まる）に注目し、同一演
算用の命令であれば、その演算に関与するプロセ
ツサにおいては、その命令の附随オペランドアド
レスに対して間接アドレス方式を採用した。
間接アドレス方式にも種々あるが、本願発明で
は、各プロセツサ対応にオペランド番地メモリ及
び個別メモリを設け、このオペランド番地メモリ
は、附随オペランドアドレスでアドレス付けさ
れ、且つその格納データとして、個別オペランド
アドレスを格納させた。従つて、附随オペランド
アドレスが共通であつても、各プロセツサでは、
そのプロセツサ個別で定まる（入出力バツフアの
アドレスで定まる）個別オペランドアドレスが読
出せることになる。そして、この個別オペランド
アドレスは、各プロセツサ毎の独自のデータを指
示することになる。これにより、同一演算用の命
令に対して、各プロセツサは、共通する附随オペ
ランドアドレスをもとに個別のオペランドアドレ
スを読出し、この個別のオペランドアドレスに従
つた個別メモリの個別データに対して演算を施
す。かくして、同一命令に対して、関与するプロ
セツサすべてがそれぞれの個別のデータをもとに
共通演算を行うことになり、演算処理が効率的に
行なえるようになつた。
は、各プロセツサ対応にオペランド番地メモリ及
び個別メモリを設け、このオペランド番地メモリ
は、附随オペランドアドレスでアドレス付けさ
れ、且つその格納データとして、個別オペランド
アドレスを格納させた。従つて、附随オペランド
アドレスが共通であつても、各プロセツサでは、
そのプロセツサ個別で定まる（入出力バツフアの
アドレスで定まる）個別オペランドアドレスが読
出せることになる。そして、この個別オペランド
アドレスは、各プロセツサ毎の独自のデータを指
示することになる。これにより、同一演算用の命
令に対して、各プロセツサは、共通する附随オペ
ランドアドレスをもとに個別のオペランドアドレ
スを読出し、この個別のオペランドアドレスに従
つた個別メモリの個別データに対して演算を施
す。かくして、同一命令に対して、関与するプロ
セツサすべてがそれぞれの個別のデータをもとに
共通演算を行うことになり、演算処理が効率的に
行なえるようになつた。
以下、本発明を第１図の実施例により詳細に説
明する。本実施例は、説明を簡単にするために、
処理装置はマスタ処理装置（以下MPUと略記す
る）３及びスレープ処理装置（以下SPUと略記
する）４の２個としており、これらは命令メモリ
１、及びプロセス信号の入出力を行う入出力装置
２を共有し、命令メモリ１に書き込まれたプログ
ラムに従つて並列動作を行い、入出力装置２を介
してプロセスを制御する。各処理装置３，４には
それぞれ、プロセツサ８１，８２、オペランド番
地メモリ６１，６２、入出力バツフアメモリ７
１，７２、デユアルポートメモリ９１，９２が設
けられ、またMPU３にはプログラム制御部５が
設けられている。このうちオペランド番地メモリ
６１，６２は、命令メモリ１内の命令の１つの間
接アドレス指定に応じて、各バツフアメモリ７
１，７２やその他のレジスタ内の夫々のオペラン
ドを指定するアドレスを格納するもので、入出力
バツフアメモリ７１，７２は高速化を目的として
入出力装置２内データの主メモリ側のバツフアと
しての役割を果す。更にデユアルポートメモリ９
１，９２はMPU３とSPU４間のデータ転送を直
接行うために設けられている。
明する。本実施例は、説明を簡単にするために、
処理装置はマスタ処理装置（以下MPUと略記す
る）３及びスレープ処理装置（以下SPUと略記
する）４の２個としており、これらは命令メモリ
１、及びプロセス信号の入出力を行う入出力装置
２を共有し、命令メモリ１に書き込まれたプログ
ラムに従つて並列動作を行い、入出力装置２を介
してプロセスを制御する。各処理装置３，４には
それぞれ、プロセツサ８１，８２、オペランド番
地メモリ６１，６２、入出力バツフアメモリ７
１，７２、デユアルポートメモリ９１，９２が設
けられ、またMPU３にはプログラム制御部５が
設けられている。このうちオペランド番地メモリ
６１，６２は、命令メモリ１内の命令の１つの間
接アドレス指定に応じて、各バツフアメモリ７
１，７２やその他のレジスタ内の夫々のオペラン
ドを指定するアドレスを格納するもので、入出力
バツフアメモリ７１，７２は高速化を目的として
入出力装置２内データの主メモリ側のバツフアと
しての役割を果す。更にデユアルポートメモリ９
１，９２はMPU３とSPU４間のデータ転送を直
接行うために設けられている。
第２図は、乗算２組を並列処理する時のプログ
ラムを示しており、この例を用いて本実施例に於
る並列処理の基本的な制御方法及び各メモリの内
容について説明する。まず第２図の左らんの乗算
の意味は、(a)によつてａ番地の内容を表わすもの
とし、MPU３ではａ番地の内容とｂ番地の内容
を乗じてその結果をｃ番地に格納するという意味
である。SPU４の方も同様である。そしてこの
２組の乗算に対して、プログラムは同図の右らん
にあるような表現とする。一方、命令及び各オペ
ランドの格納状態は第３図に示されており、命令
メモリ１の例えば0000番地に、乗算を示す命令コ
ードとオペランド番地の格納番地の先頭Ｐが入つ
ている。この番地Ｐは間接アドレス指定を行うも
ので、オペランド番地メモリ６１，６２内の番地
を指定する。このＰによつて指定されたメモリ６
１，６２の内容は夫々ａ，ｘというアドレスであ
り、プログラムとの対応では、メモリ６１のＰ番
地の内容＝(P)＝ａ、メモリ６２のＰ番地の内容＝
(P)＝ｘである。更にこのａ番地やｘ番地に対応し
て、入出力バツフアメモリ７１，７２内のデー
タ、つまり実際のオペランドが指定される。尚、
第３図のメモリ６１，６２は各プロセツサ個別の
メモリであり、そのアドレスは、共通命令に附随
するオペランドアドレスｐ，ｐ＋１，ｐ＋２…で
あり、そのアドレスで指定された格納データは、
各プロセツサ独自に割付けられた個別オペランド
アドレスａ，ｂ，ｃ；ｘ，ｙ，ｚである。そし
て、この個別オペランドアドレスのａ，ｂ，ｃ；
ｘ，ｙ，ｚの指定するデータ（即ちオペランド）
は、「10，５，50；３，４，12」である。即ち第
３図ではバツフアメモリ７１のａ番地はデータ１
０であり、バツフアメモリ７２のｘ番地はデータ
３である。オペランド番地メモリ６１，６２の続
く番地Ｐ＋１，Ｐ＋２も同様で、このように本実
施例では、プログラム上の１つの間接アドレスＰ
によつて、各処理装置３，４のオペランドを同時
に指定する構造となつている。
ラムを示しており、この例を用いて本実施例に於
る並列処理の基本的な制御方法及び各メモリの内
容について説明する。まず第２図の左らんの乗算
の意味は、(a)によつてａ番地の内容を表わすもの
とし、MPU３ではａ番地の内容とｂ番地の内容
を乗じてその結果をｃ番地に格納するという意味
である。SPU４の方も同様である。そしてこの
２組の乗算に対して、プログラムは同図の右らん
にあるような表現とする。一方、命令及び各オペ
ランドの格納状態は第３図に示されており、命令
メモリ１の例えば0000番地に、乗算を示す命令コ
ードとオペランド番地の格納番地の先頭Ｐが入つ
ている。この番地Ｐは間接アドレス指定を行うも
ので、オペランド番地メモリ６１，６２内の番地
を指定する。このＰによつて指定されたメモリ６
１，６２の内容は夫々ａ，ｘというアドレスであ
り、プログラムとの対応では、メモリ６１のＰ番
地の内容＝(P)＝ａ、メモリ６２のＰ番地の内容＝
(P)＝ｘである。更にこのａ番地やｘ番地に対応し
て、入出力バツフアメモリ７１，７２内のデー
タ、つまり実際のオペランドが指定される。尚、
第３図のメモリ６１，６２は各プロセツサ個別の
メモリであり、そのアドレスは、共通命令に附随
するオペランドアドレスｐ，ｐ＋１，ｐ＋２…で
あり、そのアドレスで指定された格納データは、
各プロセツサ独自に割付けられた個別オペランド
アドレスａ，ｂ，ｃ；ｘ，ｙ，ｚである。そし
て、この個別オペランドアドレスのａ，ｂ，ｃ；
ｘ，ｙ，ｚの指定するデータ（即ちオペランド）
は、「10，５，50；３，４，12」である。即ち第
３図ではバツフアメモリ７１のａ番地はデータ１
０であり、バツフアメモリ７２のｘ番地はデータ
３である。オペランド番地メモリ６１，６２の続
く番地Ｐ＋１，Ｐ＋２も同様で、このように本実
施例では、プログラム上の１つの間接アドレスＰ
によつて、各処理装置３，４のオペランドを同時
に指定する構造となつている。
ここで、データのメモリ割付けと間接アドレス
方式との関係を述べる。コントローラにおいてデ
ータの大部分はプロセスとの入出力データであ
り、例えば温度の計測値入力データや、バルブへ
の開度出力データである。これらの入出力データ
は一つのプロセスで数多く有また、これらの入出
力データは、制御対象プロセスにて独自にアドレ
ス割り付けされており、このため、演算をする場
合に、あちこちのアドレスからデータを取つて来
て演算を行うのが常である。つまり、第３図にお
いて、オペランドアドレスａ，ｂ，ｃやｘ，ｙ，
ｚのアドレス配置は、まちまちであり、規則性の
ない配置となることが普通であり、このため、
ｐ，ｐ＋１，ｐ＋２等の間接アドレス指定が不可
欠である。
方式との関係を述べる。コントローラにおいてデ
ータの大部分はプロセスとの入出力データであ
り、例えば温度の計測値入力データや、バルブへ
の開度出力データである。これらの入出力データ
は一つのプロセスで数多く有また、これらの入出
力データは、制御対象プロセスにて独自にアドレ
ス割り付けされており、このため、演算をする場
合に、あちこちのアドレスからデータを取つて来
て演算を行うのが常である。つまり、第３図にお
いて、オペランドアドレスａ，ｂ，ｃやｘ，ｙ，
ｚのアドレス配置は、まちまちであり、規則性の
ない配置となることが普通であり、このため、
ｐ，ｐ＋１，ｐ＋２等の間接アドレス指定が不可
欠である。
第４図は、本実施例によつて第２図の２つの乗
算を第３図のデータに対して並列処理する時の処
理フローチヤートで、これによつて基本的な動作
説明を行う。まずMPU３内のプログラム制御部
５からのアドレス指定により、ステツプ100では
命令メモリの１の０番地から第３図の命令が読み
出されるとする。この時SPU４は待機状態
（NOP）である。ステツプ101、201では、各処理
装置３，４はともにその命令をとり込み、解読す
る。この解読により命令コードが乗算であること
から、２個のオペランドをとり込みその乗算結果
を別のアドレスへ格納することがわかる。そこで
続いてステツプ102、103はMPU３のオペランド
フエツチに相当し、ステツプ102でメモリ６１の
Ｐ番地から番地ａを読み出し、更にバツフアメモ
リ７１のａ番地からその内容１０をオペランドと
して読み出し、プロセツサ８１内にレジスタにフ
エツチする。ステツプ103では同様にメモリ６１
のＰ＋１番地から番地ｂを読み出し、これからオ
ペランド５をとり込む。同様にこれらと同期して
ステツプ202、203ではプロセツサ８２へ(x)＝３及
び(y)＝４がフエツチされる。続いてステツプ104、
204のタイミングでは、プロセツサ８１，８２に
よる乗算が同時実行され、ステツプ105、205では
その結果が、間接アドレスＰ＋２により各バツフ
アメモリ７１，７２内に指定されたアドレスｃ，
ｚ（この指定はオペランドフエツチと同様）へ
夫々格納されて、第２図の１組の乗算の並列処理
が終了する。ステツプ106では、制御がプログラ
ム制御部５へ戻され、そこでアドレスが＋１され
て、次の命令メモリ１のアドレス0001番の実行に
移る。但しジヤンプのある場合にはこのステツプ
106でアドレス計算等が行われる。この時のSPU
４のステツプ206は待機状態である。
算を第３図のデータに対して並列処理する時の処
理フローチヤートで、これによつて基本的な動作
説明を行う。まずMPU３内のプログラム制御部
５からのアドレス指定により、ステツプ100では
命令メモリの１の０番地から第３図の命令が読み
出されるとする。この時SPU４は待機状態
（NOP）である。ステツプ101、201では、各処理
装置３，４はともにその命令をとり込み、解読す
る。この解読により命令コードが乗算であること
から、２個のオペランドをとり込みその乗算結果
を別のアドレスへ格納することがわかる。そこで
続いてステツプ102、103はMPU３のオペランド
フエツチに相当し、ステツプ102でメモリ６１の
Ｐ番地から番地ａを読み出し、更にバツフアメモ
リ７１のａ番地からその内容１０をオペランドと
して読み出し、プロセツサ８１内にレジスタにフ
エツチする。ステツプ103では同様にメモリ６１
のＰ＋１番地から番地ｂを読み出し、これからオ
ペランド５をとり込む。同様にこれらと同期して
ステツプ202、203ではプロセツサ８２へ(x)＝３及
び(y)＝４がフエツチされる。続いてステツプ104、
204のタイミングでは、プロセツサ８１，８２に
よる乗算が同時実行され、ステツプ105、205では
その結果が、間接アドレスＰ＋２により各バツフ
アメモリ７１，７２内に指定されたアドレスｃ，
ｚ（この指定はオペランドフエツチと同様）へ
夫々格納されて、第２図の１組の乗算の並列処理
が終了する。ステツプ106では、制御がプログラ
ム制御部５へ戻され、そこでアドレスが＋１され
て、次の命令メモリ１のアドレス0001番の実行に
移る。但しジヤンプのある場合にはこのステツプ
106でアドレス計算等が行われる。この時のSPU
４のステツプ206は待機状態である。
第２図は、２組の乗算としたが、これを２組の
加算等としても全く同様であり、本実施例の基本
的動作、つまりｎ組（処理装置をｎ台とした時）
の同一種類の演算の並列処理は以上のようであ
る。そこで次にこの基本的動作を組合わせて、制
御系でよく使われる形の次の式 ｙ＝G1x1＋G2x2＋G3x3＋G4x4 ……(1) の処理動作を説明する。式(1)の演算は、従来のア
ナログ制御においては、第５図に示すような、演
算増幅器１０を用いて行つていたものである。こ
の演算は、同図の演算式に示すように、x1〜x4の
４入力に対応する増幅度Gi＝Ri／Rf，（ｉ＝１〜
４）で増幅した結果の総和をｙとして出力するも
のである。この演算を、本実施例で行つた場合の
各情報の格納場所及び流れが第６図に示され、そ
の演算処理の時間経過を示すタイムチヤートが第
７図に示されている。また第８図〜第１１図は、
第７図の各処理ステツプ〜毎に、情報の場所
と流れを局部的に示したものである。
加算等としても全く同様であり、本実施例の基本
的動作、つまりｎ組（処理装置をｎ台とした時）
の同一種類の演算の並列処理は以上のようであ
る。そこで次にこの基本的動作を組合わせて、制
御系でよく使われる形の次の式 ｙ＝G1x1＋G2x2＋G3x3＋G4x4 ……(1) の処理動作を説明する。式(1)の演算は、従来のア
ナログ制御においては、第５図に示すような、演
算増幅器１０を用いて行つていたものである。こ
の演算は、同図の演算式に示すように、x1〜x4の
４入力に対応する増幅度Gi＝Ri／Rf，（ｉ＝１〜
４）で増幅した結果の総和をｙとして出力するも
のである。この演算を、本実施例で行つた場合の
各情報の格納場所及び流れが第６図に示され、そ
の演算処理の時間経過を示すタイムチヤートが第
７図に示されている。また第８図〜第１１図は、
第７図の各処理ステツプ〜毎に、情報の場所
と流れを局部的に示したものである。
第６図の命令メモリ１、オペランド番地メモリ
６１，６２の内容は、あらかじめプログラムとし
て格納されているものであり、入出力バツフアメ
モリ７１，７２の入力x1〜x4のデータは、プロセ
スの動きに従い時々刻々変化するプロセス情報で
ある。尚、x1〜x4は制御対象プロセスにて独自に
アドレス割付けされており、その配置には必ずし
も規則性はなく、ばらばらのアドレスに配置され
ているのが普通である。ここで、入出力装置２と
バツフアメモリ７１，７２の間では、入力情報は
常に転送され、入出力バツフアメモリ７１，７２
にはいつも新しいプロセス情報が格納されてい
る。一方、出力情報は、プロセツサ８１，８２か
ら送られた時、入出力バツフアメモリ７１，７２
へ一時書き込まれ、その後入出力装置２へ転送さ
れるものである。
６１，６２の内容は、あらかじめプログラムとし
て格納されているものであり、入出力バツフアメ
モリ７１，７２の入力x1〜x4のデータは、プロセ
スの動きに従い時々刻々変化するプロセス情報で
ある。尚、x1〜x4は制御対象プロセスにて独自に
アドレス割付けされており、その配置には必ずし
も規則性はなく、ばらばらのアドレスに配置され
ているのが普通である。ここで、入出力装置２と
バツフアメモリ７１，７２の間では、入力情報は
常に転送され、入出力バツフアメモリ７１，７２
にはいつも新しいプロセス情報が格納されてい
る。一方、出力情報は、プロセツサ８１，８２か
ら送られた時、入出力バツフアメモリ７１，７２
へ一時書き込まれ、その後入出力装置２へ転送さ
れるものである。
式(1)の処理は、第７図のように、本実施例では
乗算、加算それぞれ２ステツプの合計４ステツプ
のプログラムにより実行されることを示してい
る。即ち、ステツプでは、MPU３でx1×G1、
SPU４でx3×G3を並行して算出し、それぞれプ
ロセツサ８１，８２の内部レジスタWORK１１，
１２へその結果を格納する。この動作は第２〜第
４図で説明した基本的動作を１回行うことにより
実行され、この実行（ステツプ）に関係する各
メモリ内容が第８図に示されている。つまり、命
令メモリ１のｉ番地の内容“Ｘ，Ｂ”という命令
に応じて、オペランド番地メモリ６１，６２の
Ｂ，Ｂ＋１番地で指定されたバツフアメモリ６
１，６２のx1，x3番地の内容と、番地に代つて定
数リテラルで与えられた定数（G1＝）５、（G3
＝）３がそれぞれ乗じられ、それらの結果５、９
がプロセツサ８１，８２内のレジスタWORK１
１，１２にセツトされる。ここでリテラルという
のは、実際のデータの入つたバツフアメモリの番
地を指定する代りに、そのデータ自体を番地メモ
リ６１，６２の内容で与える技法で、定数や文字
などに対して計算機でよく使われているものであ
る。
乗算、加算それぞれ２ステツプの合計４ステツプ
のプログラムにより実行されることを示してい
る。即ち、ステツプでは、MPU３でx1×G1、
SPU４でx3×G3を並行して算出し、それぞれプ
ロセツサ８１，８２の内部レジスタWORK１１，
１２へその結果を格納する。この動作は第２〜第
４図で説明した基本的動作を１回行うことにより
実行され、この実行（ステツプ）に関係する各
メモリ内容が第８図に示されている。つまり、命
令メモリ１のｉ番地の内容“Ｘ，Ｂ”という命令
に応じて、オペランド番地メモリ６１，６２の
Ｂ，Ｂ＋１番地で指定されたバツフアメモリ６
１，６２のx1，x3番地の内容と、番地に代つて定
数リテラルで与えられた定数（G1＝）５、（G3
＝）３がそれぞれ乗じられ、それらの結果５、９
がプロセツサ８１，８２内のレジスタWORK１
１，１２にセツトされる。ここでリテラルという
のは、実際のデータの入つたバツフアメモリの番
地を指定する代りに、そのデータ自体を番地メモ
リ６１，６２の内容で与える技法で、定数や文字
などに対して計算機でよく使われているものであ
る。
以上のように第７図のステツプが終了する
と、プログラム制御部５から次の命令であるｉ＋
１番地の読み出しが命令メモリ１に要求され、ス
テツプの乗算が同様に行われる。この時の情報
及びその流れが第９図に示されており、G2x2＝
20、G4x4＝30がMPU３，SPU４で夫夫並列処理
されてレジスタWORK２１，２２へそれぞれ格
納される。
と、プログラム制御部５から次の命令であるｉ＋
１番地の読み出しが命令メモリ１に要求され、ス
テツプの乗算が同様に行われる。この時の情報
及びその流れが第９図に示されており、G2x2＝
20、G4x4＝30がMPU３，SPU４で夫夫並列処理
されてレジスタWORK２１，２２へそれぞれ格
納される。
第１０図の第ステツプも、その詳細な動作は
第４図のフローで説明したものと同じであるが、
この場合はプロセツサ８１内のレジスタWORK
１１，WORK２１の内容をMPU３で加え、同時
にプロセツサ８２内のレジスタWORK１２，
WORK２２の内容をSPU４で加える。従つて番
地レジスタ６１，６２のＢ＋６〜Ｂ＋７番地の内
容はレジスタのアドレスばかりとなり、この時の
情報及びその流れは第１０図に示されている。ま
た加算の結果はMPU３ではレジスタWORK３１
に格納されるが、SPU４ではデユアルポートメ
モリ９２内のアドレスDPOR１２に格納される。
これは次に続く第ステツプで、両プロセツサ８
１，８２の結果を加算するから、プロセツサ８２
の演算結果を、プロセツサ８１に取り込めるよう
にするためである。
第４図のフローで説明したものと同じであるが、
この場合はプロセツサ８１内のレジスタWORK
１１，WORK２１の内容をMPU３で加え、同時
にプロセツサ８２内のレジスタWORK１２，
WORK２２の内容をSPU４で加える。従つて番
地レジスタ６１，６２のＢ＋６〜Ｂ＋７番地の内
容はレジスタのアドレスばかりとなり、この時の
情報及びその流れは第１０図に示されている。ま
た加算の結果はMPU３ではレジスタWORK３１
に格納されるが、SPU４ではデユアルポートメ
モリ９２内のアドレスDPOR１２に格納される。
これは次に続く第ステツプで、両プロセツサ８
１，８２の結果を加算するから、プロセツサ８２
の演算結果を、プロセツサ８１に取り込めるよう
にするためである。
次に第ステツプでは、両プロセツサ８１，８
２のいままでの演算結果を加算して式(1)のｙを求
め、入出力バツフアメモリ７１のｙ番地にこれを
格納する。これは最終的には入出力装置２を経由
してプロセスへ送られる。ここで入出力装置２と
バツフア７１の間のデータの転送は、プロセツサ
８１とは独立に実行されるが、バツフアメモリ７
１の全アドレス分を常時転送するのは転送効率上
好ましくない。そのため番地メモリ６１により使
用されたアドレスの分だけを転送するものとす
る。またこの第ステツプでは、演算を行うの
は、プロセツサ８１側だけであり、プロセツサ８
２側は無効処理を行う。本例では、無効処理を行
うためのダミーのレジスタWORK０２を用い、
その内容同志を加算してまたレジスタWORK０
２に再格納する。この時の情報及びその流れが第
１１図に示されている。
２のいままでの演算結果を加算して式(1)のｙを求
め、入出力バツフアメモリ７１のｙ番地にこれを
格納する。これは最終的には入出力装置２を経由
してプロセスへ送られる。ここで入出力装置２と
バツフア７１の間のデータの転送は、プロセツサ
８１とは独立に実行されるが、バツフアメモリ７
１の全アドレス分を常時転送するのは転送効率上
好ましくない。そのため番地メモリ６１により使
用されたアドレスの分だけを転送するものとす
る。またこの第ステツプでは、演算を行うの
は、プロセツサ８１側だけであり、プロセツサ８
２側は無効処理を行う。本例では、無効処理を行
うためのダミーのレジスタWORK０２を用い、
その内容同志を加算してまたレジスタWORK０
２に再格納する。この時の情報及びその流れが第
１１図に示されている。
本実施例の動作は以上の通りであるが、制御目
的の処理は乗算、加算の規則的なくり返しが多
く、従つて本実施例によるとハードの構造もプロ
グラムも簡単で、そのプログラムによる制御も単
純なものですみ、並列処理を同期して行う処理装
置を２、３、……台と増加させると、ほぼ全体の
処理速度も２、３、……倍にできる。また、第１
図の実施例でMPU３，SPU４に同一内容の処理
を行わせ、その結果を比較照合するという場合に
も、各処理ステツプが、第７図のように、完全に
同期して進行するので、詳細で正確な比較が容易
に実行でき、高信頼化システムを容易に実現でき
る。そしてこの比較照合を目的とする場合は、オ
ペランド番地メモリ６１，６２を共通化してより
ハード構造を簡単化することも可能である。
的の処理は乗算、加算の規則的なくり返しが多
く、従つて本実施例によるとハードの構造もプロ
グラムも簡単で、そのプログラムによる制御も単
純なものですみ、並列処理を同期して行う処理装
置を２、３、……台と増加させると、ほぼ全体の
処理速度も２、３、……倍にできる。また、第１
図の実施例でMPU３，SPU４に同一内容の処理
を行わせ、その結果を比較照合するという場合に
も、各処理ステツプが、第７図のように、完全に
同期して進行するので、詳細で正確な比較が容易
に実行でき、高信頼化システムを容易に実現でき
る。そしてこの比較照合を目的とする場合は、オ
ペランド番地メモリ６１，６２を共通化してより
ハード構造を簡単化することも可能である。
本発明によれば、同一演算内容の命令に対して
附随オペランドアドレスから各プロセツサ用の個
別オペランドアドレスを読出すことができ、この
個別オペランドアドレスに従つた個別データのも
とで個別演算処理を並列に実行できることになつ
た。
附随オペランドアドレスから各プロセツサ用の個
別オペランドアドレスを読出すことができ、この
個別オペランドアドレスに従つた個別データのも
とで個別演算処理を並列に実行できることになつ
た。
第１図は本発明の一実施例を示すブロツク図、
第２図は本実施例のプログラムの説明図、第３図
は第２図のプログラムに対応する各メモリの内容
の説明図、第４図は第１図の実施例に於る並列処
理の基本的なステツプの詳細を示す動作フローチ
ヤート、第５図はアナログ型コントローラの例を
示す図、第６図は第１図の実施例によつて第５図
のコントローラと同一処理を行う時の各情報の格
納場所及びその流れを示す図、第７図は第６図に
対応する処理のフローチヤート、第８図〜第１１
図は第７図の各処理ステツプに対応した部分のみ
を第６図から抜き出して示した図である。 １……命令メモリ、２……入出力装置、３……
マスタ処理装置、４……スレーブ処理装置、５…
…プログラム制御部、６１，６２……オペランド
番地メモリ、７１，７２……入出力バツフアメモ
リ、８１，８２……プロセツサ。
第２図は本実施例のプログラムの説明図、第３図
は第２図のプログラムに対応する各メモリの内容
の説明図、第４図は第１図の実施例に於る並列処
理の基本的なステツプの詳細を示す動作フローチ
ヤート、第５図はアナログ型コントローラの例を
示す図、第６図は第１図の実施例によつて第５図
のコントローラと同一処理を行う時の各情報の格
納場所及びその流れを示す図、第７図は第６図に
対応する処理のフローチヤート、第８図〜第１１
図は第７図の各処理ステツプに対応した部分のみ
を第６図から抜き出して示した図である。 １……命令メモリ、２……入出力装置、３……
マスタ処理装置、４……スレーブ処理装置、５…
…プログラム制御部、６１，６２……オペランド
番地メモリ、７１，７２……入出力バツフアメモ
リ、８１，８２……プロセツサ。
Claims (1)
- 【特許請求の範囲】 １ 複数台のプロセツサがプログラムに従つて同
期して並列処理を実行し、その結果を制御対象に
出力するプログラマブルコントローラにおいて、 上記プログラムによる命令たる命令コード及び
附随するオペランドアドレスを格納するプロセツ
サ共通の命令メモリと、 上記附随オペランドアドレスでアドレス付けさ
れ、対応プロセツサで定まる制御対象用の個別オ
ペランドアドレスを格納する、各プロセツサ対応
のオペランド番地メモリと、 上記個別オペランドアドレスでアドレス付けさ
れ、対応プロセツサで定まる制御対象用入出力デ
ータを格納する、各プロセツサ対応の個別メモリ
と、 上記命令メモリから読出した命令の附随オペラ
ンドアドレスで上記すべてのオペランド番地メモ
リを共通にアクセスし、各オペランド番地メモリ
から対応プロセツサで定まる制御対象用の個別オ
ペランドアドレスを個別に読出す手段と、 該各オペランド番地メモリから読出した個別オ
ペランドアドレスで、対応する個別メモリをそれ
ぞれ個別にアクセスし、対応プロセツサで定まる
制御対象用入出力データをそれぞれ読み出す手段
と、 該各個別メモリからそれぞれ読出した制御対象
用入出力データに従つて命令コードの実行をする
手段と、 より成るプログラマブルコントローラ。 ２ 上記個別メモリは、 制御対象との間で転送される入出力データ及び
命令コードの実行に必要なデータとを格納する入
出力バツフアメモリと、 命令コードの実行作業用のデータを格納するレ
ジスタ群と、 より成る特許請求の範囲第１項記載のプログラマ
ブルコントローラ。 ３ 上記個別メモリとしてデユアルポートメモリ
を付加し、かつ該デユアルポートメモリの間をロ
ーカルバスで接続することによつて各プロセツサ
間のデータ転送を行う機構を設けたことを特徴と
する、特許請求の範囲第２項記載のプログラマブ
ルコントローラ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58028541A JPS59154564A (ja) | 1983-02-24 | 1983-02-24 | プログラマブルコントロ−ラ |
| EP84101629A EP0117493B1 (en) | 1983-02-24 | 1984-02-17 | Digital controller |
| DE8484101629T DE3484319D1 (de) | 1983-02-24 | 1984-02-17 | Digitales steuerungsgeraet. |
| KR1019840000766A KR900002435B1 (ko) | 1983-02-24 | 1984-02-17 | 디지탈 콘트롤러 |
| BR8400810A BR8400810A (pt) | 1983-02-24 | 1984-02-22 | Controler digital |
| US06/582,541 US4628436A (en) | 1983-02-24 | 1984-02-22 | Digital controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58028541A JPS59154564A (ja) | 1983-02-24 | 1983-02-24 | プログラマブルコントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59154564A JPS59154564A (ja) | 1984-09-03 |
| JPH0472272B2 true JPH0472272B2 (ja) | 1992-11-17 |
Family
ID=12251520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58028541A Granted JPS59154564A (ja) | 1983-02-24 | 1983-02-24 | プログラマブルコントロ−ラ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4628436A (ja) |
| EP (1) | EP0117493B1 (ja) |
| JP (1) | JPS59154564A (ja) |
| KR (1) | KR900002435B1 (ja) |
| BR (1) | BR8400810A (ja) |
| DE (1) | DE3484319D1 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0658631B2 (ja) * | 1983-12-19 | 1994-08-03 | 株式会社日立製作所 | デ−タ処理装置 |
| DE3673578D1 (de) * | 1985-05-09 | 1990-09-27 | Voest Alpine Automotive | Mikrorechnersystem. |
| US4744022A (en) * | 1985-06-03 | 1988-05-10 | Autotech Corporation | Programmable control apparatus including an absolute position transducer |
| JPH07120164B2 (ja) * | 1985-11-19 | 1995-12-20 | キヤノン株式会社 | 制御装置 |
| US5155807A (en) * | 1986-02-24 | 1992-10-13 | International Business Machines Corporation | Multi-processor communications channel utilizing random access/sequential access memories |
| US6379998B1 (en) | 1986-03-12 | 2002-04-30 | Hitachi, Ltd. | Semiconductor device and method for fabricating the same |
| US5297260A (en) * | 1986-03-12 | 1994-03-22 | Hitachi, Ltd. | Processor having a plurality of CPUS with one CPU being normally connected to common bus |
| US4747060A (en) * | 1986-03-31 | 1988-05-24 | Halliburton Company | Data acquisition module and method |
| US4751648A (en) * | 1986-03-31 | 1988-06-14 | Halliburton Company | Local area network data transfer system |
| JPH0744567B2 (ja) * | 1986-08-27 | 1995-05-15 | 日産自動車株式会社 | 通信インタ−フエイス装置 |
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| JP2834122B2 (ja) * | 1987-07-08 | 1998-12-09 | 株式会社日立製作所 | 制御装置 |
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Citations (1)
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-
1983
- 1983-02-24 JP JP58028541A patent/JPS59154564A/ja active Granted
-
1984
- 1984-02-17 KR KR1019840000766A patent/KR900002435B1/ko not_active IP Right Cessation
- 1984-02-17 DE DE8484101629T patent/DE3484319D1/de not_active Expired - Lifetime
- 1984-02-17 EP EP84101629A patent/EP0117493B1/en not_active Expired
- 1984-02-22 BR BR8400810A patent/BR8400810A/pt not_active IP Right Cessation
- 1984-02-22 US US06/582,541 patent/US4628436A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| KR840008069A (ko) | 1984-12-12 |
| EP0117493B1 (en) | 1991-03-27 |
| EP0117493A2 (en) | 1984-09-05 |
| JPS59154564A (ja) | 1984-09-03 |
| BR8400810A (pt) | 1984-10-02 |
| EP0117493A3 (en) | 1987-05-06 |
| KR900002435B1 (ko) | 1990-04-14 |
| DE3484319D1 (de) | 1991-05-02 |
| US4628436A (en) | 1986-12-09 |
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