JPS63157235A - コンピユータ・システムの制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 この発明は、高性能コンピュータ・システムに関し、特
に単一のＡＬＵ（算術論理ユニット）をもち命令とオペ
ランドをブリフェッチ（ｐｒｅｆｅｔｃｈ）するような
システムに関するものである。この発明の用途としては
、コントローラとして使用されるコンピュータや、パー
ノナルーコンピュータや、ミニコンピユータや、小型の
媒介システムに使用されるコンピュータに見出されるシ
ステム記憶に対して単ごのインターフェースｔもつ比較
的低コストのコンピュータ・システムがある。

Ｂ、従来技術 従来よりコンピュータは、マシン・サイクル時間と記憶
サイクル時間が等しいように設計されてきたが、記憶ア
クセス時間にはマシン・サイクル時間の何倍もの時間が
かかる。このことは、アドレスが記憶に与えられた後、
数マシン・サイクルの後まではデータが得られないこと
を意味する。

尚、そのマシン・サイクルの数は特定の記憶システムと
、それを実施するために使用された技術に依存する。そ
の結果、通常、データを待つ間に時間が浪費される。こ
の浪費される時間あるいは待ち時間は、もしそのデータ
待ちの間に他のタスクを実行することができるなら場合
によっては低減しまたは解消することができる。このと
きもちろん、コンピュータ・システムの順序が破られて
はならず、さもないと事態が混乱する。言いかえると、
命令実行フェーズは依然として順序に従って実行されな
くてはならない。

従来において、別の命令がフェッチされている間に複数
の命令をプリフェッチしその最初の命令をデコードする
ことによっである程度の待ち時間を解消することができ
た。このことは、命令デコード・ハードウェアが、命令
フェッチ処理においてそれ以外には使用されていないの
で実行することができる。しかし、このことはコストを
賢し、そのコストは、命令及び余分な制御ハードウェア
とバッファするためのコストである。デコードされた命
令を直ちに実行できるか否かはその命令のタイプ及びそ
の命令の実行の間に必要なオペランドが利用可能である
かどうかに依存する。レジスタ対レジスタ（ＲＲ）命令
などのいくつかの命令の場合、オペランドはその命令デ
コードの時点で中央処理ユニツ）　（ＣＰＵ　）に利用
可能である。

なぜなら、そ°のオペランドはレジスタ中にあるからで
ある。従ってもしＣＰＵの算術論理ユニット（ＡＬＵ）
が使用中でないなら、命令はデコード後直ちに実行する
ことができる。ところで、小型のコンピュータ・システ
ムには、ハードウェアのコストを低減するために、ＡＬ
Ｕが命令実行の間の算術論理演算のみならず、アドレス
計算にも使用されるようにしたものがある。このアドレ
ス計算は、命令と、データまたはオペランドの両方のた
めの記憶アドレスを計算するために必要とされる。

レジスタ対記憶（ＲＳ）命令などの命令は、命令と完全
に実行できるようになる前に記憶からオペランドのうち
の１つを検索しなくてはならない。

オペランドの７エツチにはもちろん記憶の待ち時間が関
与し、以てコンピュータ・システムの性能が制約される
。そこで、ＩＢＭテクニカル・ディスクロジャ・プルテ
ィアＶｏ１．２７、Ｎｏ、１０Ｂ。

１９８５年３月、５９８９ページのＧ、Ｃ，バンドリン
グ（Ｖａｎｄ　ｌ　ｉ　ｎｇ　）による１単−ＡＬＵｉ
もつコンピュータ中にオペランド・プリフェッチｔｍみ
込むための手段（ＭＥＡＮＳ　　ＦＯＲｌＮＣ０ＲＰＯ
ＲＡＴＩＮＧ　　０ＰＥＲＡＮＤ　　ＰＲＥＦＥＴＣＨ
ＩＮ　　Ａ　　ＣＯＭＰＵＴＥＲＷＩＴＨＡ　　５ＩＮ
ＧＬＥ　　ＡＬＵ）”と題する刊行物に示されているオ
ペランド・プリフェッチを用いると、命令ｎ−１が実行
されその後命令ｎ＋１の有効アドレスが計算され、これ
ら両方の動作ｕ　命令ｎ用オペランドのフェッチ時間の
間に行なわれるようにシステムを構成することによって
性能の低下を防ぐことができる。

しかし、上述の刊行物に開示された装置はＲＳ命令の性
能を改善するものであるけれども、それはＲＲ命令には
適合しない。すなわち、もしＲＳ命令の後にＲＲ命令が
続くなら、使用されないマシン・サイクルが生じること
になる。本発明は、Ｒ３とＲＲ命令の混成をよシ効率化
し、従来では使用されないマシン・サイクルを使用する
ようにＡＬＵの使用を最適化するものである。

Ｃ０発明が解決しようとする問題点 本発明の主な目的は、命令実行の間に有効アドレスの計
算及び算術論理演算の両方に使用される単−ＡＬＵをも
ち、命令とオペランドのプリフェッチを行うコンピュー
タ・システムの性能と改善することにある。

本発明の他の目的は、従来では使用されない処理または
マシン・サイクルと使用するように、最小限のハードフ
ェアの追加によ、ｊ）ＡＬＵの使用を最適化することに
ある。

Ｄ１問題点を解決するための手段 上述の目的は、特定の命令タイプのシーケンスが検出さ
れたときにＲＲ及びＲＳの両方のタイプの命令を処理す
る際に、ＡＬＵの使用を最大化するとともに依然として
順序的命令実行フェーズを維持するように実行サイクル
の間に有°効アドレス計算サイクルを分散介在（ｉｎｔ
ｅｒｓｐｅｒｓｅ）することによって達成される。有効
アドレスの計算はマシン状態を変更しないが、もし割込
みがあると、計算されたアドレスとプリフェッチされた
命令とオペランドが棄却される。

Ｅ、実施例 第１図を参照すると、命令及びデータ、すなわちオペラ
ンドを記憶するための主記憶システム１０ｔ−もつコン
ピュータ・システムに組込まれたものとして本発明が説
明される。記憶システム１０は、従来の記憶システムと
同様に、第２図に示すサイクル時間とアクセス時間を有
する。記憶フェッチが順次的になされると（この例では
３つの順次的フェッチの後）、命令またはデータはどの
サイクル時間でも利用可能である。

記憶システム１０にアドレスするためのアドレスは、Ａ
ＬＵ９０またはシーケンス制＠２０のどちらかから来て
、アドレスを記憶１０にアドレスするための形式に変換
するアドレス変換器１３０に加えられる。シーケンス制
御２０は、必要な制御信号を発生し、例えば実行すべき
最初の命令？フェッチするための開始（ｓｔａｒｔ−ｕ
ｐ）信号を与。

えるために、ハード・ワイヤード装置として実施するこ
とができ、あるいはマイクロプロセッサであってもよい
。本発明においては、命令バッファ３０が満杯になシ、
あるいは記憶システムが占有されるまで命令フェッチが
行なわれる。しかし、後述するが、オペランドのフェッ
チは命令フェッチに対して優先権をもつことに注意され
たい。命令がフェッチされた後、シーケンス制御２０内
の命令フェッチ制御が命令７エツチ・アドレスを更新し
、次のクロック・サイクルに、その更新されたアドレス
ｔ１バス２１上でアドレス変換器１３０に送る。前述し
たように、アドレス変換器１５０は、変換したアドレス
を記憶システム１０に送る。

バッファ３０に入力された最初の命令は、バス３１ｔ−
介して命令デコーダ６０によってアクセスされる。命令
デコーダ３０はこの技術分野でよく知られたタイプのも
のであり、命令のタイプ、オペランドのアドレス・オフ
セットまたは変位と、他の制御情報及びデータを決定す
る機能をもつ。

この制御情報には、動作を制御するためのデータと、オ
ペランド・レジスタ及びアドレス・レジスタとじて使用
される単数または複数の汎用レジスタを指定するための
データがある。デコードされた命令に含まれるデータは
、定数及び実行時間に必要とされる他のデータから成る
。オペランド・データは、命令デコーダ６０からバス６
１上で命令オペランド・バッファ４０に送られる。デコ
ードされた残シの命令データは命令デコード・バッファ
１００に送られ、シーケンス制御２０が、その命令がデ
コードされたことを通知される。

本発明においては、どのサイクルでも、記憶から命令が
入手可能となった後、命令のタイプに拘らず、すなわち
命令がＲＲまたはＲＳのどち゛らの命令であるかに拘ら
ず、第７図に示すどのサイクルでも命令のデコードを行
うことができる。もちろん、もし命令がＲＲ命令なら、
ＲＳ命令の場合のようにオペランドのための有効アドレ
スを計算する必資性はない。ＲＲ命令の場合、オペラン
ドは局所記憶７０中のレジスタに含まれている。局所記
憶７０中のこれらのレジスタのためのアドレスは、ＲＲ
命令に由来し、デコード命令バックァ１００からバス１
０１上でＡＬＵ制御１２０及び制御バス１２１を介して
加えられる。局所記憶７０からのオペランドのうちの一
方は、バス７１を介してＡＬＵ９０に直接加えられ、他
方のオペランドはバス７２上でマルチプレクサ（ＭＵＸ
　）　８０に渡され、そこからバス８１上でＡＬＵ９０
に渡される。ＡＬＵ制御１２０は、バス１２２上に、マ
ルチプレクサ８０ｉ制御するための制御信号を与え、バ
ス１２３上に、ＡＬＵ９０を制御するための制御信号と
与える。マルチプレクサ８０は、ＡＬＵ制御１２０から
の信号の制御の下でソースからのデータを選択的に渡す
ための論理回路からなる。

ＡＬＵ９０からの出力は、記憶システム１０と、局所記
憶７０と、アドレス変換器１３０に加えられる。このよ
うに、ＡＬＵ９０は、アドレスと更新し、新しいオペラ
ンドと計算するために使用することができる。更新され
たアドレスはアドレス変換器１３０に送られ、新しいオ
ペランドは、命令のタイプに応じて、記憶１０に送られ
るか、または局所記憶６０に戻される。ＡＬＵ１２０は
シーケンス制御２０に、バス１２４を介して制御データ
を与える。

ＲＲ命令は、先行する命令のタイプに応じて、デコード
の直後実行されるか、または前にデコードされたＲＳ命
令の実行後実行されるかのどちらかである。こうしても
し最初の命令がＲＲ命令であるか、または連続的なＲＲ
命令が存在するなら、それの実行は、第４図に示すよう
に従来のシステムと同様に行なわれる。もしＲＳ命令の
次にＲＲ命令が続くなら、そのＲＲ命令は第７図に示す
ように、ＲＳ命令の実行の直後のサイクルで実行される
が、従来のシステムでは、第６図に示すようにＲＳ命令
の待ち時間が存在するかまたは、第９図で見てとれるよ
うに、ＲＳ命令の実行後の２サイクルまでＲＲ命令が実
行されないことになろう。

ＲＳ命令の場合、ＲＳ命令ｔデコードしそれをシーケン
ス制御２０の制御の下でデコード命令バッファ１００か
ら検索した後に先ずなさなくてはならないことは、記憶
からフェッチしなくてはならないオペランドの有効アド
レスと計算することである。ここで、ＲＳ命令の場合、
１つのオペランドが記憶にあり、もう１つのオペランド
が局所記憶７０中のレジスタから来ることを思い出され
たい。通常、ＲＳ命令は有効オペランド・アドレスを計
算する際に使用すべき変位データを与え、この変位は、
変位レジスタ（ＤＩＳＰ）１１０に入力される。ＲＳ命
令はまた通常、記憶オペランドの有効アドレスを計算す
る際に使用すべき残シのデータと含む、局所記［７０中
のベースまたはインデックス・レジスタのアドレスを与
える。このレジスタ・アドレスはＡＬＵ制御１２０に渡
され、そこから局所記憶７０に渡される。この例におい
て有効記憶オペランド・アドレスを計算するためのサイ
クルは、Ｅサイクルと呼ばれる。Ｅサイクルは、本発明
でＲＲ命令とＲＳ命令の混成に応じて第７図または第１
０図に示すように生じうるし、従来のシステムでは第５
．６及び９図に示すように生じうる。変位のために変位
バッファを設けることが必要か否かは、本発明分実施す
るために使用されるハードウェア技術に依存する。この
Ｅサイクルの間に変位はマルチプレクサ８０ｔ−介して
ＡＬＵに加えられ、一方、選択されたインデックスまた
はペース・レジスタからのデータは経路７１ｔ−介して
直接ＡＬＵ９０に加えられる。

計算された有効記憶オペランド・アドレスは次に、ＡＬ
Ｕ９０からアドレス変換器１３０に渡され、そこから記
憶システム１０に渡される。

そのようにアドレスされたオペランドは、アクセスされ
た後、記憶からオペランド・バッファ５０に渡される。

オペランドにアクセスするためには記憶の３サイクルが
必要であることに注意されたい。通常は、これらのサイ
クルは第６図に示すようにＡＬＵ９０の活動に関連して
浪費されており、あるいはせいぜい第９図に示す程度に
利用されていたにすぎない。本発明においては、これら
のサイクルは第７図及び第１０図に示すように使用され
る。

Ｅサイクルの後に、記憶オペランドがアクセスされＲＳ
命令のためにオペランド・バッファ５０中に配置された
後の所与の命令上の次の動作は実行サイクルである。こ
の実行サイクルの間にＡＬＵ９０が、ＡＬＵ制御１２０
に渡されるシーケンス制御２０からの制御データによっ
て実行モードに置かれる。バッファされた記憶オペラン
ドはマルチプレクサ８０を介してバッファ５０からＡＬ
Ｕ９０に与えられ、もう一方のオペランドは、局所記憶
７０中の選択されたオペランド・レジスタから直接ＡＬ
Ｕ９０へ加えられる。ＲＳ命令のタイプに応じて、ＡＬ
Ｕ９０は算術的あるいは論理的演算のどちらかを実行す
る。例えばもし、加算が行なわれるべきであるなら、こ
れは１サイクルで達成される。もし演算が乗算または割
算であるなら、例えば、最初のサイクルはＡＬＵによっ
て実行され、次にＡＬＵ制御１２０が、多重サイクル命
令の動作を完了すべく後のＡＬＵサイクルを操作する。

ＡＬＵ制御１２０はパス１２４を介して、シーケンス制
御２０に、状況情報と次の命令の順番性は情報を供給す
る。通常、ＡＬＵ９０の出力における結果のオペランド
は、局所記憶７０中の選択されたレジスタ中のオペラン
ドと交換するために戻される。

第１図のコンピュータ・システムの順次的動作が第７図
に示されている。第７図において、最初の命令■１のフ
ェッチはサイクル時間０で始まる。

この例では、命令フェッチは、サイクル６時間で命令フ
ェッチを占有することが必要になるまで連続的な各サイ
クル上で継続される。この例では、。

最初の命令、すなわち１１がサイクル時間３でデコード
される。こうして、３サイクルの命令フェッチ待ち時間
がある。デコードが行なわれ、これには、ＡＬＵ９０　
ｉ制御するために制御信号が利用可能となる時間を含む
２サイクルが費される。

１１命令はＲＳ命令であシそれは第７図では３１として
示されている。デコードされた第２の命令はＲＲ命令で
あり、それはｒ２として示されている。３及びｒは命令
のタイプを示し、１及び２は命令の番号？示す。この規
約は以下の命令についても一貫して使用される。

Ｓ１命令がデコードされ、２サイクルが経過した後、す
なわちサイクル時間５で、ＡＬＵ９０が記憶オペランド
有効アドレス計算を実行するようになされる。これはＥ
ｌによって示され、Ｅは動作のタイプを示し、番号１は
その動作に関連する命令番号を示す。このアドレス計算
は１サイクル？要し、時間６で終了する。もし最初の命
令がＲＲ命令であったならば、それを実行できる最も早
い時期は時間５であったろう。

デコードされた第２の命令はＲＲ命令である。

これは時間６では実行できない。なぜならそれと実行す
ると、デコードされたＳ１命令がまだ実行されていない
ので命令実行シーケンスから外れてしまうからである。

３１命令のために使用すべき記憶オペランドは、サイク
ル時間９まで利用可能とはならない。それゆえ、命令の
デコードは継続するが、ＡＬＵ９０はそのサイクルの間
遊体状態である。ここで、Ｅ２が存在しないことに注意
されたい。これは第２の命令がＲＲ命令であって、ＲＲ
命令には有効アドレスの計算が必要ないからである。

ＡＬＵ９０はサイクル時間７で活動状態にすることがで
きる。というのは、命令Ｅ３のだめのオペランド記憶ア
ドレスを計算するためになすべき仕事が存在するからで
あシ、これはＥ３で示される。このＡＬＵサイクルの機
会は従来のシステムでは使用することができなかったこ
とに注意されたい。また、シーケンス制御２０はＥ３の
アドレス計算が、この場合ｒ２である第２の命令と衝突
しないことを判断する必要があることに注意されたい。

命令ｒ２が、有効記憶オペランド・アドレスＥ３を計算
するために使用されるインデックスまたはベース・レジ
スタを変更しないことを保証する必要がある。シーケン
ス制御が衝突が生じると判断したならば、Ｅ５は命令、
１及びｒ２の実行後まで行なわれないことになろう。命
令デコーダ６０は、必要な情報を、バス６２を介してシ
ーケンス制御２０に利用可能とする。シーケンス制御２
０内の蘭単な順序論理機構がデコードされた命令ス）　
ＩＪ−ムを検査し、処理の前に衡突を除外する。

第７図において、有効記憶オペランド・アドレスは文字
０によって示されている。すなわち、最初のオペランド
・アドレス０１はサイクル時間６で記憶に渡され、それ
ゆえ、前述したように、オペランド・フェッチは命令フ
ェッチに対して優先権をもつので、命令フェッチを行う
ことはできない。尚、ＡＬＵ９０で実行される各Ｅサイ
クルに続いて記憶オペランドが記憶に渡されることに注
意されたい。

有効アドレスＥ５はサイクル時間９で計算されるけれど
も、デコードされたＳ１命令の実行を開始させることも
可能であった。そのＡＬＵサイクルを有効アドレスの計
算または命令の実行のどちらに使用するかについての選
択が存在するときは何時でも、ＡＬＵは有効アドレスの
計算を実行す・るように制御される。なぜなら、後には
有効アドレスを計算する機会が失われてしまいＡＬＵ９
０の利用度が低Ｔｉるからである。それゆえ、デコード
されたＳ１命令はＡＬＵ動作として８１で示されるよう
にサイクル時間１０で実行される。同様に、ＡＬＵ９０
は、デコードされた命令ｒ２が実行される前に有効アド
レスの計’１ｌＥ７を実行する。次に命令ｒ２はＡＬＵ
ｄ作としてｒ２で示されるサイクル時間１２に実行され
る。尚、命令Ｓ３は、命令ｒ２が実行される期間である
サイクルのすぐ後のサイクルで実行できることに注意さ
れたい。このように、命令８３は、ＡＬＵ動作としてｓ
６で示されているサイクル時間１３で実行される。その
後命令ｒ４、ｓ５、ｒ６及びｓ７が順次実行され、これ
によシ各すイクル毎にＡＬＵ９０が使用中の状態に保た
れ、それゆえＡＬＵ９０の利用が極大化される。

第８図では制御待ち時間が１サイクルのみに等しいこと
に注意されたい。このＡＬＵ動作シーケンスは第７図と
同じであるが、１サイクル進んでいる。このとき、最初
のオペランド・フェッチ０１よシも進んだ１つだけ少な
い命令フェッチが存在しているので、記憶アドレス・シ
ーケンスが変えられる。制御待ち時間の相対的な大きさ
は使用される構成に依存する。上述のように、制御回路
は、ハードウェアの論理回路でもよく、マイクロプロセ
ッサでもよい。マイクロプログラム制御の場合、制御の
待ち時間はマイクロ記憶のアクセス時間と含み、従って
制御待ち時間を１サイクルに維持することを非実際的に
しかねない長い制御待ち時間をもたらす。

尚、衝突の存在と無条件分岐はデータあるいは動作の結
果には依存せず、前もって完全に識別し得ることに注意
されたい。このことは条件付き分岐には可能ではなく、
もし分岐に関して正しくない推定がなされるとバッファ
の内容を一掃しなくてはならない。このことは割込みが
生じた場合にもあてはまる。

Ｆ１発明の詳細 な説明したように、本発明は、ＡＬＵの利用を最大限に
するために可能な限り早期に有効アトＬ／スの計算を行
うことによってコンピュータ・システムの動作を最適化
する。このようにして、従来不使用のまま過ごされてい
たＡＬＵサイクルが本発明によれば利用されるのである
。

【図面の簡単な説明】

第１図は、本発明の図式的なブロック図、第２図は、記
憶サイクル及びアクセス時間を示す図、 第３図は、霊なシ合いまたはパイプライン化された記憶
アクセスを示す図・ 第４図は、従来のコンピュータ・システムにおけるＲＲ
タイプの命令のサイクル時間を示す図、第５図は、従来
のコンピュータ・システムにおける一対のＲＳタイプの
命令のサイクル時間を示す図、 第６図は、従来のコンピュータ・システムにおけるＲＳ
／ＲＲ／ＲＳ命令のシーケンスのサイクル時間を示す図
、 第７図は、本発明に係るコンピュータ・システムにおけ
るＲＳ／ＲＲ命令のシーケンスのサイクル時間を示す図
、 第８図は、第７図に類似するがＡＬＵシーケンスが１サ
イクル遅延されたサイクル時間番示す図、第９図は、別
の従来のコンピュータ・システムにおけるＲＳタイプの
シーケンスのサイクル時間を示す図、 第１０図は、本発明に係るコンピュータ・システムにお
けるＲＳタイプの命令のシーケンスのサイクル時間を示
す図である。 ａ１人　インターナショカル・ビジ木ス・マシーンズ・
コーポレーション代理人　弁理士　　山　　　本　　　
仁　　　朗（外１名） 時間− 第２図 時間□ 。−工

Claims (2)

【特許請求の範囲】
1. （１）少くともＲＲ（レジスタ対レジスタ）及びＲＳ（
   レジスタ対記憶）命令を順次処理するコンピュータ・シ
   ステム中で、単一のＡＬＵをもつＣＰＵのための制御装
   置において、 （ａ）上記ＲＲ及びＲＳ命令をデコードするための命令
   デコード手段と、 （ｂ）上記ＲＲ及びＲＳ命令のデコードから得られるデ
   ータをバッファするためのデコード命令バッファ手段と
   、 （ｃ）上記ＡＬＵを命令実行モードまたはアドレス計算
   モードに設定するためのＡＬＵ制御手段と、（ｄ）上記
   ＡＬＵ制御手段に接続され、上記命令デコード手段に応
   答して上記ＡＬＵの動作を最大限にするべく上記ＡＬＵ
   を上記命令実行モード及び上記アドレス計算モードに選
   択的に設定するように上記ＡＬＵ制御手段に作用する制
   御手段、とを具備するコンピュータ・システムの制御装
   置。
2. （２）上記制御手段が、上記ＡＬＵ制御手段をして、前
   もってデコードされた命令の実行を延期するように上記
   ＡＬＵをアドレス計算モードに設定させる特許請求の範
   囲第（１）項に記載のコンピュータ・システムの制御装
   置。