JPS6329292B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数のサブプロセツサ（ユニツト）
を有する並列アーキテクチヤ式マイクロプロセツ
サにおけるマイクロ命令の順次処理に関するもの
である。

〔開示の概要〕

複数のサブプロセツサを含む、マイクロプログ
ラム化並列プロセツサは、マイクロ命令の制御下
で動作する。各マイクロ命令は複数のマイクロ動
作を含み、その各々は実行のために１台以上のサ
ブプロセツサを必要とする。必要とするサブプロ
セツサが利用可能な状態にあるすべてのマイクロ
動作は、直ちに実行される。サブプロセツサが利
用不能であるために実行されなかつたマイクロ命
令中の残りのマイクロ動作は、そのすべてがリサ
イクルされる。これらの残りのマイクロ動作は、
必要なサブプロセツサが利用可能になると、後の
サイクルで実行される。マイクロ命令全体がリサ
イクルされることはなく、その一部、すなわち実
行されなかつたマイクロ動作だけがリサイクルさ
れ、後のサイクルで実行される。実行中のマイク
ロ命令は、そのすべてのマイクロ動作が実行され
るまで、ラツチ内に記憶される。その場合、次の
マイクロ命令がラツチ内に取り出される。

〔従来の技術〕

一般に、マイクロコード化されたプロセツサ
は、マイクロコード・レベルで比較的簡単な同期
操作を必要とする。しかし、性能を改良するため
には、プロセツサをこれより小さいいくつかのサ
ブプロセツサ（ユニツト）に分割することが望ま
しい。この場合、各サブプロセツサは特定のタス
クを最大の効率で、しかも他のサブプロセツサと
並行して行うように最適化される。このようなサ
ブプロセツサの例として、命令プリフエツチ・ユ
ニツト、レジスタ・フアイルおよび制御ユニツ
ト、実行ユニツト、チヤネル・インターフエー
ス・ユニツト、制御記憶および制御復号装置を挙
げることができる。

１台のプロセツサを、これより小さい複数のサ
ブプロセツサ（ユニツト）に分割すると、これら
のサブプロセツサをマイクロコードで制御するこ
とが困難になる。これはサブプロセツサ間にイン
タロツクを必要とするためである。実行ユニツト
を除く各サブプロセツサはマイクロ命令を非同期
的に実行するから、所与のマイクロ命令が常に成
功裡に完了するとは限らない。

〔発明が解決しようとする問題点〕

たとえば、ロード動作を行うマイクロ命令は、
チヤネル・インターフエースの待ち行列が一ぱい
のため、完了できないことがある。これまでは、
この状況を解決するため、ロード・マイクロ命令
を実行する前に、チヤネル・インターフエースの
待ち行列の利用可能性を調べるマイクロ命令を実
行するようにしていた。しかし、このような試験
用マイクロ命令を使用すると、すべてのロード動
作に余分のサイクルが加わるようになる。チヤネ
ル・インターフエースの待ち行列は殆んどの場合
に利用可能であるから、これは好ましい方法では
ない。さらに、利用可能性を調べるサイクル中
に、インターフエースの待ち行列が利用不能であ
るが、ロード・マイクロ命令を実行しうるつぎの
サイクルで利用可能であるような場合には、この
方法は２つの余分なサイクルを必要とする。した
がつて、ロード・マイクロ命令が実行される前に
チヤネル・インターフエースの待ち行列の利用可
能性を調べる方法はいずれも不必要なサイクルを
増加させる傾向がある。

インタロツクの問題は、マイクロ命令の水平度
が増すにつれて、すなわちマイクロ命令がより多
くのマイクロ動作を行うようになるにつれて、一
層複雑になる。たとえば、ロード動作を行う１つ
のマイクロ命令は、命令プリフエツチ・ユニツト
から次の命令を取り出し、レジスタ・フアイルか
ら次の実行サイクル用のオペランドを取り出し、
ロード動作および命令実行の並行処理を可能にす
るレジスタ・フアイルのアドレス・ロジツクを割
り振り、ロード要求のためにチヤネル・インター
フエースの待ち行列を割り振つていることがあ
る。これらのいずれかの動作は成功裡に完了しな
いことがある。

マイクロ命令の水平的性質によつて生じるもう
１つの問題は、所与のマイクロ命令中の或るマイ
クロ動作が成功裡に完了するのに対し、同じマイ
クロ命令中の他のマイクロ動作が成功裡に完了し
ないことがあるという点にある。したがつて、所
与のマイクロ命令は、完了するマイクロ操作と完
了しないマイクロ動作の任意の組み合わせを有す
ることがある。このようなマイクロ命令中の完了
しないマイクロ動作は、その解決のために多くの
クロツク・サイクルを必要とする。

並列プロセツサ中でマイクロコードを実行する
ための１つの方法は、米国特許第4179737号に開
示されている。この特許で開示された方法によれ
ば、すべてのサブプロセツサが利用可能になるの
を待機するかわりに、リソースが利用可能となつ
たマイクロ動作がただちに実行される。つぎに、
所与のマイクロ命令内のすべてのマイクロ動作の
完了に必要なすべてのサブプロセツサが利用可能
になるまで、当該マイクロ命令はリサイクルされ
る。その時点ではじめてシステムはつぎのマイク
ロ命令に進む。このような方法は、すでに完了し
たマイクロ動作の繰り返しを必要とし、したがつ
て成功裡に完了されうるマイクロ動作の実行に遅
れを生じる。

マイクロコード制御を用いる他のシステムで
は、ある命令または動作を実行するために、一連
のマイクロ命令が逐次に実行される。一連のマイ
クロ命令中に、実行できない命令がある場合は、
この命令を実行可能にするように繰り返しが行わ
れる。しかし、米国特許第4001788号（特開昭51
−117843号）に開示されたこの方法は、並列アー
キテクチヤ式プロセツサには適用されず、したが
つて並列マイクロ命令の使用を含んでいない。

また米国特許第4179731号（特開昭52−120640
号）に開示された他のマイクロプログラム化制御
システムでは、メモリがマイクロ命令を記憶し、
アドレス・レジスタが、実行すべき次のマイクロ
命令のアドレスを記憶し、マイクロ命令レジスタ
が実行すべきマイクロ命令を記憶する。マイクロ
プログラム化制御システムのプログラム動作は、
マイクロ命令レジスタに記憶されたマイクロ命令
が分岐するかどうかに依存する。実行すべきマイ
クロ命令が分岐しない種類のものである場合は、
常に通常のマイクロ命令の動作が実行される。一
方、分岐用マイクロ命令を実行する場合は、該マ
イクロ命令の動作を通常のマイクロ命令の動作と
等しくするような動作が行われる。しかしインタ
ロツクの問題、およびその解決方法については記
載されていない。

したがつて、本発明の目的は、並列アーキテク
チヤ式プロセツサの、改良されたマイクロコード
制御を提供することにある。

本発明の他の目的は、所与のマイクロ命令中の
マイクロ動作をできるだけ速く行うことによつ
て、性能を改善するようにしたマイクロコード制
御式並列プロセツサを提供することにある。

〔問題点を解決するための手段〕

これらの目的およびその他の目的は、並列プロ
セツサ内のマイクロコードが順序づけられる方法
を変えることにより達成される。本発明によれ
ば、所与のマイクロ命令内のすべてのマイクロ動
作が成功裡に完了される限り、制御記憶から取り
出される次の連続したマイクロ命令が、システム
の次のクロツク・サイクルに実行される。もし任
意のマイクロ命令が１つ以上の完了しないマイク
ロ動作を有するならば、そのマイクロ命令はラン
ダム・ロジツクにより変更され、そして完了しな
かつたマイクロ動作が次のクロツク・サイクルで
再実行される。

現行のマイクロプログラム化システムと異な
り、本発明によるシステムは、マイクロ命令が必
要とするすべてのサブプロセツサが利用可能にな
るのを待たずに、マイクロ動作を処理することが
できる。マイクロ命令はその実行中は或るレジス
タに記憶される。この記憶の間、このマイクロ命
令の実行可能なマイクロ動作が実行される。この
マイクロ命令中の実行不能なマイクロ動作は、必
要とするサブプロセツサが利用可能になるまでリ
サイクルされる。このマイクロ命令全体はリサイ
クルされず、所与のクロツク・サイクルの終りに
残るマイクロ動作のみがリサイクルされる。

〔実施例〕

第１図は、複数のサブプロセツサ（ユニツト）
に分割されているマイクロコード化プロセツサ１
２を示す。プロセツサ１２は、つぎの５つの主要
なサブプロセツサに分割することができる。すな
わち、命令プリフエツチ・ユニツト１３、レジス
タ・フアイルおよび制御ユニツト１４、実行ユニ
ツト１５、チヤネル・インターフエース・ユニツ
ト１６、ならびに制御記憶１７およびラツチ１９
を有する制御復号装置１８である。各サブプロセ
ツサ間の接続は、１本の線で示されているが、こ
の接続は母線の形をとることが望ましい。記憶チ
ヤネル２１はチヤネル・インターフエース・ユニ
ツト１６を通じて各サブプロセツサと連絡してい
る。記憶チヤネル２１の動作は本発明の一部を形
成しないのでこれ以上の説明は行わない。

命令プリフエツチ・ユニツト１３は、プロセツ
サ１２に命令が供給され続けるように、チヤネ
ル・インターフエース・ユニツト１６と共動す
る。命令プリフエツチ・ユニツト１３は、みかけ
の命令アクセス時間を減少させるため、実行前に
命令を取り出すためのものである。

レジスタ・フアイルおよび制御ユニツト１４
は、レジスタ・フアイルの読み書きを制御する。
またレジスタ・フアイルおよび制御ユニツト１４
は、チヤネル・インターフエース・ユニツト１６
と共動して、データのロードおよびデータの記憶
の実行を可能にする。。レジスタ・フアイルおよ
び制御ユニツト１４の動作は、データのロードお
よびデータの記憶が命令の実行と並行するように
して行われる。

実行ユニツト１５はマイクロ命令の実行に必要
なランダム・ロジツクの大部分を含む。これはま
た、データのロードおよびデータの記憶を可能に
するためのアドレスを供給する。実行ユニツト１
５による命令の実行は、レジスタ・フアイルから
のオペランドの取り出し、およびレジスタ・フア
イルへの結果の記憶と並行して行われる。

チヤネル・インターフエース・ユニツト１６
は、命令およびデータ・アクセスの要求を受け、
データおよびアドレスを様式化し、記憶チヤネル
２１を通してデータ転送を行う。

制御記憶１７および制御復号装置１８は、マイ
クロ命令の復号に基いて、残りのサブプロセツサ
のための主要な制御信号を発生する。制御復号装
置１８はまた残りのサブプロセツサから、要求さ
れたサブプロセツサが動作のため利用可能である
という情報を受け取る。この情報はラツチ１９に
伝えられ、かくて該ラツチに記憶されたマイクロ
命令の順序づけを可能にする。

動作中は、実行されているマイクロ命令はラツ
チ１９に記憶される。各マイクロ命令の終りにあ
る「次のアドレス」フイールド中の情報は、実行
すべき次のマイクロ命令を取り出すため、制御復
号装置１８に供給される。この情報は、線２５か
ら命令プリフエツチ・ユニツト１３内のアドレ
ス・ロジツクへ出力される。つぎに或るアドレス
が命令プリフエツチ・ユニツト１３から制御記憶
１７へ出力される。制御記憶１７は命令プリフエ
ツチ・ユニツト１３から供給されるアドレスを用
いてアクセスされる。制御記憶１７は、実行すべ
き次のマイクロ命令を供給し、これはその実行中
はラツチ１９に記憶される。

各マイクロ命令は、通常所与のマイクロ命令を
成功裡に完了させるために行わなければならない
数種類のマイクロ動作を含む。新しいマイクロ命
令がラツチ１９に取り出される場合、常にそのマ
イクロ命令内のマイクロ動作を行うのに必要なサ
ブプロセツサが制御復号装置１８に中断される。
つぎに制御復号装置１８は、それぞれ線２６，２
７，２８を介して必要なサブプロセツサ１３，１
４，１６がそれぞれ利用可能かどうかを調べる。
つぎに、要求されたサブプロセツサが制御復号装
置１８にその利用可能性を知らせる。この情報は
線２１を通じてラツチ１９へ出力される。このよ
うな情報がラツチ１９中のマイクロ命令の実行の
順序づけを制御する。

必要なサブプロセツサの１つがその利用不能を
示す信号を出すと、利用可能なサブプロセツサを
有するマイクロ動作が行われる。実行されなかつ
たマイクロ動作はリサイクルされ、そして必要な
すべてのサブプロセツサの利用可能性が再び調べ
られる。もし必要なサブプロセツサのいずれかが
まだ利用不能に留まるならば、実行可能なすべて
のマイクロ動作が再び実行される。このプロセス
は、マイクロ命令内のすべてのマイクロ動作が実
行されるまで続く。しかし、実行中のマイクロ命
令中の所与のマイクロ動作が行われると、そのマ
イクロ動作が繰り返されることはない。

第１図に示すシステムの全体の動作を第２図の
流れ図に示す。ブロツク３１では、ラツチ１９内
のマイクロ命令が実行される。ブロツク３２で
は、当該マイクロ命令内のすべてのマイクロ動作
が成功裡に完了したかどうかの決定が行われる。
前述のように、このようなマイクロ動作の完了
は、必要なすべてのサブプロセツサの利用可能性
に依存する。もし、すべてのマイクロ動作が成功
裡に完了していなければ、ブロツク３３はすべて
の完了しないマイクロ動作を繰り返すことを必要
とする。完了したマイクロ動作はいずれも繰り返
されず、次のクロツク・サイクルに完了したマイ
クロ動作のための「ノー・オペレーシヨン」信号
が制御復号装置１８により、ラツチ１９中のマイ
クロ命令に供給される。もし所与のマイクロ命令
中のすべてのマイクロ動作が成功裡に完了したな
らば、ブロツク３４では、マイクロ命令の終り近
くの次のアドレス・フイールドが、次のマイクロ
命令のアドレスを選択するのに用いられる。最後
に、ブロツク３５では、次のマイクロ命令がアク
セスされ、前述の制御記憶１７内のテーブルを用
いてラツチ１９に入力される。

第３図は数クロツク・サイクルにわたるマイク
ロ命令内の各種のマイクロ動作の実行の１例を示
す。サイクル１のマイクロ命令は、チヤネル・イ
ンターフエース・ユニツト１６にロード要求を出
し、命令プリフエツチ・ユニツト１３から、実行
すべき次の命令をアクセスしようとするものであ
る。この時点で、チヤネル・インターフエース・
ユニツト１６は利用不能であり、また次の命令は
まだ記憶チヤネル２１から受け取られていない。
この第１のサイクルの間、実行ユニツト１５はロ
ード動作のためのアドレスを計算するのに用いら
れている。これと同時に、このマイクロ命令は、
次の命令のオペランドを取り出そうとしている
が、次の命令はまだ受け取られていないため、こ
れらのオペランドのソースは判つていない。これ
らのオペランドは、レジスタ・フアイルおよび制
御ユニツト１４から取り出されようとしている。

ロード要求と命令取り出しが完了していないこ
とを示す制御復号装置１８中の復号信号は、この
第１のサイクルの後半に利用可能になる。このよ
うな復号信号は、サイクル２の開始前にラツチ１
９を制御するのに用いることができる。したがつ
て、この状況では、実行されようとしているマイ
クロ命令は成功裡に完了したマイクロ動作を有し
ていない。したがつて、ラツチ１９は変更され
ず、かくてこのマイクロ命令の全体が次のサイク
ルで再実行される。ラツチ１９内のマイクロ命令
が再実行されているので、制御記憶１７から取り
出されているデータはいずれも無視される。

サイクル２の間、チヤネル・インターフエー
ス・ユニツト１６はまだ利用不能であるが、次の
命令が、命令プリフエツチ・ユニツト１３から得
られる。サイクル３のマイクロ命令は、チヤネ
ル・インターフエーイス・ユニツト１６が利用不
能のため、ロード要求を繰り返すが、命令プリフ
エツチ・ユニツト１３からの他の命令はアクセス
できない。サイクル２の終りには、ラツチ１９の
制御はさらに複雑になり、ここでは主として３つ
の動作が行われる。

第１に、ロード要求を出し且つロードのアドレ
スを計算するようなマイクロ命令フイールドが、
ラツチ１９中に保持される。この保持動作は後続
クロツク・サイクルで、マイクロ命令中のこれら
のマイクロ動作を繰り返す。第２に、命令プリフ
エツチ・ユニツト１３からの次の命令をアクセス
するマイクロ命令フイールドは、ラツチ１９にお
いてNO OP（ノー・オペレーシヨン）信号を供
給される。このNO OPは、そのマイクロ命令フ
イールドを構成するラツチ１９内のビツトをクリ
アすることにより行われる。ここで、ラツチ１９
のクリアされた状態は、命令プリフエツチ・ユニ
ツト１３に対するNO OPと定義される。この
NO OPは命令プリフエツチ・ユニツト１３がま
だ実行されていない命令を通して順次づけを行う
のを防止するために必要である。

最後に、レジスタ・フアイルおよび制御ユニツ
ト１４からのオペランドの取り出しを制御するマ
イクロ命令フイールドがラツチ１９内に保持され
る。この状況では、オペランドの取り出しは行わ
れるが、第３図に示すように、実行ユニツト１５
はロード・アドレスを計算するために用いられて
いるため、このオペランドを実行ユニツト１５が
用いることはできない。したがつて、次のクロツ
ク・サイクルでは、このオペランド取り出し動作
が単に繰り返されるにすぎない。

サイクル３の間、チヤネル・インターフエー
ス・ユニツト１６が利用可能になり、したがつて
ロード動作が成功裡に完了する。次に、ラツチ１
９が制御記憶１７から取り出されている次のマイ
クロ命令のために利用可能になる。このマイクロ
命令は、サイクル４の間、必要なすべてのサブプ
ロセツサが利用可能であれば、ラツチされ、実行
される。そうでない場合は、このようなサブプロ
セツサの利用可能性に従つて、個別のマイクロ動
作の各々が所与のクロツク・サイクル中に行われ
る。この手順は所与のマイクロ命令中のすべての
マイクロ動作が実行されるまで続けられる。この
場合、次のマイクロ命令は、制御記憶１７からラ
ツチ１９に取り出され、プロセスが続けられる。

〔発明の効果〕

以上詳述したように、本発明によれば、比較的
小容量の制御記憶で、並列プロセツサの水平マイ
クロコード制御を行うことができ、またマイクロ
命令の実行に必要なクロツク・サイクルの数を減
少させることができるので、実用的には極めて有
利である。

【図面の簡単な説明】

第１図は、並列アーキテクチユア式プロセツサ
のブロツク図、第２図は、本発明に従つた第１図
に示したシステムの動作を示す流れ図、第３図
は、或るマイクロ命令の４サイクルにわたる実行
状態を示す図である。 １３……命令プリフエツチ・ユニツト、１４…
…レジスタ・フアイルおよび制御ユニツト、１５
……実行ユニツト、１６……チヤネル・インター
フエース・ユニツト、１７……制御記憶、１８…
…制御復号装置、１９……ラツチ。

Claims (1)

1. 【特許請求の範囲】 １ マイクロ命令の制御下で動作可能な複数の処
   理ユニツトを有し、前記マイクロ命令の各々が複
   数のマイクロ動作を含んでいるマイクロプログラ
   ム式並列プロセツサにおいて、 前記マイクロ命令を記憶する記憶手段と、 前記記憶手段から読出されたマイクロ命令をそ
   のすべてのマイクロ動作が完了するまで保持する
   保持手段と、 前記保持手段に読出されたマイクロ命令に応答
   して、そのマイクロ動作を実行すべき処理ユニツ
   トの利用可能性を調べ、利用可能な処理ユニツト
   で関連するマイクロ動作を実行させて該実行が完
   了するとその旨を前記保持手段に知らせることに
   より再度の実行を阻止し、利用不能な処理ユニツ
   トについては該処理ユニツトが利用可能になるま
   で関連するマイクロ動作をリサイクルする復号手
   段とを備えて成る、マイクロプログラム式並列プ
   ロセツサ。