JP2816624B2 - ２乗演算を実行する速度改良型データ処理システム及びその方法 - Google Patents

２乗演算を実行する速度改良型データ処理システム及びその方法

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    • G06F2207/5523—Calculates a power, e.g. the square, of a number or a function, e.g. polynomials

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般にデータ処理システ
ムに関し、特に、２つもしくはそれ以上のデータパスを
備えたデータプロセッサを有するデータ処理システムに
関する。
【０００２】
【従来の技術】ディジタル信号プロセッサ（ＤＳＰ）と
して知られるデータプロセッサは、通信、制御、計器、
ディジタルオーディオ等の応用分野においてますます頻
繁に使用されてきた。ＤＳＰはデータプロセッサの特殊
なタイプであって、リアルタイムでデータストリームを
効率的に処理するために設計されたものである。一例は
高速フーリエ変換（ＦＦＴ）であり、リアルタイムの信
号を周波数領域表現に変換してフィルタリングのような
処理をする。一旦、フィルタリングが達成されると、信
号は時間領域に戻される。ＤＳＰは計算集約的（ｃｏｍ
ｐｕｔａｔｉｏｎ−ｉｎｔｅｎｓｉｖｅ）データプロセ
ッサであり、従って、ある算術的操作を効率的に実行で
きるようになっていなければならない。
【０００３】データの高速算術処理を達成する一方法
は、ＤＳＰが２つの別個のオペランドを独立に２つの別
個のデータパスを介してアクセスすることである。たと
えば、“Ａ Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃ
ｅｓｓｏｒ ｗｉｔｈ ＩＥＥＥ Ｆｌｏａｔｉｎｇ−
Ｐｏｉｎｔ Ａｒｉｔｈｍｅｔｉｃ”ｂｙ Ｓｏｈｉ
ｅ，Ｇ．ａｎｄ Ｋｌｏｋｅｒ，Ｋ．，ＩＥＥＥ Ｍｉ
ｃｒｏ，ｖｏｌ．８，ｎｏ．６，Ｄｅｃｅｍｂｅｒ １
９８８，ｐｐ．４９−６７。２つのデータパスを介して
アクセスされるデータは物理的に区別されたメモリシス
テム内に存在させることができるが、最も代表的には同
一のメモリシステムに存在する。ＤＳＰは第１のデータ
パスを介して１つのオペランドをフェッチし第２のデー
タパスを介して他のオペランドをフェッチすることによ
って乗算演算を実行できる。このような演算に対するア
センブリコード簡略記述（ｍｎｅｍｏｎｉｃ）は、ｍｐ
ｙ（ｒ０）＊（ｒ１）とすることができ、ただし、ｒ
０、ｒ１は乗算演算の２つのオペランドとして、それぞ
れ、第１、第２のデータパスを介してアクセスされるべ
きデータのポインタである。
【０００４】ディジタル信号処理の計算アルゴリズムは
しばしばオペランドを２乗する、つまり、オペランドを
それ自身によって乗算することを含む。２乗演算の速度
を最大にするために、各データパスから１つのオペラン
ドをフェッチすることが望ましい。このような演算の簡
略記述は、ｍｐｙ（ｒ０）＊（ｒ０）とすることがで
き、ただし、ｒ０は２乗すべきオペランドへのポインタ
である。
【０００５】
【発明が解決しようとする課題】しかしながら、第１、
第２のデータパスが同一の物理的メモリに設けられてい
ると、このような演算は問題を起こす。同じデータを同
じ記憶位置から２回読出して２つの異なるデータパスへ
提供するので、２乗演算ｍｐｙ（ｒ０）＊（ｒ０）は多
重サイクル（ｍｕｌｔｉｐｌｅ ｃｙｃｌｅｓ）を必要
とする。
【０００６】
【課題を解決するための手段】本発明によれば、一形式
として、第１、第２のメモリ部、コントローラ、マルチ
プレクス手段、および論理手段を備えたメモリシステム
が提供される。コントローラは第１、第２の入力アドレ
スを受信し、これに応じてそれぞれ第１、第２のメモリ
部に第１、第２のメモリアドレスを提供する。マルチプ
レクス手段は第１、第２のメモリ部に接続され、第１の
アドレスの第１の部分に応答して第１のメモリ部からの
データを第１もしくは第２のデータパスにマルチプレク
スし、第２のアドレスの第１の部分に応答して第２のメ
モリ部からのデータを第１もしくは第２のデータパスに
マルチプレクスする。論理手段は第１のアドレスの第１
の部分と第２のアドレスの第１の部分とが同一でありか
つ第１のアドレスの第２の部分と第２のアドレスの第２
の部分とが異なるときに待ち信号を発生する。
【０００７】
【作用】上述の手段によれば、２乗演算は多重サイクル
を必要としない。
【０００８】
【実施例】図１は２つのデータパスを備えたデータプロ
セッサを有するデータ処理システム２０を示すブロック
図である。データ処理システム２０は、一般に、ディジ
タル信号プロセッサ２１及びメモリシステム２２を含
む。特に、メモリシステム２２は、メモリコントローラ
２３、「メモリバンク０」と名付けられた第１のメモリ
部２４、「メモリバンク１」と名付けられた第２のメモ
リ部２５、マルチプレクサ２６、マルチプレクサ２７、
比較器２８を含む。ディジタル信号プロセッサ２１は２
つのデータパスを有し、その１つのデータパスは１６個
の双方向性データ信号“ＸＤＡＴＡ”を伝達し、他のデ
ータパスは１６個の双方向性データ信号“ＹＤＡＴＡ”
を伝達する。ディジタル信号プロセッサ２１は２つのア
ドレス“ＸＡＤＤＲＥＳＳ”、“ＹＡＤＤＲＥＳＳ”を
発生してメモリシステム２２内のデータをアクセスす
る。ＸＡＤＤＲＥＳＳは最上位ビット“ＸＢＡＮＫ”及
びその残りのビット部“ＸＩＮＤＥＸ”よりなる。ＹＡ
ＤＤＲＥＳＳは最上位ビット“ＹＢＡＮＫ”及びその残
りのビット部“ＹＩＮＤＥＸ”よりなる。図示の実施例
では、ＸＤＡＴＡ、ＹＤＡＴＡは、共に、１６ビットの
汎用双方向性データパスである。他の実施例では、デー
タパスの一方もしくは両方を読出し専用とすることがで
きる。また、本発明が異なるアドレス／データのバスサ
イズに適用し得ることは明らかである。
【０００９】メモリコントローラ２３は、ＸＡＤＤＲＥ
ＳＳ、ＹＡＤＤＲＥＳＳの双方を受信し、複数のアドレ
ス信号“ＢＡＮＫ ０ ＩＮＤＥＸ”を第１のメモリ部
２４に提供し、また、複数のアドレス信号“ＢＡＮＫ
１ ＩＮＤＥＸ”を第２のメモリ部２５に提供する。メ
モリ部２４，２５の各々は１６個の双方向性データ信号
線をマルチプレクサ２６，２７の双方に結合させる。マ
ルチプレクサ２６は両メモリ部２４，２５に接続され、
ディジタル信号プロセッサ２１からアドレス信号ＸＢＡ
ＮＫを受信し、また、ＸＤＡＴＡパスに接続されてい
る。マルチプレクサ２７は両メモリ部２４，２５に接続
され、ディジタル信号プロセッサ２１からアドレス信号
ＹＢＡＮＫを受信し、また、ＹＤＡＴＡパスに接続され
ている。比較器２８はアドレス信号ＸＢＡＮＫ、ＹＢＡ
ＮＫを受信し、信号“ＷＡＩＴ”をディジタル信号プロ
セッサ２１に操作する。種々のタイミングおよび制御信
号がデータ処理システム２０の図示から省略されている
が、このような制御信号のタイミング及び機能の説明は
当業者において公知であり、本発明の理解において必須
のものではない。
【００１０】データ処理システム２０において、ディジ
タル信号プロセッサ２１は通常のディジタル信号プロセ
ッサであって、２つのアドレスによってアクセスされ
る、２つの別個のデータパスを介してデータをアクセス
する。第１のアドレスＸＡＤＤＲＥＳＳは上位アドレス
ビットＸＢＡＮＫを含み、メモリ部２４、２５のいずれ
がＸＤＡＴＡパスに接続されるかを選択する。ＸＡＤＤ
ＲＥＳＳの残りのビットはＸＢＡＮＫによって選択され
たメモリ部へのインデクスを提供する。第２のアドレス
ＹＡＤＤＲＥＳＳは上位アドレスビットＹＢＡＮＫを含
み、メモリ部２４、２５のいずれがＹＤＡＴＡパスに接
続されるかを選択する。ＹＡＤＤＲＥＳＳの残りのビッ
トはＹＢＡＮＫによって選択されたメモリ部へのインデ
クスを提供する。メモリアクセス期間においては、実行
される命令がそのように特定していれば、ディジタル信
号プロセッサ２１はＸＤＡＴＡ、ＹＤＡＴＡパスの双方
からのデータを同時にアクセスできる。２つのデータパ
スを有することは、特にリアルタイム信号処理のような
計算集約的応用において、単一のデータパスに対し、デ
ィジタル信号プロセッサ２１の性能を改良する。他の実
施例においては、二重データパスがＤＳＰシステムに特
に適しているが、ディジタル信号プロセッサ２１は汎用
プロセッサもしくは整数データプロセッサとすることが
できる。
【００１１】理想的には、ＸＤＡＴＡ、ＹＤＡＴＡパス
へのアクセスは遅延なく同時に発生させることができ
る。メモリシステム２２はより容易に遅延を防止するた
めに２つのメモリ部２４，２５を有する。ＸＤＡＴＡパ
スを介してアクセスされるすべてのオペランドが１つの
メモリ部に存在し、かつ、ＹＤＡＴＡパスを介してアク
セスされるすべてのオペランドが他のメモリ部に存在す
れば、各演算は遅延なく実行され、これにより、２つの
データオペランドをディジタル処理プロセッサに１メモ
リアクセスサイクルで提供できる。ＸＢＡＮＫ、ＹＢＡ
ＮＫが同一であれば、両データパスを介してアクセスさ
れるデータは同じメモリ部に存在することを示し、従っ
て、衝突が発生する。比較器２８はこの衝突を検出して
ディジタル信号プロセッサ２１への信号ＷＡＩＴを活性
化する。衝突が発生して信号ＷＡＩＴが活性化される
と、メモリフェッチはシーケンシャルになされなければ
ならず、ディジタル信号プロセッサ２１へのデータ提供
には２サイクル必要となる。
【００１２】たとえば、読出しアクセス中とすれば、オ
ペランドはＸＤＡＴＡ、ＹＤＡＴＡパスの双方を介して
要求され、また、ＸＡＤＤＲＥＳＳ、ＹＡＤＤＲＥＳＳ
は双方ともメモリ部２４のアドレス空間内にある。メモ
リコントローラ２３はＸＢＡＮＫ、ＹＢＡＮＫを調べる
ことによって衝突を認識する。第１のサイクルにおいて
は、メモリコントローラ２３はＸＡＤＤＲＥＳＳの下位
１５ビットに応答してＢＡＮＫ ０ ＩＮＤＥＸをメモ
リ部２４に提供し、アクセス場所の内容がＸＤＡＴＡと
してマルチプレクサ２６を通過する。また、比較器２８
はＸＢＡＮＫ、ＹＢＡＮＫを比較することによって衝突
を認識し、それに応じて信号ＷＡＩＴを活性化させる。
また、ＹＢＡＮＫがマルチプレクサ２７によりＸＡＤＤ
ＲＥＳＳによってアクセスされたメモリ部２４からのデ
ータをＹＤＡＴＡパスに接続するが、ディジタル信号プ
ロセッサ２１は信号ＷＡＩＴを受信してＸＤＡＴＡパス
を介して第１のオペランドのみを読込む。
【００１３】第２のサイクルにおいては、メモリコント
ローラ２３はＹＡＤＤＲＥＳＳに応答してＢＡＮＫ ０
ＩＮＤＥＸをメモリ部２４に提供し、アクセス場所の
内容がＹＤＡＴＡとしてマルチプレクサ２７を通過す
る。比較器２８は信号ＷＡＩＴを非活性化させ、第２の
オペランドがＹＤＡＴＡパス上に受信できることをディ
ジタル信号プロセッサ２１に指示する。また、第２のサ
イクルではＸＢＡＮＫがマルチプレクサ２６によりＹＡ
ＤＤＲＥＳＳによってアクセスされたメモリ部２４から
のデータをＸＤＡＴＡパスに接続するが、ディジタル信
号プロセッサ２１は信号ＷＡＩＴの否定を検知してＹＤ
ＡＴＡパスを介して第２のオペランドのみを読込む。
【００１４】ｍｐｙ（ｒ０）＊（ｒ０）のような２乗演
算が発生すると、内部レジスタ“ｒ０”に位置する第
１、第２のアドレスは同一である。従って、ＸＡＤＤＲ
ＥＳＳ、ＹＡＤＤＲＥＳＳの第１の部分（ＸＢＡＮＫ、
ＹＢＡＮＫ）は同一であり、ＸＡＤＤＲＥＳＳ、ＹＡＤ
ＤＲＥＳＳの第２の部分（下位１５ビット）も同一であ
る。比較器２８は衝突を検出して信号ＷＡＩＴを活性化
させる。ディジタル信号プロセッサ２１は第１のサイク
ルでＸＤＡＴＡオペランドをフェッチし、第２のサイク
ルでＹＤＡＴＡオペランドをフェッチする。
【００１５】図１のデータ処理システムに関連する信号
のタイミング図を示す図２を参照すると、代表的なアク
セスは時刻ｔ０で発生する。このアクセスでは、たとえ
ばｍｐｙ（ｒ０）＊（ｒ１）であるが、メモリ部２４は
ＸＡＤＤＲＥＳＳによってアドレスされたバンク０デー
タ（ＢＡＮＫ ０ ＤＡＴＡ）をＸＤＡＴＡパスに提供
し、メモリ部２５はＹＡＤＤＲＥＳＳによってアドレス
されたバンク１データをＹＤＡＴＡパスに提供する。こ
こで、ｒ０はメモリバンク０における記憶位置へのポイ
ンタ、ｒ１はメモリバンク１における記憶位置へのポイ
ンタである。なお、バンク０データ、バンク１データは
単一の記憶位置からのデータエレメントを示さず、むし
ろ、それぞれ、メモリ部２４，２５からの幾つかのデー
タエレメントを示す。データは両データパスに提供さ
れ、命令ｍｐｙ（ｒ０）＊（ｒ１）は、ｔ０と“ｔ１”
と名付けられた時間との間の時間である、１メモリアク
セスサイクルで完了する。次のアクセスはｔ１と“ｔ
２”と名付けられた時間との間で発生し、この間にバン
ク０データがＸＤＡＴＡパス上のＸＡＤＤＲＥＳＳでア
ドレスされ、バンク１データがＹＤＡＴＡパス上のＹＡ
ＤＤＲＥＳＳでアドレスされる。このようにして、デー
タ処理システム２０はリアルタイムＤＳＰ動作に対して
２つのデータパスを介してデータをアクセスする効率的
なシステムを提供する。
【００１６】しかしながら、簡略記述ｍｐｙ（ｒ０）＊
（ｒ０）によって表される２乗演算が発生すると、ＸＡ
ＤＤＲＥＳＳによってアドレスされたバンク０データか
らの単一のオペランドがＸＤＡＴＡパス及びＹＤＡＴＡ
パスの双方によってアクセスされるべきである。衝突が
発生し、また、比較器２８が信号ＷＡＩＴを活性化す
る。ｔ２および“ｔ３”と名付けられた時間の間の、第
１のサイクルでは、ＸＡＤＤＥＳＳによってアドレスさ
れたバンク０データがＸＤＡＴＡパスに提供される。Ｘ
ＡＤＤＲＥＳＳによってアドレスされたバンク０データ
がＹＤＡＴＡパス上に存在するが、信号ＷＡＩＴが活性
化されているので、ＹＤＡＴＡパスはアイドルとなる。
次のサイクルでは、ｔ３以後、信号ＷＡＩＴが非活性と
なり、また、ＹＡＤＤＲＥＳＳによってアドレスされた
バンク０データがＸＤＡＴＡパス上に存在しても、ＸＤ
ＡＴＡパスはアイドルであり、ＹＤＡＴＡパスがバンク
０データを受信する。このように、データ処理システム
２０においては、２乗演算は２つのメモリアクセスサイ
クルを必要とし、各データパスからの帯域幅が浪費され
る。
【００１７】図３は本発明に係わるデータ処理システム
２０′を示すブロック図である。データ処理システム２
０′は図１のデータ処理システム２０と共通のいくつか
の要素を有しており、これら共通の要素には同様の参照
番号を与えてある。さらに、メモリシステム２２′は、
比較器３０、インバータ３１、及びアンドゲート３２を
含む。比較器３０は、１５個の信号ＸＩＮＤＥＸを受信
する第１の組の入力端子、１５個の信号ＹＩＮＤＥＸを
受信する第２の組の入力端子、及び出力端子を有する。
インバータ３１は比較器３０の出力端子に接続された入
力端子、及び信号＊ＳＱＵＡＲＥを提供する出力端子を
有する。＊ＳＱＵＡＲＥは２乗演算進行中を示す活性時
ロー（ａｃｔｉｖｅ ｌｏｗ）信号である。アンドゲー
ト３２は、＊ＳＱＵＡＲＥを受信する第１の入力端子、
比較器２８の出力端子に接続された第２の入力端子、及
び信号ＷＡＩＴをディジタル信号プロセッサ２１に提供
する出力端子を有する。
【００１８】両データパスからのアクセスが単一のメモ
リ部において異なるアドレスに対して追求される動作が
進行中であれば、もちろん、シーケンシャルなサイクル
でデータを提供する必要がある（図２のｔ２〜ｔ３に図
示のごとく）。比較器２８の出力端子は論理ハイで活性
（ａｃｔｉｖｅ）であり、これはＸＢＡＮＫ、ＹＢＡＮ
Ｋが同一であることを示す。ＸＩＮＤＥＸ、ＹＩＮＤＥ
Ｘが同一でないので、＊ＳＱＵＡＲＥは論理ハイで非活
性（ｉｎａｃｔｉｖｅ）となり、従って、ＷＡＩＴは活
性となる。簡略記述ｍｐｙ（ｒ０）＊（ｒ０）で表され
る２乗演算が進行中であれば、ディジタル信号プロセッ
サ２１は同一記憶位置をＸＤＡＴＡ、ＹＤＡＴＡパスの
双方においてアクセスしようとする。したがって、ＸＢ
ＡＮＫ、ＹＢＡＮＫは同一であり、ＸＩＮＤＥＸ、ＹＩ
ＮＤＥＸは同一である。比較器２８の出力は論理ハイで
あり、信号＊ＳＱＵＡＲＥは論理ローの活性である。し
たがって、信号ＷＡＩＴは非活性を維持する。ｒ０がメ
モリバンク０へのポインタであれば、メモリバンク０に
よって提供された１６ビットデータがＸＤＡＴＡ、ＹＤ
ＡＴＡパスの双方に結合され、この結果、ディジタル信
号プロセッサ２１は単一のメモリアクセスサイクル内で
ＸＤＡＴＡ、ＹＤＡＴＡパスの双方からオペランドを読
出す。これに対し、ｒ０がメモリバンク１へのポインタ
であれば、メモリバンク１によって提供された１６ビッ
トデータがＸＤＡＴＡ、ＹＤＡＴＡパスの双方に結合さ
れ、この結果、ディジタル信号プロセッサ２１は単一の
メモリアクセスサイクル内でＸＤＡＴＡ、ＹＤＡＴＡパ
ス双方からオペランドを読出す。
【００１９】図４は図３のデータ処理システム２０′の
信号のタイミング図である。時刻は図２の時刻に対応し
て同一の番号を付してある。ｔ０〜ｔ１間、ｔ１〜ｔ２
間では、ディジタル信号プロセッサ２１はＸＡＤＤＲＥ
ＳＳによってアドレスされたバンク０データ及びＹＡＤ
ＤＲＥＳＳによってアドレスされたバンク１データを、
それぞれ、ＸＤＡＴＡ、ＹＤＡＴＡパス上にアクセスす
る。しかしなから、ディジタル信号プロセッサ２１は時
刻ｔ２で２乗演算を実行しようとする。このとき、比較
器３０が同一であるＸＡＤＤＲＥＳＳ、ＹＡＤＤＲＥＳ
Ｓを検出したときに信号ＷＡＩＴは非活性であるので、
２乗演算のデータエレメントはＸＤＡＴＡ、ＹＤＡＴＡ
パスの双方で同時に読込まれる。したがって、データ処
理システム２０′は図１のデータ処理システム２０に比
較して改良された性能を有する。性能の改良度は適用内
容に依存するが、演算のトータル数に対する２乗演算数
の割合が大きくなると、性能改良の割合は増大する。性
能改良度はディジタル信号処理のような計算集約的応用
に対してより大きくなる。
【００２０】再び、図３を参照すると、データ処理シス
テム２０′について少なくとも６つの利点があることが
分る。第１に、２乗演算中において喪失したバス帯域幅
が回復し、これにより、システム性能が向上することに
なる。もちろん、改良度はディジタル信号プロセッサ２
１によって実行される命令に依存する。しかしながら、
改良度は計算集約的応用に対する方がより大きい。ま
た、たとえば、ＹＤＡＴＡパスがアイドルである時間ｔ
２〜ｔ３において未使用のデータエレメントを提供する
マルチプレクサ２７による電力消費が節約されるので、
乗算命令の実行に消費される全体の電力消費量は減少す
る。
【００２１】第２に、データ処理システム２０′は、集
積回路もしくはコンピュータボード論理に容易に付加で
きる僅かの量の余分の回路を付加するのみである。第３
に、比較器３０、インバータ３１、及びアンドゲート３
２による遅延はメモリ部２４もしくは２５がデータをＸ
ＤＡＴＡもしくはＹＤＡＴＡパスに提供するのに要する
時間より小さいので、付加された回路はメモリアクセス
サイクルを遅くしない。第４に、２乗演算を実行するの
に特別な命令は必要ないので、本発明はディジタル信号
プロセッサ２１のプログラマにとって透明（ｔｒａｎｓ
ｐａｒｅｎｔ）または明快である。第５に、データ処理
システム２０′の付加回路は、２乗命令以外の命令の動
作たとえば高速の２による乗算を行なうための同じオペ
ランドの加算命令の動作を改良する。第６に、現存のソ
フトウエアプログラムは改良されたメモリアーキテクチ
ャを用いて変更なしにランし、しかも、より迅速に実行
できる。このように、図２のメモリシステム２２に対す
るメモリシステム２２′による改良はプログラマにとっ
て明瞭である。
【００２２】図５は本発明の好ましい実施例に係わるデ
ータ処理システム２０″を示す。データ処理システム２
０″は図３のデータ処理システム２０′と共通のいくつ
かの要素を有しており、これらの共通の要素には同様な
参照番号を与えてある。データ処理システム２０″にお
いて、メモリシステム２２″は、８個のメモリ部４０−
４７を含み、各メモリ部はメモリコントローラ２３″か
らのインデクスアドレスを受信する。データ処理システ
ム２０″においては、ＸＢＡＮＫ、ＹＢＡＮＫはアドレ
スの上位３ビットであって、８個のメモリ部から１つを
選択する。ＸＩＮＤＥＸ、ＹＩＮＤＥＸは各々ＸＤＡＴ
Ａ、ＹＤＡＴＡパスのためのオペランドへの１３ビット
のインデクスである。従って、比較器３０″は１３ビッ
トの入力数に対して比較を実行し、比較器２８″は３ビ
ットの入力数に対して比較を実行し、マルチプレクサ２
６″、２７″は３ビットのＸＢＡＮＫ、ＹＢＡＮＫを受
信して８個のメモリ部から１つを選択してそれぞれＸＤ
ＡＴＡ、ＹＤＡＴＡパスへ接続する。図１と図５を比較
すると、最小２の任意の数のメモリ部をメモリシステム
に含めることができる。含められたメモリ部の数はディ
ジタル信号プロセッサ２１の機械コードのコンパイラが
どのようにディジタル信号プロセッサ２１上をランする
プログラムのためのオペランドを区分（ｓｅｇｍｅｎ
ｔ）するかによって影響を受ける。ＸＤＡＴＡ、ＹＤＡ
ＴＡパスからフェッチされたオペランドを性能を悪化さ
せる衝突をしないようにできるだけひんぱんに別個のメ
モリ部に格納することがシステム性能にとって好まし
い。しかしながら、データ処理システム２０″は２つの
別個のデータパスのために同一のメモリ部から同じオペ
ランドを２回フェッチするという不利益を除去すること
によりデータ処理システム２０に比較して性能を向上さ
せている。
【００２３】本発明が２つの別個のデータパスを介して
同一のオペランドをフェッチする他の命令に等しく適用
されることは明らかである。双方向性読出し／書込みデ
ータパスを図示しているが、本発明は１もしくは２の読
出し専用データパスにも適用される。また、本発明が任
意の数のデータパスに適用されることも明らかである。
たとえば、３つのデータパスが設けられれば、簡略記述
“ｍｐｙ（ｒ０）＊（ｒ０）＊（ｒ０）”によって表さ
れるオペランドの３乗の演算は、３つのアドレスが同一
のときに信号ＷＡＩＴを非活性に維持することによって
認識され得る。
【００２４】データ処理システム（２０′）のデータプ
ロセッサ（２１）がデータ信号プロセッサであることは
本発明の一態様である。
【００２５】また、論理手段（２８，３０，３１，３
２）が第１の比較手段２８、第２の比較手段（３０，３
１）、及びアンドゲート手段を備えることも本発明の他
の態様である。第１の比較手段２８は第１のアドレスの
第１の部分と第２のアドレスの第１の部分とが同一のと
きに第１の信号を発生する。第２の比較手段（３０，３
１）は、第１のアドレスの第２の部分と第２のアドレス
の第２の部分とが同一でないときに第２の信号を発生す
る。アンドゲート手段（３２）は第１、第２の信号に応
答して待ち信号を発生する。
【００２６】さらに、メモリシステム（２２′）におい
て、第１、第２のアドレスの各第１の部分が第１、第２
のアドレスの各第２の部分より上位であることが本発明
の他の態様である。
【００２７】本発明は好ましい実施例において記述した
が、本発明は多くの方法で修正が可能であり、また、上
述の特定の実施例と異なる多くの実施例も可能である。
たとえば、メモリシステム内のメモリ部の数を増大させ
ることにより、ディジタル信号プロセッサ２１が両デー
タパス上の同一部分をアクセスし、また、ＷＡＩＴを活
性化させなければならない情況を減少させることができ
る。この場合、ＸＢＡＮＫ、ＹＢＡＮＫにおける信号の
数は増大する。また、２つのデータパスを有するがディ
ジタル信号処理以外の機能を実行するデータプロセッサ
も可能である。従って、特許請求の範囲は本発明の真の
精神及び範囲内に入るすべての本発明の変更を含むもの
である。
【００２８】
【発明の効果】以上説明したように本発明によれば、２
乗演算等においてより高速の処理が可能になる等システ
ム性能を向上できる。
【図面の簡単な説明】
【図１】２つのデータパスを備えたデータプロセッサを
有するデータ処理システムを示すブロック図である。
【図２】図１のデータ処理システムの信号のタイミング
図である。
【図３】本発明に係わるデータ処理システムを示すブロ
ック図である。
【図４】図３のデータ処理システムの信号のタイミング
図である。
【図５】本発明の一実施例に係わるデータ処理システム
を示すブロック図である。
【符号の説明】
２０，２０′，２０″ データ処理システム ２１ ディジタル信号プロセッサ ２２，２２′ メモリシステム ２４，２５ メモリ部 ２６，２７，２６″，２７″ マルチプレクサ ２８，２８″，３０ 比較器
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−311319（ＪＰ，Ａ) 特開 昭63−303424（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 12/00 550 - 12/06 G06F 7/552 G06F 17/10

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１および第２のデータパスにおよびそ
    れぞれ該第１および第２のデータパスに対応する第１お
    よび第２のアドレスに結合されたデータプロセッサ（２
    １）であって、前記第１および第２のアドレスの各々は
    第１の部分および第２の部分を有し、前記データプロセ
    ッサは待ち信号が活性化されていることに応じて前記第
    ２のデータパスへのアクセスを遅延するものと、 第１および第２のメモリ部（２４，２５）と、 該第１および第２のメモリ部（２４，２５）におよび前
    記第１および第２のデータパスに結合され、前記第１の
    アドレスの前記第１の部分に応答して前記第１のメモリ
    部（２４）からのデータを前記第１もしくは第２のデー
    タパスに結合し、かつ前記第２のアドレスの前記第１の
    部分に応答して前記第２のメモリ部（２５）からのデー
    タを前記第１もしくは第２のデータパスに結合するマル
    チプレクス手段（２６，２７）と、 前記データプロセッサ（２１）に結合され、前記第１の
    アドレスの前記第１の部分と前記第２のアドレスの前記
    第１の部分とが等しく、かつ、前記第１のアドレスの前
    記第２の部分と前記第２のアドレスの前記第２の部分と
    が異なるときに前記待ち信号を活性化し、かつ前記第１
    のアドレスの前記第１の部分と前記第２のアドレスの前
    記第１の部分が等しくかつ前記第１のアドレスの前記第
    ２の部分と前記第２のアドレスの前記第２の部分が等し
    いときに前記待ち信号を非活性に保つ論理手段（２８，
    ３０，３１，３２）と、 を具備するデータ処理システム（２０′）。
  2. 【請求項２】 第１および第２のメモリ部（２４，２
    ５）と、 第１および第２の入力アドレスを受信しかつこれに応じ
    て、それぞれ、前記第１および第２のメモリ部（２４，
    ２５）に第１および第２のメモリアドレスを提供するコ
    ントローラ（２３）であって、前記第１および第２の入
    力アドレスは第１の部分および第２の部分を有するもの
    と、 該第１および第２のメモリ部（２４，２５）に結合さ
    れ、前記第１の入力アドレスの前記第１の部分に応答し
    て該第１のメモリ部（２４）からのデータを第１もしく
    は第２のデータパスに結合し、前記第２の入力アドレス
    の前記第１の部分 に応答して前記第２のメモリ部（２
    ５）からのデータを前記第１もしくは第２のデータパス
    に結合するマルチプレクス手段（２６，２７）と、 前記第１の入力アドレスの第１の部分と前記第２の入力
    アドレスの第１の部分とが等しくかつ前記第１の入力ア
    ドレスの第２の部分と前記第２の入力アドレスの第２の
    部分とが異なるときに待ち信号を活性化し、かつ前記第
    １のアドレスの前記第１の部分と前記第２のアドレスの
    前記第１の部分が等しくかつ前記第１のアドレスの前記
    第２の部分と前記第２のアドレスの前記第２の部分が等
    しいときに前記待ち信号を非活性に保つ論理手段（２
    ８，３０，３１，３２）と、 を具備するメモリシステム（２２′）。
  3. 【請求項３】 メモリシステム（２２′）とデータプロ
    セッサ（２１）とを含み、該データプロセッサ（２１）
    が第１および第２のデータパスおよび該第１および第２
    のデータパスにそれぞれ対応する第１および第２のアド
    レスに結合されたデータ処理システム（２０′）におけ
    る前記メモリシステム（２２′）であって、 第１および第２のメモリ部（２４，２５）と、 該第１および第２のメモリ部（２４，２５）に結合さ
    れ、前記第１のアドレスの第１の部分に応答して前記第
    １のメモリ部（２４）からのデータを前記第１もしくは
    第２のデータパスに結合し、かつ前記第２のアドレスの
    第１の部分に応答して前記第２のメモリ部からのデータ
    を前記第１もしくは第２のデータパスに結合するマルチ
    プレクス手段（２６，２７）と、 該マルチプレクス手段（２６，２７）及び前記データプ
    ロセッサ（２１）に結合され、前記第１のアドレスの第
    １の部分と前記第２のアドレスの第１の部分とが等しく
    かつ前記第１のアドレスの第２の部分と前記第２のアド
    レスの第２の部分とが異なるときに待ち信号を活性化
    し、かつ前記第１のアドレスの前記第１の部分と前記第
    ２のアドレスの前記第１の部分が等しくかつ前記第１の
    アドレスの前記第２の部分と前記第２のアドレスの前記
    第２の部分が等しいときに前記待ち信号を非活性に保つ
    論理手段（２８，３０，３１，３２）と、 を具備するメモリシステム（２２′）。
  4. 【請求項４】 第１および第２のデータパスにおよびそ
    れぞれ該第１お よび第２のデータパスに対応する第１お
    よび第２のアドレスに結合されたデータプロセッサ（２
    １）であって、前記第１および第２のアドレスの各々は
    第１の部分および第２の部分を有し、前記データプロセ
    ッサは待ち信号が活性化されていることに応じて前記第
    ２のデータパスへのアクセスを遅延するものと、 第１および第２のメモリ部（２４，２５）と、 該第１および第２のメモリ部（２４，２５）及び前記第
    １のデータパスに結合され、前記第１のアドレスの前記
    第１の部分がそれぞれ第１もしくは第２の状態にあるこ
    とに応答して前記第１もしくは第２のメモリ部を前記第
    １のデータパスに結合する第１のマルチプレクサ（２
    ６）と、 前記第１および第２のメモリ部（２４，２５）及び前記
    第２のデータパスに結合され、前記第２のアドレスの前
    記第１の部分がそれぞれ第１もしくは第２の状態にある
    ことに応答して前記第１もしくは第２のメモリ部を前記
    第２のデータパスに結合する第２のマルチプレクサ（２
    ７）と、 前記データプロセッサ（２１）に結合され、第１のメモ
    リアドレスを、前記第１のアドレスの前記第１の部分が
    前記第１の状態にあるとき前記第１のメモリ部（２４）
    に提供し、あるいは前記第１のアドレスの前記第１の部
    分が前記第２の状態にあるときに前記第２のメモリ部
    （２５）に提供し、かつ第２のメモリアドレスを、前記
    第２のアドレスの前記第１の部分が前記第１の状態にあ
    るとき前記第１のメモリ部（２４）に提供し、あるいは
    前記第２のアドレスの前記第１の部分が前記第２の状態
    にあるとき前記第２のメモリ部（２５）に提供する制御
    手段（２３）と、 前記データプロセッサ（２１）に結合され、前記第１の
    アドレスの第１の部分と前記第２のアドレスの第１の部
    分とが等しくかつ前記第１のアドレスの第２の部分と前
    記第２のアドレスの第２の部分とが異なるときに前記待
    ち信号を活性化し、かつ前記第１のアドレスの前記第１
    の部分と前記第２のアドレスの前記第１の部分が等しく
    かつ前記第１のアドレスの前記第２の部分と前記第２の
    アドレスの前記第２の部分が等しいときに前記待ち信号
    を非活性に保つ論理手段（２８，３０，３１，３２）
    と、 を具備するデータ処理システム（２０′）。
  5. 【請求項５】 複数の命令に応答してそれぞれ第１およ
    び第２のデータパスを介してデータをアクセスするため
    の各々第１および第２の部分を有する第１および第２の
    アドレスを提供するステップ、 該各第１および第２のアドレスに応答して各々第１およ
    び第２のデータエレメントをアクセスし、該第１のデー
    タエレメントは前記第１のアドレスの前記第１の部分に
    応答して第１もしくは第２のメモリ部（２４，２５）か
    らアクセスされ、前記第２のデータエレメントは前記第
    ２のアドレスの前記第１の部分に応答して前記第１もし
    くは第２のメモリ部（２４，２５）からアクセスされる
    ステップ、 前記第１のアドレスの前記第１の部分に応答して選択さ
    れた前記第１（２４）および前記第２（２５）のメモリ
    部の内の１つからのデータを前記第１のデータパスに結
    合するステップ、 前記第２のアドレスの前記第１の部分に応答して選択さ
    れた前記第１（２４）および前記第２（２５）のメモリ
    部の内の１つからのデータを前記第２のデータパスに結
    合するステップ、そして 前記第１のアドレスの第１の部
    分と前記第２のアドレスの第１の部分とが異なるときに
    前記第１のデータパスを介して前記第１のデータエレメ
    ントをかつ前記第２のデータパスを介して前記第２のデ
    ータエレメントを読出し、もしくは、 前記第１のアドレスの第１の部分と前記第２のアドレス
    の第１の部分とが等しくかつ前記第１のアドレスの第２
    の部分と前記第２のアドレスの第２の部分とが異なると
    きに第１のメモリサイクル中に前記第１のデータパスを
    介して前記第１のデータエレメントをかつ第２のメモリ
    サイクル中に前記第２のデータパスを介して前記第２の
    データエレメントを読出し、もしくは、 前記第１のアドレスの第１の部分と前記第２のアドレス
    の第１の部分とが等しくかつ前記第１のアドレスの第２
    の部分と前記第２のアドレスの第２の部分とが等しいと
    きに前記第１のメモリサイクル中に前記第１および第２
    のデータパスを介して前記第１のデータエレメントを読
    出すステップ、 を具備するデータ処理システム（２０′）の性能を改良
    する方法。
JP4090280A 1991-04-01 1992-03-16 ２乗演算を実行する速度改良型データ処理システム及びその方法 Expired - Lifetime JP2816624B2 (ja)

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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5659695A (en) * 1995-06-02 1997-08-19 Motorola, Inc. Method and apparatus utilizing simultaneous memory reads for increasing memory access bandwidth in a digital signal processor
US6295599B1 (en) * 1995-08-16 2001-09-25 Microunity Systems Engineering System and method for providing a wide operand architecture
US5953241A (en) 1995-08-16 1999-09-14 Microunity Engeering Systems, Inc. Multiplier array processing system with enhanced utilization at lower precision for group multiply and sum instruction
US7301541B2 (en) * 1995-08-16 2007-11-27 Microunity Systems Engineering, Inc. Programmable processor and method with wide operations
US5742840A (en) * 1995-08-16 1998-04-21 Microunity Systems Engineering, Inc. General purpose, multiple precision parallel operation, programmable media processor
US7483935B2 (en) * 1995-08-16 2009-01-27 Microunity Systems Engineering, Inc. System and method to implement a matrix multiply unit of a broadband processor
US6643765B1 (en) 1995-08-16 2003-11-04 Microunity Systems Engineering, Inc. Programmable processor with group floating point operations
US5638533A (en) * 1995-10-12 1997-06-10 Lsi Logic Corporation Method and apparatus for providing data to a parallel processing array
FR2773234B1 (fr) * 1997-12-31 2003-07-25 Sgs Thomson Microelectronics Memoire a double acces pour processeur de signal numerique
US7932911B2 (en) * 1998-08-24 2011-04-26 Microunity Systems Engineering, Inc. Processor for executing switch and translate instructions requiring wide operands
ATE557342T1 (de) * 1998-08-24 2012-05-15 Microunity Systems Eng Prozessor und verfahren zur matrixmultiplikation mit einem breiten operand
US6442672B1 (en) * 1998-09-30 2002-08-27 Conexant Systems, Inc. Method for dynamic allocation and efficient sharing of functional unit datapaths
EP1139669A1 (en) * 2000-03-28 2001-10-04 STMicroelectronics S.r.l. Coprocessor for motion estimation in digitised video sequence encoders
FR2818145B1 (fr) * 2000-12-18 2003-11-28 Oreal Compositions cosmetiques antisolaires a base d'un melange synergetique de filtres et utilisations
JP2002215606A (ja) 2001-01-24 2002-08-02 Mitsubishi Electric Corp データ処理装置
US6968447B1 (en) * 2001-04-13 2005-11-22 The United States Of America As Represented By The Secretary Of The Navy System and method for data forwarding in a programmable multiple network processor environment
WO2003021423A2 (en) 2001-09-04 2003-03-13 Microunity Systems Engineering, Inc. System and method for performing multiplication
WO2009081551A1 (ja) * 2007-12-21 2009-07-02 Panasonic Corporation メモリ装置及びその制御方法
US9785565B2 (en) 2014-06-30 2017-10-10 Microunity Systems Engineering, Inc. System and methods for expandably wide processor instructions

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3610906A (en) * 1968-11-07 1971-10-05 Burroughs Corp Binary multiplication utilizing squaring techniques
EP0080528A1 (en) * 1981-11-30 1983-06-08 Omnet Associates Computational method and apparatus for finite field arithmetic
FR2591003B1 (fr) * 1985-11-29 1988-01-15 Trt Telecom Radio Electr Dispositif de sommation de carres
US4787056A (en) * 1986-03-26 1988-11-22 Rca Licensing Corporation Apparatus for estimating the square of digital samples
JPS62256129A (ja) * 1986-04-30 1987-11-07 Sony Corp 演算処理装置
NL8700763A (nl) * 1987-04-01 1988-11-01 Philips Nv Inrichting voor het omzetten van een eerste elektrische signaal in een tweede elektrische signaal.
JPS63303424A (ja) * 1987-06-02 1988-12-12 Nec Ic Microcomput Syst Ltd 演算回路
US4766416A (en) * 1987-07-16 1988-08-23 General Electric Company Circuit for generating the square of a function without multipliers
JPH01311319A (ja) * 1988-06-10 1989-12-15 Oki Electric Ind Co Ltd バス制御回路
US5210710A (en) * 1990-10-17 1993-05-11 Cylink Corporation Modulo arithmetic processor chip

Also Published As

Publication number Publication date
EP0507210A3 (en) 1993-05-12
DE69227271D1 (de) 1998-11-19
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US5487024A (en) 1996-01-23
EP0507210B1 (en) 1998-10-14
JPH05100948A (ja) 1993-04-23

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