JP2840444B2 - 算術パイプラインをオペレーティングする方法及びデータプロセッシング装置 - Google Patents

算術パイプラインをオペレーティングする方法及びデータプロセッシング装置

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JP2840444B2 JP2505555A JP50555590A JP2840444B2 JP 2840444 B2 JP2840444 B2 JP 2840444B2 JP 2505555 A JP2505555 A JP 2505555A JP 50555590 A JP50555590 A JP 50555590A JP 2840444 B2 JP2840444 B2 JP 2840444B2
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Description

【発明の詳細な説明】 発明の分野 本発明は一般にデータプロセッシングの装置及び方法
に関連し、特に、レジスタファイル更新アドレスがレジ
スタファイルアクセスアドレスに等しいときに、レジス
タファイルバイパスを用いる改良された速度及び効率の
中央処理装置（CPU）の算術／論理パイプラインに関す
る。
本発明の背景 レジスタファイルは多くのデータプロセッシングユニ
ットで見られ、それは算術／論理ユニット（ALU）に結
合された複数のレジスタからなり、そのレジスタは、浮
動小数点オペレーション、多種の制御オペレーション等
のような算術又は論理オペレーションのオペランド又は
結果を記憶するのに用いられる。レジスタファイルは高
速、高性能ランダムアクセスメモリ（RAM）のローカル
記憶装置又はキャッシュと考えてもよい。レジスタファ
イル内のレジスタの数が多いと、CPU自身の中に記憶さ
れているであろうデータの量も多い。従って、レジスタ
ファイルがより大きく作られると、典型的な遅いシステ
ムメモリには、オペランドを検索しALUオペレーション
の結果を記憶するようにさせるのに、より少ないアクセ
スが要求される。そのように、レジスタファイル及びAL
Uのオペレーションに関して達成された速度及び効率に
おけるいずれの改良も、CPUの全体的な速度及びプロセ
ッシングの効率への直接の影響を有する、ということが
理解される。
いくつかの形式のシステムでは、レジスタファイルは
１つのCPU命令サイクルの間にアクセス（読み取り）さ
れ更新（書き込み）される。しかしながら、CPUサイク
ル時間が減らされると、レジスタにはALUオペレーショ
ンに対してアクセスされる十分な時間がなく、同じサイ
クルの間にALUオペレーションの結果がレジスタファイ
ルに書き戻される、という点で問題が発生する。この問
題に対する１つの解決法は、最初のCPUサイクル（サイ
クルＮ）の間にレジスタファイルをアクセスし、次の連
続するCPUサイクル（サイクルＮ＋１）の間にレジスタ
ファイルを更新することである。
しかしながら、サイクルＮの間に生成される結果が、
サイクルＮ＋１の間にレジスタファイルに書き戻される
ために要求され、そしてまたサイクルＮ＋１の間にオペ
ランドとして使用されることが要求されるような、これ
らの形式のCPU命令に対して、この解決法は問題を生じ
る。このような状態は、先行の第１の命令の実行が完了
される前に第２の命令が開始されるというように、命令
の実行がオーバーラップされているパイプライン化され
たCPUで発生する。
図1aはマルチプレクサ（MUX）２を有する従来のCPU1
パイプラインの一部分をブロック図形式で示している。
MUX2は、CPUデータバスから第１の入力を、そしてALU4
の結果（Ｒ）出力から第２の入力を受信する。MUX2とAL
U4の間にレジスタファイル３が配置されている。レジス
タファイル３は、16、64、128、又は256レジスタの様
な、複数のレジスタからなる。多種のデータ経路のビッ
トの数（ｍ）及び個々のレジスタの幅は、装置間で変化
し、通常は８乃至128ビットの範囲内である。レジスタ
ファイル３は、サイクルＮの間に更新レジスタアドレス
を、サイクルＮ＋１の間にアクセスレジスタアドレスを
受信する。更新アドレスはレジスタを選択するアドレス
であり、そのレジスタにはALU4の結果が書き込まれてい
る。アクセスアドレスは、Ａポート又はＢポートの何れ
か及びその後ALU4の対応する入力に読み出されるレジス
タを選択するアドレスである。ALUの結果（Ｒ）出力
は、レジスタファイル内のレジスタを更新するためにマ
ルチプレクサの入力に戻される。もちろん、ALUのＲ出
力は、典型的には、図１の単純化されたブロック図では
示されていない多数の他の回路にも送られる。
この従来のシステムに従いそして図1bを参照すると、
形式Ａ＋Ｂ＝Ｂを有する第１の命令が示されている。即
ち、レジスタファイル位置Ｂ内に記憶されたオペランド
は、レジスタファイル位置Ｂ内に記憶されたオペランド
に加えられ、結果がレジスタファイル位置Ｂに書き戻し
（更新）される。次の命令は形式Ｃ＋Ｂ＝Ｄであり、オ
ペランドの１つ（Ｂ）は前の命令からの更新されたレジ
スタ内に含まれいる。この場合、オペレーションはCPU
内でパイプラインされ、そして互いにオーバーラップす
る状態で実行されるので、第１のオペレーションの結果
は、第２のオペレーションが開始された時には、レジス
タファイル内でまだ更新されていないかもしれない。例
によると、Ｃ＋Ｄ＝Ｄに後続される形式Ａ＋Ｃ＝Ｃの命
令は、更新されるレジスタファイル位置（Ｃ）もまた第
２のパイプラインされた命令に対するオペランドとして
要求される、という点で同じ問題を提示する。
従って、本発明の目的は、ALUの結果が、レジスタフ
ァイル内で最初に更新されることなくすぐ後のパイプラ
インされたオペレーションの間にオペランドとして直接
的に提供される、改良されたCPU算術／論理パイプライ
ンを提供することである。
本発明の他の目的は、ローカルオペランド記憶装置内
の位置を更新するためにALUの結果が要求されるサイク
ルの間にALUの結果がALUへの入力として要求されるとき
に、ローカルオペランド記憶装置をバイパスするための
回路、を含む改良されたCPU算術／論理パイプラインを
提供することである。
本発明の概要 前のオペレーションの結果で更新されるように、そし
て次のオペレーションのためのオペランドを提供するた
めに同時にアクセスされるようにレジスタファイル位置
又は作業レジスタなどの記憶装置エレメントが要求され
るこれらの形式のオペレーションに対して、大幅な速度
の改良を提供する装置及び方法によって、前記の問題は
克服され本発明の目的は実現される。本発明はこのよう
な状況を検出し、最初に更新し次に続いて記憶装置エレ
メントにアクセスするために要求される更なる遅延を招
くことなく、前のオペレーションの出力を直接ALUに提
供するように働く。
特定の一実施例に従うと、レジスタファイルのＡ出力
とＢ出力とはそれぞれ関連のマルチプレクサに提供され
る。各マルチプレクサはALUからの結果を運ぶ更なる入
力としてバスを有する。マルチプレクサの出力は、ALU
の対応するＡ又はＢ入力に提供される。各マルチプレク
サは関連するレジスタファイルアドレスコンパレータに
よって制御される。アドレスコンパレータの各々は、入
力として、対応するレジスタファイルＡ及びＢアクセス
アドレス及びレジスタ更新アドレスを有する。、アドレ
スコンパレータは、アクセスのために選択されたレジス
タファイルレジスタが更新のために選択されたレジスタ
ファイルレジスタと等しいかどうかを決定するように、
それらの関連するレジスタファイル更新アドレスとアク
セスアドレスとを比較する。もしこれら２つのアドレス
が等しいということが見いだされたならば、命令サイク
ルＮの間のALUオペレーションの結果がサイクルＮ＋１
の間のALUオペレーションのためのオペランドとして用
いられる、ということが示される。この状況が検出され
るとき、関連するアドレスコンパレータの出力は、対応
するマルチプレクサ選択入力がALUの結果を直接的にALU
の対応する入力にゲートすることを可能にし、それによ
って効率的にレジスタファイルをバイパスする。
図面の簡単な説明 前記及び他の本発明の特徴は添付の図面と関連して次
の本発明の詳細な説明を読むとより明確にされる。
図1aは、従来のレジスタファイル/ALU相互連結を示す
ブロック図である。
図1bは、サイクルＮ＋１の間に前のALUの結果がレジ
スタファイル位置を更新するために要求され、そしてま
た現在のALUオペレーションのためのオペランドとして
要求される形式を有する２つのパイプライン命令のグラ
フ的な説明図である。
図２は、本発明に従って構成されそして動作するバイ
パス回路を有するレジスタファイルを示す詳細なブロッ
ク図である。
本発明の詳細な説明 次の説明は各32ビット幅の128レジスタを有するレジ
スタファイルを背景にされる。しかしながら、本発明は
何れの実用的な深さ及び幅のレジスタファイルでも実施
でき、以下の特定の例によるオペレーションに制限する
ものではないことに留意されたい。
図２は、本発明に従って構成され且つ動作する中央処
理装置（CPU）10の一部分を示すブロック図である。CPU
10は、これらの物に制限しないがマイクロプロセッサ、
マイクロコンピュータ及びメインフレームコンピュータ
を含む多数の異なる形式のハードウエア具体物において
実施され得る。例えばCPU10はVSタイプのコンピュー
タ、特定的にはマサチューセッツのローウェルのウォン
グラボラトリーズ社によって製造されているVS−8000コ
ンピュータで有り得る。CPU10は両方向バッファ12を通
じてマルチプレクサ（MUX）14の第１の入力に結合され
た32ビットデータバスDB00:31を含む。MUX14の第２の入
力は32ビットＣバス（CB00:31）に結合されている。MUX
14を通じての結合のためのDB00:31又はCB00:31の選択
は、MUX14の選択（Ｓ）入力へのREG FILE SELECT入力に
よってなされる。選択された32ビットバスはMUX14の出
力に送られ、128×32レジスタファイル（REG FILE）16
として実施されているローカルオペランド記憶装置の入
力に提供される。REG FILE16はまた、アクセスされる
（読み取られる）REG FILE16内の128レジスタの特定の
ものを識別するために、入力として７ビットＡアクセス
アドレスバス及び７ビットＢアクセスバスを有する。RE
G FILE16はまた、更新される（書き込まれる）レジスタ
を識別するために、入力として７ビット更新アドレスバ
スを有する。更新アドレスバスはＢアクセスバスの記録
又は遅延されたバージョンである。即ち、サイクルＮの
間に、更新アドレスバスはＢアクセスアドレスによって
サイクルＮ−１の間にアクセスされたレジスタを更新す
る。REG FILE16はまた、32ビットＡ出力及び32ビットＢ
出力を含む。Ａ出力に現れるデータはＡアクセスバスに
よってアドレス及びアクセスされ、そしてＢ出力に現れ
るデータはＢアクセスバスによってアドレス及びアクセ
スされる。
図1aで示されるようなシステムのような、従来のシス
テムでは、32ビットＡ及びＢ出力はALUに直接結合され
るであろう。しかしながら、そして本発明に従うと、RE
G FILE16の32ビットＡ出力及び32ビットＢ出力は代わり
にそれぞれ関連するMUX18及びMUX20に各々提供される。
MUX18及びMUX20各々は更なる入力CB00:31を有する。MUX
18の出力はALU22のＡ入力に提供され、MUX20の出力はAL
U22のＢ入力に提供される。MUX18及びMUX20はそれぞれ
関連するアドレスコンパレータ（ADDR COMP）24及び26
によって各々制御される。アドレスコンパレータ24及び
26の各々はREG FILE16アクセスアドレス及び更新アドレ
スに対応する入力を有する。アドレスコンパレータ24及
び26は、アクセスのために現在のサイクルの間に選択さ
れたREG FILE16のレジスタがこのサイクルの間に更新す
るために選択されたREG FILE16のレジスタと等しいかど
うかを決定するために、これらREG FILE16のアドレスを
比較する。もしこれら２つのアドレスが等しいと見いだ
されたならば、命令サイクルＮの間のALUオペレーショ
ンの結果が次のサイクルＮ＋１の間にALUオペレーショ
ンのためのオペランドとして用いられることが、示され
る。この状態が検出されるとき、関連するアドレスコン
パレータ24及び26の出力は、対応するマルチプレクサMU
X18又はMUX20選択の（Ｓ）入力がCB00:31のALU22の結果
を直接ALU22の対応する入力にゲートすることを可能に
し、それによって効果的にREG FILE16をバイパスする。
もし更新アドレスが対応するＡ又はＢアクセスアドレ
スと等しくなければ、MUX18及びMUX20へのＳ入力はアサ
ート（assert）されず、これらのマルチプレクサは代わ
りにREG FILE16の対応する出力をALU22のためのデータ
のソースとして選択する。例えば、オペレーションＡ＋
Ｄ＝Ｅが後に続くオペレーションＡ＋Ｂ＝Ｃは、第１の
命令の結果として第２の命令の何れのオペランド（Ａ又
はＤ）も更新されないから、REG FILE16がバイパスされ
る結果とはならない。
図２に示されたCPU10の部分の説明を続けると、ALU22
の出力はラッチ28aへ、そしてラッチ28aからALUシフタ2
8へ提供される。シフタ28はシフト制御論理ブロック30
の制御のもとにある。ALUシフタ28は、もし要求された
ならば、ラッチされたALUの結果をその結果がCB00:31バ
スに提供される前に位置付けるように、従来の様式で動
作する。
更に本発明に従うと、Ａ作業レジスタ（WR−Ａ）32の
ため及びＢ作業レジスタ（WR−Ｂ）34のためのバイパス
もまた提供される。この場合、作業レジスタは特定の算
術／論理オペレーションのために用いられる一時的レジ
スタである。本発明に従うと、作業レジスタの出力は関
連するマルチプレクサAMUX36又はBMUX38の入力に提供さ
れる。AMUX36及びBMUX38の両方への第２の入力は、シフ
タ28からALU22の結果を運ぶCB00:31バスである。マルチ
プレクサ36及び38の各々は関連するコンパレータ40及び
42の出力に結合された選択入力をそれぞれ有する。オペ
レーションのソースがWR−A32（ACCESS（アクセス）WR
A）であり、また、同じサイクルの間にWRA32がALU22か
ら更新されていることを、論理信号の状態が示すとき
に、コンパレータ40は、AMUX36がWR−A32出力の代わり
にCB00:31入力を選択するようにさせるように、出力を
生成する。コンパレータ42はデータをALU22のＢポート
に提供するのと同じ形で動作する。従ってAMUX36及びコ
ンパレータ40のオペレーションは、REG FILE16について
前に説明されたのと類似の様式で、WR−A32が同じサイ
クルで更新及びアクセスされることを要求されることが
決定されたときに、WR−A32の周りに速いバイパスを提
供するように働く。同様にBMUX38及びコンパレータ42の
オペレーションは、WR−B34が同じサイクルで更新及び
アクセスされることを要求されることが決定されたとき
に、WR−B34の周りに速いバイパスを提供するように働
く。即ち、作業レジスタのうちの１つに対する更新信号
が作業レジスタに対するアクセス信号に関連してアサー
トされたかどうかを、本発明のこの面は検出し、そし
て、もしそうならば、作業レジスタはバイパスされ、AL
U22出力はALU22入力に結合され戻される。
REG FILE16又は作業レジスタのうちの１つがバイパス
される前記で説明されたケースについては、ALU22の結
果をもってのレジスタの更新はサイクル（Ｎ＋１）の間
に好ましくなお発生する。しかしながら、ALU22は更新
されたデータが同時に与えられ、従ってREG FILE16又は
作業レジスタの更新されるのを待つことが要求されな
い。
CPU10は更に、マイクロ命令を復号するため、そしてC
PU命令サイクルクロック（CLK）と関連してCPU10のオペ
レーションに要求される多種の制御及びアドレス信号を
生成するために使用可能な、制御論理ブロック44を含
む。
前記の説明に従うと、本発明は、レジスタファイル位
置又は作業レジスタの様な記憶装置エレメントが、前の
オペレーションの結果で更新されそして次のオペレーシ
ョンのためのオペランドを提供するように同時にアクセ
スされることが要求されるこれらの形式のオペレーショ
ンに対して、大きな速度の改良を提供することが理解さ
れる。
本発明は、好ましい実施例に関して特定的に示され説
明されたが、形式または詳細の変更は本発明の範囲と精
神から離れることなくその中でなされるであろうこと
が、当業者には理解されるであろう。
フロントページの続き (56)参考文献 特開 昭63−86033（ＪＰ，Ａ) 特開 昭63−136138（ＪＰ，Ａ) 特開 昭60−178539（ＪＰ，Ａ) 特開 昭60−178540（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/38

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】オペランドを記憶するための複数の位置を
    有するローカルのアドレス指定可能な記憶手段を含む形
    式の算術パイプラインであって、前記パイプラインは、
    前記記憶手段から別々にアクセスされ且つALU手段の出
    力に結合された入力を有しておりオペランドへのオペレ
    ーションの一時的な結果を記憶するための作業レジスタ
    手段を含み、前記パイプラインは、前記記憶手段から又
    は前記作業レジスタ手段から第１のオペランド及び第２
    のオペランドを受けるための入力を有するALU手段を更
    に備え、前記ALU手段は前記第１のオペランド及び前記
    第２のオペランドに行われたオペレーションの結果を表
    すための出力を有する、算術パイプラインをオペレーテ
    ィングする方法において、 第１の時間間隔の間に、前記第１のオペランド及び前記
    第２のオペランドを前記記憶手段から検索するように前
    記記憶手段をアドレスするステップと、 前記記憶手段内への記憶のための結果又は前記作業レジ
    スタ手段内への記憶のための一時的結果をALU手段の出
    力で生成するように、前記第１のオペランド及び前記第
    ２のオペランドをそれぞれに前記ALU手段のＡ入力及び
    Ｂ入力に加えるステップと、 第２の時間間隔の間に、次のオペレーションが、前記第
    １の時間間隔の間に生成された前記結果又は前記一時的
    結果を、第１のオペランド又は第２のオペランドの何れ
    かのために要求するかどうかを判定するステップと、 もし前記第１の時間間隔の間に生成された前記結果又は
    前記一時的結果が、前記第１のオペランド又は前記第２
    のオペランドの何れかに対する次のオペレーションのた
    めに要求されると判定されるならば、前記方法は、前記
    ALU手段のＡ入力又はＢ入力の何れかを、前記記憶手段
    から及び前記作業レジスタ手段から非結合とするステッ
    プ及び前記ALU手段の出力を前記ALU手段のＡ入力又はＢ
    入力の何れかに結合するステップを含む、ステップと、 を備える方法。
  2. 【請求項２】請求項１に記載の方法において、前記の第
    ２の時間間隔の間に判定するステップは、前記記憶手段
    に関連した更新アドレスと前記記憶手段に関連したアク
    セスアドレスとを比較し、前記の２つのアドレスが等し
    いかどうかを検出する比較ステップを含む、方法。
  3. 【請求項３】請求項１に記載の方法において、前記の結
    合するステップ及び非結合にするステップは、前記ALU
    手段の結果を有する入力を、マルチプレクサ手段の出力
    に結合するために、前記マルチプレクサ手段に結合され
    た前記ALU結果を有する入力を選択するように該マルチ
    プレクサ手段を活動化するステップであって、前記マル
    チプレクサ手段の前記出力は前記ALU手段の入力に結合
    されている、活動化ステップを含む、方法。
  4. 【請求項４】請求項１に記載の方法において、前記の第
    ２の時間間隔の間に判定するステップは、前記作業レジ
    スタ手段に対する更新信号が前記作業レジスタ手段に対
    するアクセス信号に関連してアサートされたかどうかを
    検出するステップを含む、方法。
  5. 【請求項５】オペランドを記憶するための複数の位置を
    有するローカルのアドレス指定可能な記憶手段を含む形
    式の算術パイプラインを備えるデータブロセッシング装
    置であって、前記パイプラインは、前記記憶手段から第
    １のオペランド及び第２のオペランドを受けるための入
    力を有するALU手段を更に備え、前記ALU手段は、前記第
    １のオペランド及び前記第２のオペランドに行われたオ
    ペレーションの結果を表すための出力を有する、データ
    プロセッシング装置において、 オペランドへのオペレーションの一時的な結果を記憶す
    るために前記記憶手段から別々にアクセスされる作業レ
    ジスタ手段であって、前記ALU手段の前記出力に結合さ
    れた入力と前記ALU手段の第１の入力に及び第２の入力
    に結合された出力とを有する作業レジスタ手段と、 第１のオペランドと第２のオペランドとを前記記憶手段
    から検索するように第１の時間間隔の間に前記記憶手段
    をアドレスする手段と、 結果又は一時的結果をALU手段出力で生成するように、
    前記第１のオペランド及び前記第２のオペランドをそれ
    ぞれに前記ALU手段の前記第１の入力に及び前記第２の
    入力に与える手段と、 前記ALU手段が前記第１の時間間隔の間に生成された前
    記結果又は前記一時的結果を第１のオペランド又は第２
    のオペランドの何れかのために要求するかどうかを第２
    の時間間隔の間に判定する手段と、 前記判定する手段に結合され且つそれのオペレーション
    に応答し、もし次のオペレーションが前記第１の時間間
    隔の間に生成された前記結果又は前記一時的結果を前記
    第１のオペランド又は前記第２のオペランドの何れかの
    ために要求するならば前記ALU手段出力を前記ALU手段の
    Ａ入力又はＢ入力の何れかに結合するため及び前記ALU
    手段のＡ入力又はＢ入力の何れかを前記記憶手段から及
    び前記作業レジスタ手段から非結合とするための手段
    と、 を備えるデータプロセッシング装置。
  6. 【請求項６】請求項５に記載のデータプロセッシング装
    置において、前記判定する手段は、前記記憶手段に関連
    した更新アドレスと前記記憶手段に関連したアクセスア
    ドレスとを比較し、前記の２つのアドレスは等しいかど
    うかを検出する比較器手段を備える、データプロセッシ
    ング装置。
  7. 【請求項７】請求項５に記載のデータプロセッシング装
    置において、前記結合する手段は、マルチプレクサ手段
    の入力に結合された前記ALU手段出力を有する前記マル
    チプレクサ手段であって、前記マルチプレクサ手段の出
    力は前記ALU手段の入力の１つに結合されている、マル
    チプレクサ手段を備える、データプロセッシング装置。
  8. 【請求項８】請求項５に記載のデータプロセッシング装
    置において、前記判定する手段は、前記作業レジスタ手
    段に対する更新信号が前記作業レジスタ手段に対するア
    クセス信号に関連してアサートされたかどうかを検出す
    るための手段を備える、データプロセッシング装置。
  9. 【請求項９】請求項５に記載のデータプロセッシング装
    置において、前記記憶手段は、各々がｍビットからなる
    ｎ個の位置として編成されたレジスタファイル手段から
    なり、前記ｎ個の位置のうちの特定のものは、レジスタ
    ファイル更新アドレスによって及び／又はレジスタファ
    イルアクセスアドレスによって指定される、データプロ
    セッシング装置。
  10. 【請求項１０】請求項５に記載のデータプロセッシング
    装置において、前記記判定する手段は命令に関連するマ
    イクロ命令の内容に応答する、データプロセッシング装
    置。
  11. 【請求項１１】請求項１に記載の方法において、前記作
    業レジスタ手段は第１の作業レジスタ手段と第２の作業
    レジスタ手段を含み、前記第１の作業レジスタ手段は前
    記ALU手段の前記出力に結合された入力と前記ALU手段の
    前記Ａ入力に結合された出力とを有し、前記第２の作業
    レジスタ手段は前記ALU手段の前記出力に結合された入
    力と前記ALU手段の前記Ｂ入力に結合された出力とを有
    する、方法。
  12. 【請求項１２】請求項５に記載のデータプロセッシング
    装置において、前記作業レジスタ手段は第１の作業レジ
    スタ手段と第２の作業レジスタ手段を含み、前記第１の
    作業レジスタ手段は前記ALU手段の前記出力に結合され
    た入力と前記ALU手段の前記Ａ入力に結合された出力と
    を有し、前記第２の作業レジスタ手段は前記ALU手段の
    前記出力に結合された入力と前記ALU手段の前記Ｂ入力
    に結合された出力とを有する、データプロセッシング装
    置。
JP2505555A 1989-09-11 1990-03-28 算術パイプラインをオペレーティングする方法及びデータプロセッシング装置 Expired - Lifetime JP2840444B2 (ja)

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