JPH05503381A - 算術パイプラインをオペレーティングする方法及びデータプロセッシング装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 更新／アクセスアドレス比較において レジスタファイルバイパスを有する改良されたＣＰＵパイプライン発明の分野 本発明は一般にデータプロセッシングの装置及び方法に関連し、特に、レジスタ ファイル更新アドレスがレジスタファイルアクセスアドレスに等しいときに、レ ジスタファイルバイパスを用いる改良された速度及び効率の中央処理装置（ＣＰ Ｕ）の算術／論理パイプラインに関する。

本発明の背景 レジスタファイルは多くのデータプロセッシングユニットで見られ、それは算術 ／論理ユニット（ＡＬＵ）に結合された複数のレジスタからなり、そのＩノジス タは、浮動小数点オベレー・ノヨン、多種の制御オペレーション等のような算術 又は論理オペレーションのオペランド又は結果を記憶するのに用いられる。レジ スタファイルは高速、高性能ランダムアクセスメモリ（ＲＡＭ）のローカル記憶 装置又はキャッシュと考えてもよい。レジスタファイル内のレジスタの数が多い と、ＣＰＵ自身の中に記憶されているであろうデータの量も多い。従って、レジ スタファイルがより大きく作られると、典型的な遅いシステムメモリには、オペ ランドを検索しＡＬＵオペレーションの結果を記憶するようにさせるのに、より 少ないアクセスが要求される。そのように、レジスタファイル及びＡＬＵのオペ レーションに関して達成された速度及び効率におけるいずれの改良も、ＣＰＵの 全体的な速度及びプロセッシングの効率への直接の影響を有する、ということが 理解される。

いくつかの形式のシステムでは、レジスタファイルは１つのＣＰＵ命令サイクル の間にアクセス（読み取り）され更新（書き込み）される。しかしながら、ＣＰ Ｕサイクル時間が減らされると、レジスタにはＡＬＵオペレーションに対してア クセスされる十分な時間がなく、同じサイクルの間にＡＬＵオペレーションの結 果がレジスタファイルに書き戻される、という点で問題が発生する。この問題に 対する１つの解決法は、最初のＣＰＵサイクル（サイクルＮ）の間にレジスタフ ァイルをアクセスし、次の連続するＣＰＵサイクル（サイクルＮ＋１）の開にレ ジスタファイルを更新することである。

しかしながら、サイクルＮの間に生成される結果が、サイクルＮ＋１の間にレジ スタファイルに書き戻されるために要求され、そしてまたサイクルＮ＋１の間に オペランドとして使用されることが要求されるような、これらの形式のＣＰＵ命 令に対して、この解決法は問題を生じる。このような状態は、先行の第１の命令 の実行が完了される前に第２の命令が開始されるというように、命令の実行がオ ーバーラツプされているパイプライン化されたＣＰＵで発生する。

Ｅｉｏｌａはマルチプレクサ（ＭＵＸ）２を有する従来のＣＰＵＩパイプライン の一部分をブロック図形式で示している。ＭＵＸ２は、ＣＰＵデータバスから第 １　。

の入力を、そしてＡＬＵ４の結果（Ｒ）出力から第２の入力を受信する。ＭＵＸ ２とＡＬＵ４の間にレジスタファイル３が配置されている。レジスタファイル３ は、１６．６４．１２８、又は２５６レジスタの様な、複数のレジスタからなる 。

多種のデータ経路のビットの数（ｍ）及び個々のレジスタの幅は、装置間で変化 し、通常は８乃至１２８ビツトの範囲内である。レジスタファイル３は、サイク ルＮの間に更新レジスタアドレスを、サイクルＮ＋１の間にアクセスレジスタア ドレスを受信する。更新アドレスはレジスタを選択するアドレスであり、そのレ ジスタにはＡＬＵ４の結果が書き込まれている。アクセスアドレスは、Ａボート 又はＢポートの何れか及びその後ＡＬＵ４の対応する入力に読み出されるレジス タを選択するアドレスである。ＡＬＵの結果（Ｒ）出力は、レジスタファイル内 のレジスタを更新するためにマルチプレクサの入力に戻される。もちろん、ＡＬ ＵのＲ出力は、典型的には、図１の単純化されたブロック図では示されていない 多数の他の回路にも送られる。

この従来のシステムに従いそして図１ｂを参照すると、形式Ａ十Ｂ＝Ｂを有する 第１−の命令が示されている。即ち、レジスタファイル位置Ｂ内に記憶されたオ ペランドは、レジスタファイル位置Ｂ内に記憶されたオペランドに加えられ、結 果がレジスタファイル位置Ｂに書き戻しく更新）される。次の命令は形式Ｃ＋Ｂ ＝Ｄであり、オペランドの１つ（Ｂ）は前の命令からの更新されたレジスタ内に 含まれいる。この場合、オペレージタンはＣＰＵ内でパイプラインされ、そして 互いにオーバーラツプする状態で実行されるので、第１のオペレーションの結果 は、第２のオペレーションが開始された時には、レジスタファイル内でまだ更新 されていないかもしれない。例によると、Ｃ＋Ｄ＝Ｄに後続される形式Ａ＋Ｃ＝ Ｃの命令は、更新されるレジスタファイル位置（Ｃ）もまた第２のバイブライン された命令に対するオペランドとして要求される、という点で同じ問題を提示す る。

従って、本発明の目的は、ＡＬＵの結果が、レジスタファイル内で最初に更新さ れることな（すぐ後のバイブラインされたオペレーションの間にオペランドとし て直接的に提供される、改良されたＣＰＵ算術／論理パイプラインを提供するこ とである。

本発明の他の目的は、ローカルオペランド記憶装置内の位置を更新するためにＡ ＬＵの結果が要求されるサイクルの間にＡＬＵの結果がＡＬＵへの入力として要 求されるときに、ローカルオペランド記憶装置をバイパスするための回路、を含 む改良されたＣＰＵ算術／論理パイプラインを提供することである。

本発明の概要 前のオペレーションの結果で更新されるように、そして次のオペレーションのた めのオペランドを提供するために同時にアクセスされるようにレジスタファイル 位置又は作業レジスタなどの記憶装置エレメントが要求されるこれらの形式のオ ペレーションに対して、大幅な速度の改良を提供する装置及び方法によって、前 記の問題は克服され本発明の目的は実現される。本発明はこのような状況を検出 し、最初に更新し次に続いて記憶装置エレメントにアクセスするために要求され る更なる遅延を招（ことな（、前のオペレーションの出力を直接ＡＬＵに提供す るように働く。

特定の一実施例に従うと、レジスタファイルのＡ出力とＢ出力とはそれぞれ関連 のマルチプレクサに提供される。各マルチプレクサはＡＬＵからの結果を運ぶ更 なる入力としてバスを有する。マルチプレクサの出力は、ＡＬＵの対応するＡ又 はＳ入力に提供される。各マルチプレクサは関連するレジスタファイルアドレス コンパレータによって制御される。アドレスコンパレータの各々は、入力として 、対応するレジスタファイルＡ及びＢアクセスアドレス及びレジスタ更新アドレ スを有する。、アドレスコンパレータは、アクセスのために選択されたレジスタ ファイルレジスタが更新のために選択されたレジスタファイルレジスタと等しい かどうかを決定するように、それらの関連するレジスタファイル更新アドレスと アクセスアドレスとを比較する。もしこれら２つのアドレスが等しいということ が見いだされたならば、命令サイクルＮの間のＡＬＵオペレーションの結果がサ イクルＮ＋１の間のＡＬＵオペレーションのためのオペランドとして用いられる 、ということが示される。この状況が検出されるとき、関連するアドレスコンパ レータの出力は、対応するマルチプレクサ選択入力がＡＬＵの結果を直接的にＡ ＬＵの対応する入力にゲートすることを可能にし、それによって効率的にレジス タファイルをバイパスする。

図面の簡単な説明 前記及び他の本発明の特徴は添付の図面と関連して次の本発明の詳細な説明を読 むとより明確にされる。

図１ａは、従来のレジスタファイル／ＡＬＵ相互連結を示すブロック図である。

図１ｂは、サイクルＮ＋１の間に前のＡＬＵの結果がレジスタファイル位置を更 新するために要求され、そしてまた現在のＡＬＵオペレーションのためのオペラ ンドとして要求される形式を有する２つのパイプライン命令のグラフ的な説明図 である。

図２は、本発明に従って構成されそして動作するバイパス回路を有するレジスタ ファイルを示す詳細なブロック図である。

本発明の詳細な説明 次の説明は各３２ビット幅の１２８レジスタを有するレジスタファイルを背景に される。しかしながら、本発明は何れの実用的な深さ及び幅のレジスタファイル でも実施でき、以下の特定の例によるオペレーションに制限するものではないこ とに留意されたい。

図２は、本発明に従って構成され且つ動作する中央処理装置（ＣＰＵ）１０の一 部分を示すブロック図である。ＣＰＵｌ０は、これらの物に制限しないがマイク ロプロセッサ、マイクロコンピュータ及びメインフレームコンピュータを含む多 数の異なる形式のハードウェア具体物において実施され得る。例えばＣＰＵｌ０ はＶＳタイプのコンピュータ、特定的にはマサチューセッツのローウェルのウォ ングラボラトリーズ社によって製造されているＶＳ−８０００コンピユータで有 り得る。ＣＰＵｌ０は両方向バッファ１２を通じてマルチプレクサ（ＭＵＸ）１ ４の第１の入力に結合された３２ビツトデータバスＤＢＯＯ：　３１を含む。Ｍ ＵＸ１４の第２の入力は３２ビツトＣバス（ＣＢＯＯ：　３１）に結合されてい る。

ＭＵＸＩ４を通ｅ７Ｍ！；合のため１７）ＤＢＯＯ：　３１又１ｔＣＢＯＯ：　 ３１のａ択は、ＭＵＸ１４の選択（Ｓ）入力へのＲＥＧ　ＦＩＬＥ　５ＥＬＥＣ Ｔ入力によってなされる。選択された３２ビツトバスはＭＵＸ１４の出力に送ら れ、１２８Ｘ３２レジスタフアイル（ＲＥＧ　ＦＩＬＥ）１６として実施されて いるローカルオペランド記憶装置の入力に提供される。ＲＥＧ　ＦＩＬＥ１６は また、アクセスされる（読み取られる）ＲＥＧ　ＦＩＬＥ１６内の１２８レジス タの特定のものを識別するために、入力として７ビツトＡアクセスアドレスバス 及び７ビツトＢアクセスバスを有する。ＲＥＧ　ＦＩＬＥ１６はまた、更新され る（書き込まれる）レジスタを識別するために、入力として７ビツト更新アドレ スバスを有する。

更新アドレスバスはＢアクセスパスの記録又は遅延されたバージョンである。即 ち、サイクルＮの間に、更新アドレスバスはＢアクセスアドレスによってサイク ルＮ−１の間にアクセスされたレジスタを更新する。ＲＥＧ　ＦＩＬＥ１６はま た、３２ビツトＡ出力及び３２ビツトＢ出力を含む。Ａ出力に現れるデータはＡ アクセスバスによってアドレス及びアクセスされ、そしてＢ出力に現れるデータ はＢアクセスバスによってアドレス及びアクセスされる。

図１ａで示されるようなシステムのような、従来のシステムでは、３２ビツトＡ 及びＢ出力はＡ、　Ｌ　Ｕに直接結合されるであろう。しかしながら、そして本 発明に従うと、ＲＥＧ　ＦＩＬＥ１６の３２ビツトＡ出力及び３２ビツトＢ出力 は代わりにそれぞれ関連するＭＵＸ１８及びＭＵＸ２０に各々提供される。ＭＵ ＸＩ８及びＭＵＸ２０各々は更なる入力ＣＢＯＯ：３１を有する。ＭＵＸ１８の 出力はＡＬＵ２２のＡ入力に提供され、ＭＵＸ２０の出力はＡＬＵ２２のＳ入力 に提供される。ＭＵＸ１８及びＭＵＸ２０はそれぞれ関連するアドレスコンパレ ータ（ＡＤＤＲＣＯＭＰ）２４及び２６によって各々制御される。アドレスコン パレータ２４及び２６の各々はＲＥＧ　ＦＩＬＥ１６アクセスアドレス及び更新 アドレスに対応する入力を有する。アドレスコンパレータ２４及び２６は、アク セスのために現在のサイクルの間に選択されたＲＥＧ　ＦＩＬＥ１６のレジスタ がこのサイクルの間に更新するために選択されたＲＥＧ　ＦＩＬＥ１６のレジス タと等しいかどうかを決定するために、これらＲＥＧ　ＦＩＬＥ１６のアドレス を比較する。もしこれら２つのアドレスが等しいと見いだされたならば、命令サ イクルＮの間のＡＬＵオペレーションの結果が次のサイクルＮ＋１の間にＡＬＵ オペレーションのためのオペランドとして用いられることが、示される。この状 態が検出されるとき、関連するアドレスコンパレータ２４及び２６の出力は、対 応するマルチプレクサＭＵＸ１８又はＭＵＸ２０選択の（Ｓ）入力がＣＢＯＯ： 　３１のＡＬＵ２２の結果を直接ＡＬＵ２２の対応する入力にゲートすることを 可能にし、それによって効果的にＲＥＧ　ＦＩＬＥ１６をバイパスする。

もし更新アドレスが対応するＡ又はＢアクセスアドレスと等しくなければ、ＭＵ Ｘ１８及びＭＵＸ２０へのＳ入力は断定（ａｓｓｅｒｔ）されず、これらのマル チプレクサは代わりにＲＥＧ　ＦＩＬＥ１６の対応する出力をＡＬＵ２２のため のデータのソースとして選択する。例えば、オペレーションＡ＋Ｄ＝Ｅが後に続 くオペレーションＡ十Ｂ＝Ｃは、第１の命令の結果としてｊｌＩ２の命令の何れ のオペランド（八又はＤ）も更新されないから、ＲＥＧ　ＦＩＬＥ１６がバイパ スされる結果とはならない。

図２に示されたＣＰＵｌ０の部分の説明を続けると、ＡＬＵ２２の出力はラッチ ２８ａへ、そしてラッチ２８ａからＡＬＵシフタ２８へ提供される。シフタ２８ はシフト制御論理ブロック３０の制御のもとにある。ＡＬＵシフタ２８は、もし 要求されたならば、ラッチされたＡＬＵの結果をその結果がＣＢＯＯ：３１バス に提供される前に位置付けるように、従来の様式で動作する。

更に本発明に従うと、Ａ作業レジスタ（ＷＲ−Ａ）３２のため及びＢ作業レジス タ（ＷＲ−Ｂ）３４のためのバイパスもまた提供される。この場合、作業レジス タは特定の算術／論理オペレーションのために用いられる一時的レジスタである 。本発明に従うと、作業レジスタの出力は関連するマルチプレクサＡＭＵＸ３６ 又はＢＭＵＸ３８の入力に提供される。ＡＭＵＸ３６及びＢＭＵＸ３８の両方へ の第２の入力は、シフタ２８からＡＬＵ２２の結果を運ぶＣＢＯＯ：３１バスで ある。マルチプレクサ３６及び３８の各々は関連するコンパレータ４０及び４２ の出力に結合された選択入力をそれぞれ有する。オペレーションのソースがＷＲ −Ａ３２　（ＡＣＣＥＳＳ　（アクセス）　ＷＲＡ）であり、また、同じサイク ルの間にＷＲＡ３２がＡＬＵ２２から更新されていることを、論理信号の状態が 示すときに、コンパレータ４０は、ＡＭＵＸ３６がＷＲ−Ａ３２出力の代わりに ＣＢＯＯ：３１人力を選択するようにさせるように、出力を生成する。コンパレ ータ４２はデータをＡＬＵ２２のＢポートに提供するのと同じ形で動作する。従 っテＡＭＵＸ　３６及’Ｃｊコニ／／＜Ｌ／−９４０（１）＊ヘレー’ｉ　ｇ　 ンハ、ＲＥＧ　ＦＩＬＥＩ６について前に説明されたのと類似の様式で、ＷＲ− Ａ３２が同じサイクルで更新及びアクセスされることを要求されることが決定さ れたときに、ＷＲ−Ａ３２の周りに速いバイパスを提供するように働く。同様に ＢＭＵＸ３８及びコンパレータ４２のオペレーションは、ＷＲ−８３４が同じサ イクルで更新及びアクセス号が作業レジスタに対するアクセス信号に関連して断 定されたかどうかを、本発明のこの面は検出し、そして、もしそうならば、作業 レジスタはバイパスされ、ＡＬＵ２２出力はＡＬＵ２２人力に結合され戻される 。

ＲＥＧ　ＦＩＬＥ１６又は作業レジスタのうちの１つがバイパスされる前記で説 明されたケースについては、ＡＬＵ２２の結果をもってのレジスタの更新はサイ クル（Ｎ＋１）の間に好ましくなお発生する。しかしながら、ＡＬＵ２２は更新 されたデータが同時に与えられ、従ってＲＥＧ　ＦＩＬＥ１６又は作業レジスタ の更新されるのを待つことが要求されない。

ＣＰＵｌ０は更に、マイクロ命令を復号するため、そしてＣＰＵ命令サイクルク ロック（ＣＬＫ）と関連してＣＰＵｌ０のオペレーションに要求される多種の制 御及びアドレス信号を生成するために使用可能な、制御論理ブロック４４を含む 。

前記の説明に従うと、本発明は、レジスタファイル位置又は作業レジスタの様な 記憶装置エレメントが、前のオペレーションの結果で更新されそして次のオペレ ーションのためのオペランドを提供するように同時にアクセスされることが要求 されるこれらの形式のオペレーションに対して、大きな速度の改良を提供するこ とが理解される。

本発明は、好ましい実施例に関して特定的に示され説明されたが、形式または詳 細の変更は本発明の範囲と精神から離れることなくその中でなされるであろうこ とが、当業者には理解されるであろう。

浄書（内容に変更なし） ＦＩＧ・１ａ　＜従来技術） 命令１ 捕丁婁の社説す理由書 挙 Ｍ＆ （特許法第１８４条の７第１項） ｌｃ１条補正 補正の範囲 １、　オペランドを記憶するための複数の位置を有するローカルのアドレス指定 可能記憶手段と、オペランドへのオペレーションの一時的な結果を記憶するため に記憶手段から別々にアクセスされる作業レジスタ手段を含む記憶手段とを含む 形式の算術パイプラインであって、前記記憶手段から第１のオペランドと第２の オペランドとを受けるための入力を有するＡＬＵ手段であって前記第１のオペラ ンドと前記第２のオペランドとに行われたオペレーションの結果を表すための出 力を有するＡＬＵ手段を更に備える算術パイプラインをオペレーティングする方 法が、 第１の時間間隔の間に、前記第１のオペランドと前記第２のオペランドとを前記 記憶手段から検索するように前記記憶装置をアドレスするステップ、ドと前記第 ２のオペランドとを前記ＡＬＵ手段のＡ人力に及びＢ入力に、それぞれ、加える ステップ、 第２の時間間隔の間に、次のオペレーションが前記第１の時間間隔の開に生成さ れた前記結果又は前記一時的結果を第１のオペランド又は第２のオペランドの何 れかのために要求するかどうかを決定するステップ、及びもし前記第１の時間間 隔の間に生成された前記結果又は前記一時的結果が前記第１のオペランド又は前 記第２のオペランドの何れかの次のオペレーションのために要求されるように決 定されると、前記方法は、前記ＡＬＵ手段のＡ入力又はＢ入力の何れかを前記記 憶装置から非結合するステップ及び前記ＡＬＵ手段の出力を前記ＡＬＵ手段のＡ 入力又はＢ入力の何れかに結合するステップを含む、ステップ、 を備える方法。

２、　前記第２の時間間隔の間に決定するステップは、前記記憶手段に関連した 更新アドレスと前記記憶手段に関連したアクセスアドレスとを比較し前記２つの アドレスは等しいかどうかを検出する、比較ステップを含む、請求の範囲第１項 に記載の方法。

３、　前記結合するステップ及び非結合するステップは、前記ＡＬＵ手段の結果 を有する入力をマルチプレクサ手段の出力に結合するために、前記マルチプレク サ手段に結合された前記ＡＬＵ結果を有する入力を選択するように該マルチプレ クサ手段を活動化するステップであって、前記マルチプレクサ手段の前記出力は 前記ＡＬＵ手段の入力に結合されている、活動化ステップを含む、請求の範囲第 １項に記載の方法。

４、　前記第２の時開間隔の間に決定するステップは、前記作業レジスタ手段に 対する更新信号が前記作業レジスタ手段に対するアクセス信号に関連して断定さ れたかどうかを検出するステップを含む、請求の範囲第１項に記載の方法。

５、　オペランドを記憶するための複数の位置を有するローカルのアドレス指定 可能記憶手段を含む形式の算術パイプラインを備えるデータプロセッシング装置 であって、前記記憶手段から第１のオペランドと第２のオペランドとを受けるた めの入力を有するＡＬＵ手段であって前記第１のオペランドと前記第２のオペラ ンドとに行われたオペレーションの結果を表すための出力を有するＡＬＵ手段を 更に備える前記バイブライン手段を備えるデータプロセッシング装置が、オペラ ンドへのオペレーションの一時的な結果を記憶するために記憶手段から別々にア クセスされる作業レジスタ手段であって、前記ＡＬＵ手段の前記出力に結合され た入力と前記ＡＬＵ手段の第１の入力に及び第２の人力に結合された出力とを有 する作業レジスタ手段、 前記第１のオペランドと前記第２のオペランドとを前記記憶手段から検索するよ うに第１の時間間隔の間に前記記憶装置をアドレスする手段、ＡＬＵ手段出力で 結果又は一時的結果を生成するように前記第１のオペランド及び前記第２のオペ ランドを前記ＡＬＵ手段の前記第１の入力に及び前記第２の入力に、それぞれ、 加える手段、 前記ＡＬＵ手段が前記第１の時間間隔の間に生成された前記結果又は前記一時的 結果を第１のオペランド又は第２のオペランドの何れかのために要求するかどう かを第２の時間間隔の間に決定する手段、及び前記決定する手段に結合されそし て応答し、もし次のオペレーションが前記第１の時間間隔の間に生成された前記 結果又は前記一時的結果を前記第１のオペランド又は前記第２のオペランドの何 れかのために要求するならば前記ＡＬＵ手段出力を前記ＡＬＵ手段のＡ入力又は Ｂ入力の何れかに結合するための手段、を備えるデータプロセッシング装置。

６、　前記決定する手段は、前記記憶手段に関連した更新アドレスと前記記憶手 段に関連したアクセスアドレスとを比較し前記２つのアドレスは等しいかどうか を検出する比較器手段を備える、請求の範囲第５項に記載のデータプロセッシン グ装置。

７、　前記結合する手段は、マルチプレクサ手段の入力に結合された前記ＡＬＵ 手段出力を有する前記マルチプレクサ手段であって、前記マルチプレクサ手段の 出力は前記ＡＬＵ手段の入力の１つに結合されている、マルチプレクサ手段を備 える、請求の範囲第５項に記載のデータプロセッシング装置。

８、　前記決定する手段は、前記作業レジスタ手段に対する更新信号が前記作業 レジスタ手段に対するアクセス信号に関連して断定されたかどうかを検出するた めの手段を備える、請求の範囲第５項に記載のデータプロセッシング装置。

９、　前記記憶手段は、各々がｍビットからなるｎ個の位置として編成されたレ ジスタファイル手段からなり、前記ｎ個の位置のうちの独特の１つはレジスタフ ァイル更新アドレスによってモして／またはレジスタファイルアクセスアドレス によって指定される、請求の範囲第５項に記載のデータプロセッシング装置。

１０、前記記決定する手段は命令に関連するマイクロ命令の内容に応答する、請 求の範囲第５項に記載のデータプロセッシング装置。

１、事件の表示 ＰＣＴ／ＵＳ９０１０１６４Ｂ 平成２年特許願第５０５５５５号 ２、発明の名称 更新／アクセスアドレス比較においてレジスタファイルバイパスを有する改良さ れたＣＰＵパイプラインＩ３、補正をする者 事件との関係　特許出願人 名　称　ウォング・ラボラトリーズ・インコーホレーテッド４、代理人 住　所　東京都千代田区大手町二丁目２番１号新大手町ビル　２０６区 ６、補正の対象 （１）委任状及び翻訳文 国除調査報告 ８；；；二二ｒ：：′シーニー１＝！；舎ｕ；Ｈ’、ｈ　＋ｈｔ？：二；、二二 二°二’１４ｍ１二７二；；７；；　フ７．７＋＋　ｅｉｌg“°２°−〜ラー ’ｒＮｓ°ン°（）８”ａａ＋＋＋ｌ　＊−““７ｔＭＩｕｒｅｐ＋＃ＰｐＨＨ ＋６１１＋ｅ１１ＲＭｗｈｆＩｌｌ・（臂揃嘗Ｔｈｎ師慶Ｍ＋ｃｗｌ−デ１＋＋ ｎｃ＋ｔｓｒｓ＋ｓ書＋ｗｌＹ翌月s１１−響”＋ｍｐ＋ｕｌ−−−１ｍｍ喝ｉ ｌｙ！−一−菅−〇−１

Claims (10)

【特許請求の範囲】
1. １．オペランドを記憶するための位置を有するローカルのアドレス指定可能記憶 装置と、前記記憶装置から第１のオペランドと第２のオペランドとを受けるため の入力を有するＡＬＵであって前記第１のオペランドと前記第２のオペランドと に行われたオペレーションの結果を表すための出力を有するＡＬＵ、とを有する 形式のＣＰＵパイプラインをオペレーティングする方法が、第１の時間間隔の間 に、前記第１のオペランドと前記第２のオペランドとを前記記憶装置から検索す るように前記記憶装置をアドレスするステップ、ＡＬＵ出力で結果を生成するよ うに前記第１のオペランドと前記第２のオペランドとを前記ＡＬＵのＡ入力に及 びＢ入力に、それぞれ、加えるステップ、第２の時間間隔の間に、次のオペレー ションが前記第１の時間間隔の間に生成された前記結果を第１のオペランド又は 第２のオペランドの何れかのために要求するかを決定するステップ、及び もし前記第１の時間間隔の間に生成された前記結果が前記第１のオペランド又は 前記第２のオペランドの何れかの次のオペレーションのために要求されるように 決定されるならば、前記方法は、前記ＡＬＵのＡ入力又はＢ入力の何れかを前記 記憶装置から非結合するステップ及び前記ＡＬＵ出力を前記ＡＬＵのＡ入力又は Ｂ入力の何れかに結合するステップを含む、ステップ、を備える方法。
2. ２．前記第２の時間間隔の間に決定するステップは、前記記憶装置に関連した更 新アドレスと前記記憶装置に関連したアクセスアドレスとを比較し前記２つのア ドレスは等しいかどうかを検出する、比較ステップを含む、請求の範囲第１項に 記載の方法。
3. ３．前記結合するステップ及び非結合するステップは、前記ＡＬＵ結果を有する 入力をマルチプレクサ手段の出力に結合するために、前記マルチプレクサ手段に 結合された前記ＡＬＵ結果を有する入力を選択するように該マルチプレクサ手段 を活動化するステップであって、前記マルチプレクサ手段の前記出力は前記ＡＬ Ｕの入力に結合されている、活動化ステップを含む、請求の範囲第１項に記載の 方法。
4. ４．前記第２の時間間隔の間に決定するステップは、作業レジスタ手段に対する 更新信号が前記作業レジスタ手段に対するアクセス信号に関連して断定されたか を検出するステップを含む、請求の範囲第１項に記載の方法。
5. ５．オペランドを記憶するための記憶位置を有するローカルのアドレス指定可能 記憶装置と、前記記憶装置からＡオペランドとＢオペランドとを受けるために前 記記憶装置に結合されたＡＬＵであって前記第１のオペランドと前記第２のオペ ランドとに行われたオペレーションの結果を示すための出力を有するＡＬＵ、と を有する形式の算術パイプラインを用いる装置が、前記第１のオペランドと前記 第２のオペランドとを前記記憶装置から検索するように第１の時間間隔の間に前 記記憶装置をアドレスする手段、ＡＬＵ出力で結果を生成するように前記第１の オペランドと前記第２のオペランドとをＡＬＵのＡ入力にそしてＢ入力に、それ ぞれ、加える手段、前記第１の時間間隔の間に生成された前記結果が前記記憶装 置に書き戻されることが要求されるかどうかを第２の時間間隔の間に決定するた め、及び前記ＡＬＵが前記第１の時間間隔の間に生成された前記結果を第１のオ ペランド又は第２のオペランドの何れかのために要求するかどうかを第２の時間 間隔の間に決定するための手段、及び 前記決定する手段に結合されそして応答し、前記第１の時間間隔の間に生成され た結合が前記記憶装置に書き戻されされるように要求されるように決定されたと き及び次のオペレーションが前記第１の時間間隔の間に生成された前記結果を前 記第１のオペランド又は前記第２のオペランドのために要求するときのみ前記Ａ ＬＵ出力を前記ＡＬＵのＡ入力又はＢ入力の何れかに結合するための手段、を備 える装置。
6. ６．前記決定する手段は、前記記憶装置に関連した更新アドレスと前記記憶装置 に関連したアクセスアドレスとを比較し前記２つのアドレスは等しいかどうかを 検出する比較器手段を備える、請求の範囲第５項に記載の装置。
7. ７．前記結合する手段は、マルチプレクサ手段の入力に結合された前記ＡＬＵ結 果を有する前記マルチプレクサ手段であって、前記マルチプレクサ手段の出力は 前記ＡＬＵの入力に結合されているマルチプレクサ手段を備える、請求の範囲第 ５項に記載の装置。
8. ８．前記決定する手段は、作業レジスタ手段に対する更新信号が前記作業レジス タ手段に対するアクセス信号に関連して断定されたかどうかを検出するための手 段を備える、請求の範囲第５項に記載の装置。
9. ９．前記記憶装置は、各々がｍビットからなるｎ個の位置として編成されたレジ スタファイル手段からなり、前記ｎ個の位置のうちの独特の１つはレジスタファ イル更新アドレスによってそして／またはレジスタファイルアクセスアドレスに よって指定される、請求の範囲第５項に記載の装置。
10. １０．前記記決定する手段は命令に関連するマイクロ命令の内容に応答する、請 求の範囲第５項に記載の装置。