JPS6386033A - パイプライン処理方式 - Google Patents
パイプライン処理方式Info
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- JPS6386033A JPS6386033A JP23239986A JP23239986A JPS6386033A JP S6386033 A JPS6386033 A JP S6386033A JP 23239986 A JP23239986 A JP 23239986A JP 23239986 A JP23239986 A JP 23239986A JP S6386033 A JPS6386033 A JP S6386033A
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- Japan
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- register
- instruction
- operand
- address
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Links
- 238000010586 diagram Methods 0.000 description 11
- 238000006073 displacement reaction Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 2
- 238000003672 processing method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ストアとそれに後続するフェッチのアドレスの一致を検
出し、ストアするデータをフェッチ・データにバイパス
することによって同一アドレスのストア・フェッチに起
因するインクロックを防ぐようにしたものである。
出し、ストアするデータをフェッチ・データにバイパス
することによって同一アドレスのストア・フェッチに起
因するインクロックを防ぐようにしたものである。
本発明は、ストアとそれに１ＩＣｔｏｌするフェッチの
アドレスの一致を検出し、両者が一致している場合には
、レジスタ・オペランド用入力レジスタ又は結果レジス
タのデータをメモリ・オペランド入力用レジスタにバイ
パス出来るようにしたパイプライン処理方式に関するも
のである。
アドレスの一致を検出し、両者が一致している場合には
、レジスタ・オペランド用入力レジスタ又は結果レジス
タのデータをメモリ・オペランド入力用レジスタにバイ
パス出来るようにしたパイプライン処理方式に関するも
のである。
第５図はストアとフェッチが連続した場合の従来のパイ
プライン処理を説明する図である。第５図において、Ｄ
、Ａ、Ｔ、Ｂ、Ｅ、Ｗは命令のパイプライン処理を示す
ものであって、Ｄは命令をデコードするサイクル、Ａは
オペランド・アドレスを生成するサイクル、Ｔは論理ア
ドレスを実アドレスに変換するサイクル、Ｂはバッファ
・メモリからのオペランド取出しを開始するサイクル、
Ｅは命令を実行するサイクル、Ｗはレジスタにデータを
書き込むサイクルをそれぞれ示している。
プライン処理を説明する図である。第５図において、Ｄ
、Ａ、Ｔ、Ｂ、Ｅ、Ｗは命令のパイプライン処理を示す
ものであって、Ｄは命令をデコードするサイクル、Ａは
オペランド・アドレスを生成するサイクル、Ｔは論理ア
ドレスを実アドレスに変換するサイクル、Ｂはバッファ
・メモリからのオペランド取出しを開始するサイクル、
Ｅは命令を実行するサイクル、Ｗはレジスタにデータを
書き込むサイクルをそれぞれ示している。
また、Ｐ、Ｔ、Ｂ、Ｒ／Ｐ、Ｗ、Ｓはバッファ周りのパ
イプライン処理を示すものであって、Ｐはプライオリテ
ィを取るサイクル、Ｔは論理アドレスを実アドレスに変
換するサイクル、Ｂはバッファ・メモリからのオペラン
ドの取出しを開始するサイクル、Ｒ／Ｐはフェッチ系の
命令の場合にはデータをリードし、ストア系の命令の場
合にはプライオリティを取るサイクル、Ｗはレジスタに
データを書き込むサイクル、Ｓはメモリにデータをスト
アするサイクルをそれぞれ示している。更に、ＳＴＥは
浮動小数点演算の４バイトのストア命令、ＡＥは浮動少
数点の４バイトの加算命令をそれぞれ示す。
イプライン処理を示すものであって、Ｐはプライオリテ
ィを取るサイクル、Ｔは論理アドレスを実アドレスに変
換するサイクル、Ｂはバッファ・メモリからのオペラン
ドの取出しを開始するサイクル、Ｒ／Ｐはフェッチ系の
命令の場合にはデータをリードし、ストア系の命令の場
合にはプライオリティを取るサイクル、Ｗはレジスタに
データを書き込むサイクル、Ｓはメモリにデータをスト
アするサイクルをそれぞれ示している。更に、ＳＴＥは
浮動小数点演算の４バイトのストア命令、ＡＥは浮動少
数点の４バイトの加算命令をそれぞれ示す。
第５図の動作を説明する。ＳＴＥ命令を実行する場合、
ＳＴＥ命令はり、Ａ、Ｔ、Ｂ、Ｅ、Ｗとパイプライン処
理されて行く。この命令より１サイクル遅れてＡＥ命令
が開始されるが、バッファ制御回路により、ＡＥ命令の
Ｂサイクルでストアのアドレスとフェッチのアドレスと
が一致するか否かが調べられる。両者が一致する場合に
はＳＦｉ （Ｓｔｏｒｅ Ｆｅｔｃｈ Ｉｎｔｅｒｌｏ
ｃｋ）信号がオンになる。
ＳＴＥ命令はり、Ａ、Ｔ、Ｂ、Ｅ、Ｗとパイプライン処
理されて行く。この命令より１サイクル遅れてＡＥ命令
が開始されるが、バッファ制御回路により、ＡＥ命令の
Ｂサイクルでストアのアドレスとフェッチのアドレスと
が一致するか否かが調べられる。両者が一致する場合に
はＳＦｉ （Ｓｔｏｒｅ Ｆｅｔｃｈ Ｉｎｔｅｒｌｏ
ｃｋ）信号がオンになる。
ＳＦｉ信号がオンになると、バッファ制御回路はこれま
でのパイプライン処理をリセットし、Ｐ。
でのパイプライン処理をリセットし、Ｐ。
Ｔ、Ｂ、Ｒ・・・と言うパイプライン処理を最初から遺
り直し、Ｒサイクルでバッファからデータをリードする
。この時はＳＴＥ命令のストアは終了しているので、矛
盾を生ずることなく処理を行うことが出来る。
り直し、Ｒサイクルでバッファからデータをリードする
。この時はＳＴＥ命令のストアは終了しているので、矛
盾を生ずることなく処理を行うことが出来る。
上述のように従来の技術では、ストアに後続して同じア
ドレスへのフェッチを行う場合、Ｓユニットのバッファ
制御回路がアドレスをチェックして先行するストアがバ
ッファ （キャッシュ）に反映されるのを待つため、４
τのロスが生じていた。
ドレスへのフェッチを行う場合、Ｓユニットのバッファ
制御回路がアドレスをチェックして先行するストアがバ
ッファ （キャッシュ）に反映されるのを待つため、４
τのロスが生じていた。
本発明は、この点に鑑みて創作されたものであって、ス
トアとそれに後続するフェッチのアドレスが一致する場
合においても、後続するフェッチが長時間待たされない
ようにしたパイプライン処理方式を提供することを目的
としている。
トアとそれに後続するフェッチのアドレスが一致する場
合においても、後続するフェッチが長時間待たされない
ようにしたパイプライン処理方式を提供することを目的
としている。
第１図は本発明の原理図である。ベース・レジスタ１、
インデックス・レジスタ２及びディスプレイスメント・
レジスタ３はオペランド実効アドレス発生器４に入力さ
れ、オペランド・アドレスが生成される。生成されたオ
ペランド・アドレスはオペランド実効アドレス・レジス
タ５にセットされる。オペランド実効アドレス・レジス
タ５の内容に従ってローカル・バッファ記憶６に格納さ
れているオペランド・データが取り出される。ローカル
・バッファ記憶６から取り出されたオペランド・データ
はメモリ・オペランド入力用レジスタ７にセットされる
。メモリ・オペランド入力用レジスタ７のデータはＥユ
ニット９に入力される。
インデックス・レジスタ２及びディスプレイスメント・
レジスタ３はオペランド実効アドレス発生器４に入力さ
れ、オペランド・アドレスが生成される。生成されたオ
ペランド・アドレスはオペランド実効アドレス・レジス
タ５にセットされる。オペランド実効アドレス・レジス
タ５の内容に従ってローカル・バッファ記憶６に格納さ
れているオペランド・データが取り出される。ローカル
・バッファ記憶６から取り出されたオペランド・データ
はメモリ・オペランド入力用レジスタ７にセットされる
。メモリ・オペランド入力用レジスタ７のデータはＥユ
ニット９に入力される。
Ｅユニット９の出力は、結果レジスタ９にセントされ、
結果レジスタ１０のデータは汎用レジスタ＆浮動少数点
レジスタ１１に書き込まれる。また、結果レジスタ１０
のデータをローカル・バッファ記憶６及び主記憶に格納
することも出来る。汎用レジスタ＆浮動少数点レジスタ
１１から読み出されたデータはレジスタ・オペランド入
力用レジスタ８にセットされる。レジスタ・オペランド
入力用レジスタ８のデータは、Ｅユニット９に入力され
る。また、レジスタ・オペランド入力用レジスタ８のデ
ータをローカル・バッファ記憶６及び主記憶に書き込む
ことも出来る。チェック回路２０には、オペランド・ア
ドレスと命令情報とが入力される。そして、先行する命
令がストア・タイプ１の命令であり且つそれに後続する
命令がフェッチ・タイプ１の命令の場合、又は先行する
命令がストア・タイプ２の命令であり且つそれに後続す
る命令がフェッチ・タイプ２の命令の場合には、先行す
るストアのアドレスとそれに後続するフェッチのアドレ
スが一致するか否かを調べ、両者が一致する場合には、
ＳＦＢ信号をオンにする。オンの５ＦＢ（言号が出力さ
れると、Ｅユニット９の制御部はレジスタ・オペランド
入力用レジスタ８又は結果レジスタ１０のデータをメモ
リ・オペランド入力用レジスタ７にセットする。
結果レジスタ１０のデータは汎用レジスタ＆浮動少数点
レジスタ１１に書き込まれる。また、結果レジスタ１０
のデータをローカル・バッファ記憶６及び主記憶に格納
することも出来る。汎用レジスタ＆浮動少数点レジスタ
１１から読み出されたデータはレジスタ・オペランド入
力用レジスタ８にセットされる。レジスタ・オペランド
入力用レジスタ８のデータは、Ｅユニット９に入力され
る。また、レジスタ・オペランド入力用レジスタ８のデ
ータをローカル・バッファ記憶６及び主記憶に書き込む
ことも出来る。チェック回路２０には、オペランド・ア
ドレスと命令情報とが入力される。そして、先行する命
令がストア・タイプ１の命令であり且つそれに後続する
命令がフェッチ・タイプ１の命令の場合、又は先行する
命令がストア・タイプ２の命令であり且つそれに後続す
る命令がフェッチ・タイプ２の命令の場合には、先行す
るストアのアドレスとそれに後続するフェッチのアドレ
スが一致するか否かを調べ、両者が一致する場合には、
ＳＦＢ信号をオンにする。オンの５ＦＢ（言号が出力さ
れると、Ｅユニット９の制御部はレジスタ・オペランド
入力用レジスタ８又は結果レジスタ１０のデータをメモ
リ・オペランド入力用レジスタ７にセットする。
第２図は本発明の計算機の構成例を示す図である。同図
において、１はベース・レジスタ、２はインデックス・
レジスタ、３はディスプレイスメント・レジスタ、４は
オペランド実効アドレス発生器、５はオペランド実効ア
ドレス・レジスタ、６はローカル・バッファ記憶、７は
メモリ・オペランド入力用レジスタ、８はレジスタ・オ
ペランド入力用レジスタ、９はＥユニット、１０は結果
レジスタ、１１は汎用＆浮動小数点レジスタ、１２はＴ
サイクルのオペランド・アドレス・レジスタ、１３はＢ
サイクルのオペラン−ド・アドレス・レジスタ、１４と
１５は命令情報を格納するレジスタ、１６は一致回路、
１７はＡＮＤ回路、１８はＯＲ回路をそれぞれ示してい
る。
において、１はベース・レジスタ、２はインデックス・
レジスタ、３はディスプレイスメント・レジスタ、４は
オペランド実効アドレス発生器、５はオペランド実効ア
ドレス・レジスタ、６はローカル・バッファ記憶、７は
メモリ・オペランド入力用レジスタ、８はレジスタ・オ
ペランド入力用レジスタ、９はＥユニット、１０は結果
レジスタ、１１は汎用＆浮動小数点レジスタ、１２はＴ
サイクルのオペランド・アドレス・レジスタ、１３はＢ
サイクルのオペラン−ド・アドレス・レジスタ、１４と
１５は命令情報を格納するレジスタ、１６は一致回路、
１７はＡＮＤ回路、１８はＯＲ回路をそれぞれ示してい
る。
第２図において、符号５及び６の部分はＳユニットを構
成し、符号フないし１０の部分はＥユニットを構成し゛
、残りの部分はＩユニットを構成している。Ｓユニット
は布線論理のものであり、Ｅユニットはマイクロプログ
ラム制御のものであり、■ユニットもマイクロプログラ
ム制御のものである。ベース・レジスタ１、インデック
ス・レジスタ２及びディスプレイスメント・レジスタ３
のデータはオペランド実効アドレス発生器４に入力され
、オペランド・アドレスが生成される。生成されたオペ
ランド・アドレスはオペランド実効アドレス・レジスタ
５にセットされる。オペランド実効アドレス・レジスタ
５によってローカル・バッファ記憶６がアクセスされ、
オペランド・データが取り出される。取り出されたオペ
ランド・データは、メモリ・オペランド入力用レジスタ
７にセットされる。メモリ・オペランド入力用レジスタ
７のデータはＥユニット９に送られる。レジスタ・オペ
ランド入力用レジスタ８には、汎用＆浮動少数点レジス
タ１１から読み出されたデータがセントされる。レジス
タ・オペランド入力用レジスタ８のデータもＥユニット
９に入力される。Ｅユニット９の出力は、結果レジスタ
１０にセットされる。Ｅユニット９の出力は信号線を介
してメモリ・オペランド入力用レジスタ７にセットする
ことが可能であり、また、結果レジスタ１ｏのデータを
信号線を介してメモリ・オペランド入力用レジスタ７に
セットすることも可能である。結果レジスタ１０のデー
タを汎用＆浮動少数点レジスタ１１に書き込むことが出
来る。結果レジスタ１゜のデータをＯＲ回路１８の上側
入力端子に供給することも出来る。レジスタ・オペラン
ド入力用レジスタ８のデータをＯＲ回路１８の下側入力
端子に供給することも出来る。ＯＲ回路１８の出力はス
トア・バッファＳＴＢに書き込まれる。
成し、符号フないし１０の部分はＥユニットを構成し゛
、残りの部分はＩユニットを構成している。Ｓユニット
は布線論理のものであり、Ｅユニットはマイクロプログ
ラム制御のものであり、■ユニットもマイクロプログラ
ム制御のものである。ベース・レジスタ１、インデック
ス・レジスタ２及びディスプレイスメント・レジスタ３
のデータはオペランド実効アドレス発生器４に入力され
、オペランド・アドレスが生成される。生成されたオペ
ランド・アドレスはオペランド実効アドレス・レジスタ
５にセットされる。オペランド実効アドレス・レジスタ
５によってローカル・バッファ記憶６がアクセスされ、
オペランド・データが取り出される。取り出されたオペ
ランド・データは、メモリ・オペランド入力用レジスタ
７にセットされる。メモリ・オペランド入力用レジスタ
７のデータはＥユニット９に送られる。レジスタ・オペ
ランド入力用レジスタ８には、汎用＆浮動少数点レジス
タ１１から読み出されたデータがセントされる。レジス
タ・オペランド入力用レジスタ８のデータもＥユニット
９に入力される。Ｅユニット９の出力は、結果レジスタ
１０にセットされる。Ｅユニット９の出力は信号線を介
してメモリ・オペランド入力用レジスタ７にセットする
ことが可能であり、また、結果レジスタ１ｏのデータを
信号線を介してメモリ・オペランド入力用レジスタ７に
セットすることも可能である。結果レジスタ１０のデー
タを汎用＆浮動少数点レジスタ１１に書き込むことが出
来る。結果レジスタ１゜のデータをＯＲ回路１８の上側
入力端子に供給することも出来る。レジスタ・オペラン
ド入力用レジスタ８のデータをＯＲ回路１８の下側入力
端子に供給することも出来る。ＯＲ回路１８の出力はス
トア・バッファＳＴＢに書き込まれる。
オペランド実効アドレス発生器４の出力は、Ｔサイクル
ではレジスタ１２に保持され、Ｂサイクルになると、レ
ジスタ１２のデータがレジスタ１３に移される。レジス
タ１４はＴサイクルの命令情報を保持するものであり、
レジスタ１４の命令情報はＢサイクルになると、レジス
タ１５に移される。一致回路１６は、レジスタ１２のオ
ペランド・アドレスとレジスタ１３のオペランド・アド
レスとが一致するか否かを調べるものであり、両者が一
致すれば「１」を出方する。ＡＮＤ回路１７は、一致回
路が「１」を出力し、レジスタ１４の命令情報が所定の
フェッチ系のものであることを示し、更にレジスタ１５
の命令情報が所定のストア系のものであることを示して
いることを条件に、オンのＳ Ｆ Ｂ （Ｓｔｏｒｅ
Ｆｅｔｃｈ Ｂｙｐａｓｓ）を出力する。
ではレジスタ１２に保持され、Ｂサイクルになると、レ
ジスタ１２のデータがレジスタ１３に移される。レジス
タ１４はＴサイクルの命令情報を保持するものであり、
レジスタ１４の命令情報はＢサイクルになると、レジス
タ１５に移される。一致回路１６は、レジスタ１２のオ
ペランド・アドレスとレジスタ１３のオペランド・アド
レスとが一致するか否かを調べるものであり、両者が一
致すれば「１」を出方する。ＡＮＤ回路１７は、一致回
路が「１」を出力し、レジスタ１４の命令情報が所定の
フェッチ系のものであることを示し、更にレジスタ１５
の命令情報が所定のストア系のものであることを示して
いることを条件に、オンのＳ Ｆ Ｂ （Ｓｔｏｒｅ
Ｆｅｔｃｈ Ｂｙｐａｓｓ）を出力する。
ＳＦＢ信号の生成と機能について更に詳細に説明する。
本発明では、ストアとフェッチが連続しており且つ下記
の条件のときにレジスタ１２に格納されているストアの
オペランド・アドレスとレジスタ１３に格納されている
フェッチのオペランド・アドレスとを比較する。
の条件のときにレジスタ１２に格納されているストアの
オペランド・アドレスとレジスタ１３に格納されている
フェッチのオペランド・アドレスとを比較する。
比較Ｔｉｍｉｎｇ Ｅｎａｂｌｅ ＝
Ｂ ５ｔｏｒｅ ｔｙｐｌ １ｎｓｔ ＆ Ｔ Ｆｅｔ
ｃｈ ｔｙｐｅｌ １ｎｓｔ＋Ｂ ５ｔｏｒｅ ｔｙｐ
２１ｎｓｔ ＆ Ｔ Ｆｅｔｃｈ ｔｙｐｅ２１ｎｓｔ
比較した結果アドレスが一致したらストア・デ−夕をそ
のままフェッチ・データにバイパスする。
ｃｈ ｔｙｐｅｌ １ｎｓｔ＋Ｂ ５ｔｏｒｅ ｔｙｐ
２１ｎｓｔ ＆ Ｔ Ｆｅｔｃｈ ｔｙｐｅ２１ｎｓｔ
比較した結果アドレスが一致したらストア・デ−夕をそ
のままフェッチ・データにバイパスする。
５ｔｏｒｅ ｔｙｐｌ １ｎｓｔ （４バイト・オペ
ランド）としては、ＳＴ （５０） 、 ＳＴＥ （７
０）等があり、５ｔｏｒｅ ｔｙｐ２１ｎｓｔ（８バイ
ト・オペランド）としては、ＳＴＤ （６０）があり、
Ｆｅｔｃｈ ｔｙｐｅｌ １ｎｓｔ （４バイト・オペ
ランド）としては、Ｎ （５４） 、 ＣＬ （５５）
、 Ｏ（５６） 、 Ｘ （５７） 、 Ｌ （５８
） 。
ランド）としては、ＳＴ （５０） 、 ＳＴＥ （７
０）等があり、５ｔｏｒｅ ｔｙｐ２１ｎｓｔ（８バイ
ト・オペランド）としては、ＳＴＤ （６０）があり、
Ｆｅｔｃｈ ｔｙｐｅｌ １ｎｓｔ （４バイト・オペ
ランド）としては、Ｎ （５４） 、 ＣＬ （５５）
、 Ｏ（５６） 、 Ｘ （５７） 、 Ｌ （５８
） 。
Ｃ（５９）、八（５Ａ）、５（５Ｂ）、Ｍ（５Ｃ）、Ｄ
（５Ｄ）、ＡＬ（５Ｅ）、５Ｌ（５Ｆ）。
（５Ｄ）、ＡＬ（５Ｅ）、５Ｌ（５Ｆ）。
ＣｆＥ （７４） 、 ＣｉＤ （７５） 、 ＬＨ（
７８） 、 ＣＥ （７９） 、 ＡＥ （７Ａ） 、
ＳＲ（７Ｂ） 。
７８） 、 ＣＥ （７９） 、 ＡＥ （７Ａ） 、
ＳＲ（７Ｂ） 。
ＭＥ （７Ｃ） 、 ＤＢ （７Ｄ） 、 ＡＵ （７
Ｅ） 、 ＳＵ （７Ｆ）があり、Ｆｅｔｃｈ ｔｙｐ
ｅ２１ｎｓｔ （８バイト・オペランド）としては、Ｃ
ＶＢ（４Ｆ）、ＭχＤ（６７）、ＬＤ（６８）、ＣＤ（
６９）、Ａ”Ｄ（６Ａ）、５Ｄ（６Ｂ）、ＭＤ（６Ｃ）
、 ＤＤ （６Ｄ） 、 ＡＷ （６Ｂ） 、 ＳＷ
（６Ｆ）がある。なお、括弧内は１６進オ゛ペコード
である。
Ｅ） 、 ＳＵ （７Ｆ）があり、Ｆｅｔｃｈ ｔｙｐ
ｅ２１ｎｓｔ （８バイト・オペランド）としては、Ｃ
ＶＢ（４Ｆ）、ＭχＤ（６７）、ＬＤ（６８）、ＣＤ（
６９）、Ａ”Ｄ（６Ａ）、５Ｄ（６Ｂ）、ＭＤ（６Ｃ）
、 ＤＤ （６Ｄ） 、 ＡＷ （６Ｂ） 、 ＳＷ
（６Ｆ）がある。なお、括弧内は１６進オ゛ペコード
である。
第３図は本発明の動作を示すタイミング・チャートの例
を示す図である。第３図を参照してバイパスのメカニズ
ムについて説明する。先ず、比較タイミングにおいて、
アドレス一致が検出されると、ＳＦＢ信号をオンにする
。この信号と命令制御部（Ｉユニット）によって起動さ
れたマイクロコードによって、ＥユニットはＥサイクル
でレジスタ・オペランド入力用レジスタ８のデータ（４
バイト又は８バイト）をメモリ・オペランド入力用レジ
スタ７に移す。一方、ＳＦｉ信号の次のサイクルでノー
・チェック（Ｎｏ Ｃｈｅｃｋ） Ｓ Ｆ Ｂ信号を上
げ、それをＳユニットに送出することによって、Ｓユニ
ットが不要なアドレス比較を行うことを禁止し、それに
よってロスができるのを防止する。
を示す図である。第３図を参照してバイパスのメカニズ
ムについて説明する。先ず、比較タイミングにおいて、
アドレス一致が検出されると、ＳＦＢ信号をオンにする
。この信号と命令制御部（Ｉユニット）によって起動さ
れたマイクロコードによって、ＥユニットはＥサイクル
でレジスタ・オペランド入力用レジスタ８のデータ（４
バイト又は８バイト）をメモリ・オペランド入力用レジ
スタ７に移す。一方、ＳＦｉ信号の次のサイクルでノー
・チェック（Ｎｏ Ｃｈｅｃｋ） Ｓ Ｆ Ｂ信号を上
げ、それをＳユニットに送出することによって、Ｓユニ
ットが不要なアドレス比較を行うことを禁止し、それに
よってロスができるのを防止する。
このため、Ｓユニットはストアが反映される前の古いデ
ータをフェッチしてくるが、実際にメモリ・オペランド
入力用レジスタ７に入って来るのは、Ｅユニットからバ
イパスされた新しいデータなので問題はない。
ータをフェッチしてくるが、実際にメモリ・オペランド
入力用レジスタ７に入って来るのは、Ｅユニットからバ
イパスされた新しいデータなので問題はない。
第４図は本発明の動作を示すタイミング・チャートの他
例を示す図である。この図は直前でＥＥＢ （Ｅｘｅｃ
ｕｔｅ Ｅｘｅｃｕｔｅ Ｂｙｐａｓｓ −Ｅユニット
のレジスタ間のバイパス）がある場合もＳＦバイパスが
可能なことを示している図である。例えば、ＭＥ
ＯＡＡ （１，２） ＳＴＥ ＯＢＢ（３，４） ＡＨ２ＢＢ （３，４） と言う命令列がある場合には、ＭＥとＳＴＥはＥＥバイ
パスが行われ、また、ＳＴＥとＡＥとの間でＳＦバイパ
スが行われるが、このときはＲＯＲを使用せず、ＲＲを
使用する。
例を示す図である。この図は直前でＥＥＢ （Ｅｘｅｃ
ｕｔｅ Ｅｘｅｃｕｔｅ Ｂｙｐａｓｓ −Ｅユニット
のレジスタ間のバイパス）がある場合もＳＦバイパスが
可能なことを示している図である。例えば、ＭＥ
ＯＡＡ （１，２） ＳＴＥ ＯＢＢ（３，４） ＡＨ２ＢＢ （３，４） と言う命令列がある場合には、ＭＥとＳＴＥはＥＥバイ
パスが行われ、また、ＳＴＥとＡＥとの間でＳＦバイパ
スが行われるが、このときはＲＯＲを使用せず、ＲＲを
使用する。
以上の説明から明らかなように、本発明によれば（先行
する命令がストア・タイプ１の命令であり且つ後続する
命令がフェッチ・タイプ１の命令の場合、又は先行する
命令がストア・タイプ２の命令であり且つ後続する命令
がフェッチ・タイプ２の命令の場合に、ストアのアドレ
スとフェッチのアドレスとが一致しているか否かを調べ
、一致しているときには、ストアがバッファに反映され
る前にフェッチすべきデータを人手出来るので、この分
だけ計算機の処理能力を向上させることが出来る。
する命令がストア・タイプ１の命令であり且つ後続する
命令がフェッチ・タイプ１の命令の場合、又は先行する
命令がストア・タイプ２の命令であり且つ後続する命令
がフェッチ・タイプ２の命令の場合に、ストアのアドレ
スとフェッチのアドレスとが一致しているか否かを調べ
、一致しているときには、ストアがバッファに反映され
る前にフェッチすべきデータを人手出来るので、この分
だけ計算機の処理能力を向上させることが出来る。
第１図は本発明の原理図、第２図は計算機の構成例を示
す図、第３図はタイミング・チャートの例を示す図、第
４図はタイミング・チャートの他例を示す図、第５図は
従来のパイプライン処理を示す図である。 １・・・ベース・レジスタ、２・・・インデックス・レ
ジスタ、３・・・ディスプレイスメント・レジスタ、４
・・・オペランド実効アドレス発生器、５・・・オペラ
ンド実効アドレス・レジスタ、６・・・ローカル・バッ
ファ記憶、７・・・メモリ・オペランド入力用レジスタ
、８・・・レジスタ・オペランド入力用レジスタ、９・
・・Ｅユニット、１０・・・結果レジスタ、１１・・・
汎用＆浮動小数点レジスタ、１２・・・Ｔサイクルのオ
ペランド・アドレス・レジスタ、１３・・・Ｂサイクル
のオペランド・アドレス・レジスタ、１４と１５・・・
命令情報を格納するレジスタ、１６・・・−数回路、１
７・・・ＡＮＤ回路、１８・・・ＯＲ回路。
す図、第３図はタイミング・チャートの例を示す図、第
４図はタイミング・チャートの他例を示す図、第５図は
従来のパイプライン処理を示す図である。 １・・・ベース・レジスタ、２・・・インデックス・レ
ジスタ、３・・・ディスプレイスメント・レジスタ、４
・・・オペランド実効アドレス発生器、５・・・オペラ
ンド実効アドレス・レジスタ、６・・・ローカル・バッ
ファ記憶、７・・・メモリ・オペランド入力用レジスタ
、８・・・レジスタ・オペランド入力用レジスタ、９・
・・Ｅユニット、１０・・・結果レジスタ、１１・・・
汎用＆浮動小数点レジスタ、１２・・・Ｔサイクルのオ
ペランド・アドレス・レジスタ、１３・・・Ｂサイクル
のオペランド・アドレス・レジスタ、１４と１５・・・
命令情報を格納するレジスタ、１６・・・−数回路、１
７・・・ＡＮＤ回路、１８・・・ＯＲ回路。
Claims (1)
- 【特許請求の範囲】 パイプライン処理を行う計算機において、 先行する命令がストア・タイプ１の命令であり且つ後続
する命令がフェッチ・タイプ１の命令の場合又は先行す
る命令がストア・タイプ２の命令であり且つ後続する命
令がフェッチ・タイプ２の命令の場合に、ストアのアド
レスとそれに後続するフェッチのアドレスとが一致する
か否かをチェックするチェック手段と、 上記チェック手段が一致を出力した時に、レジスタ・オ
ペランド用入力レジスタ又は結果レジスタをメモリ・オ
ペランド用入力レジスタにバイパスする機構を持つ演算
ユニットと を具備し、パイプラインをロスなく実行することを特徴
とするパイプライン処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23239986A JPS6386033A (ja) | 1986-09-30 | 1986-09-30 | パイプライン処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23239986A JPS6386033A (ja) | 1986-09-30 | 1986-09-30 | パイプライン処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6386033A true JPS6386033A (ja) | 1988-04-16 |
Family
ID=16938633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23239986A Pending JPS6386033A (ja) | 1986-09-30 | 1986-09-30 | パイプライン処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6386033A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0573309A (ja) * | 1990-04-04 | 1993-03-26 | Internatl Business Mach Corp <Ibm> | 複数スカラ命令の並列実行支援装置 |
| JPH05503381A (ja) * | 1989-09-11 | 1993-06-03 | エルジー・セミコン・カンパニー・リミテッド | 算術パイプラインをオペレーティングする方法及びデータプロセッシング装置 |
| JP2011513843A (ja) * | 2008-02-26 | 2011-04-28 | クゥアルコム・インコーポレイテッド | 実行装置内のデータ転送のシステムおよび方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5392638A (en) * | 1977-01-25 | 1978-08-14 | Nec Corp | Information processing unit |
| JPS58161043A (ja) * | 1982-02-27 | 1983-09-24 | Fujitsu Ltd | 命令制御装置 |
| JPS6015746A (ja) * | 1983-07-08 | 1985-01-26 | Hitachi Ltd | デ−タ処理装置 |
-
1986
- 1986-09-30 JP JP23239986A patent/JPS6386033A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5392638A (en) * | 1977-01-25 | 1978-08-14 | Nec Corp | Information processing unit |
| JPS58161043A (ja) * | 1982-02-27 | 1983-09-24 | Fujitsu Ltd | 命令制御装置 |
| JPS6015746A (ja) * | 1983-07-08 | 1985-01-26 | Hitachi Ltd | デ−タ処理装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05503381A (ja) * | 1989-09-11 | 1993-06-03 | エルジー・セミコン・カンパニー・リミテッド | 算術パイプラインをオペレーティングする方法及びデータプロセッシング装置 |
| JPH0573309A (ja) * | 1990-04-04 | 1993-03-26 | Internatl Business Mach Corp <Ibm> | 複数スカラ命令の並列実行支援装置 |
| JP2011513843A (ja) * | 2008-02-26 | 2011-04-28 | クゥアルコム・インコーポレイテッド | 実行装置内のデータ転送のシステムおよび方法 |
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