JPH10105399A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH10105399A JPH10105399A JP25643396A JP25643396A JPH10105399A JP H10105399 A JPH10105399 A JP H10105399A JP 25643396 A JP25643396 A JP 25643396A JP 25643396 A JP25643396 A JP 25643396A JP H10105399 A JPH10105399 A JP H10105399A
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- pipeline
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Abstract
(57)【要約】
【課題】命令コード長を増加させること無くパイプライ
ン資源の使用効率を上げ、性能重視の処理装置とメモリ
効率／コスト重視の処理装置とで同一命令セットを使用
可能とする。 【解決手段】フェッチされた命令を順に蓄え順に出力す
る命令バッファ１０３と、この命令バッファ１０３から
出力される命令をデコードしこの命令をパイプライン処
理するパイプラインの各機能の制御信号１０７，１０
８，１０９，１１０を出力する制御手段である命令デコ
ーダ１０６と、を有し、さらに、命令バッファ１０３に
順に蓄えらている複数の命令を事前にデコードしこれら
複数の命令がパイプラインで同時に実行可能であること
を検出し検出信号を出力する検出手段であるプリデコー
ダ１０５を備え、命令デコーダ１０６が検出信号に対応
して制御信号１０７，１０８，１０９，１１０を変換出
力する。
ン資源の使用効率を上げ、性能重視の処理装置とメモリ
効率／コスト重視の処理装置とで同一命令セットを使用
可能とする。 【解決手段】フェッチされた命令を順に蓄え順に出力す
る命令バッファ１０３と、この命令バッファ１０３から
出力される命令をデコードしこの命令をパイプライン処
理するパイプラインの各機能の制御信号１０７，１０
８，１０９，１１０を出力する制御手段である命令デコ
ーダ１０６と、を有し、さらに、命令バッファ１０３に
順に蓄えらている複数の命令を事前にデコードしこれら
複数の命令がパイプラインで同時に実行可能であること
を検出し検出信号を出力する検出手段であるプリデコー
ダ１０５を備え、命令デコーダ１０６が検出信号に対応
して制御信号１０７，１０８，１０９，１１０を変換出
力する。
Description
【０００１】
【発明の属する技術分野】本発明はデータ処理装置に関
し、特にパイプライン処理を行うデータ処理装置に関す
る。
し、特にパイプライン処理を行うデータ処理装置に関す
る。
【０００２】
【従来の技術】従来、この種のパイプライン処理を行う
データ処理装置では、一つの命令が一つのパイプライン
の１ステージを占有し、パイプライン中を順次移動する
ことによってクロックサイクル毎にパイプラインのステ
ージ数分の命令を実行可能としている。
データ処理装置では、一つの命令が一つのパイプライン
の１ステージを占有し、パイプライン中を順次移動する
ことによってクロックサイクル毎にパイプラインのステ
ージ数分の命令を実行可能としている。
【０００３】たとえば、図５は、従来のＲＩＳＣ方式の
単一パイプラインを有するデータ処理装置の例を示すブ
ロック図である。図５を参照すると、このデータ処理装
置は、記憶装置である命令メモリ５０２と、この命令メ
モリ５０２からフェッチされた命令を順に蓄え順に出力
する命令バッファ５０３と、この命令バッファ５０３か
ら出力される命令をデコードしこの命令をパイプライン
処理するパイプラインの各機能の制御信号を出力する制
御手段である命令デコーダ５０５と、を有している。ま
た、この命令デコーダ５０５からの制御信号により、パ
イプラインの５つの各ステージで命令をパイプライン処
理している。すなわち、ＩＦ（Instruction Fetch ）ス
テージ，ＩＤ（instruction decode）ステージ，ＥＸ
（execution ）ステージ，ＭＥＭ（memory）ステージ，
ＷＢ（write back）ステージからなるパイプラインを持
っている。
単一パイプラインを有するデータ処理装置の例を示すブ
ロック図である。図５を参照すると、このデータ処理装
置は、記憶装置である命令メモリ５０２と、この命令メ
モリ５０２からフェッチされた命令を順に蓄え順に出力
する命令バッファ５０３と、この命令バッファ５０３か
ら出力される命令をデコードしこの命令をパイプライン
処理するパイプラインの各機能の制御信号を出力する制
御手段である命令デコーダ５０５と、を有している。ま
た、この命令デコーダ５０５からの制御信号により、パ
イプラインの５つの各ステージで命令をパイプライン処
理している。すなわち、ＩＦ（Instruction Fetch ）ス
テージ，ＩＤ（instruction decode）ステージ，ＥＸ
（execution ）ステージ，ＭＥＭ（memory）ステージ，
ＷＢ（write back）ステージからなるパイプラインを持
っている。
【０００４】第１ステージであるＩＦステージにおい
て、実行する命令は、フェッチポインタ５０１によって
示されるアドレスにしたがって命令メモリ５０２からフ
ェッチされ、命令バッファ５０３に転送される。同時に
５０１のフェッチポインタは、次の命令のフェッチのた
めにインクリメンタ５０４によってインクリメントされ
る。
て、実行する命令は、フェッチポインタ５０１によって
示されるアドレスにしたがって命令メモリ５０２からフ
ェッチされ、命令バッファ５０３に転送される。同時に
５０１のフェッチポインタは、次の命令のフェッチのた
めにインクリメンタ５０４によってインクリメントされ
る。
【０００５】第２ステージであるＩＤステージにおい
て、命令デコーダ５０５は、命令バッファ５０３の内容
を順次デコードし、即値データ５０６，レジスタ選択信
号５０７，命令種別信号５０８，書込レジスタ選択信号
５０９を出力する。また、レジスタファイル５１０から
レジスタ選択信号５０７に従ってデータが読み出され、
即値データ５０６と共に命令実行に必要なデータが選択
され、内部データバス５１１，５１２を介して演算器５
１３に転送される。また、命令種別信号５０８および書
込レジスタ選択信号５０９は、次のステージのために、
ＥＩレジスタ５１４およびＥＲレジスタ５１５にそのま
ま転送される。
て、命令デコーダ５０５は、命令バッファ５０３の内容
を順次デコードし、即値データ５０６，レジスタ選択信
号５０７，命令種別信号５０８，書込レジスタ選択信号
５０９を出力する。また、レジスタファイル５１０から
レジスタ選択信号５０７に従ってデータが読み出され、
即値データ５０６と共に命令実行に必要なデータが選択
され、内部データバス５１１，５１２を介して演算器５
１３に転送される。また、命令種別信号５０８および書
込レジスタ選択信号５０９は、次のステージのために、
ＥＩレジスタ５１４およびＥＲレジスタ５１５にそのま
ま転送される。
【０００６】第３ステージであるＥＸステージにおい
て、演算器５１３によって各命令に応じた演算処理が行
われ、結果がＥＤパイプラインレジスタ５１６に転送さ
れる。ＭＩレジスタ５１７およびＭＲレジスタ５１８に
は次のステージのためにＥＩレジスタ５１４およびＥＲ
レジスタ５１５の内容が転送される。
て、演算器５１３によって各命令に応じた演算処理が行
われ、結果がＥＤパイプラインレジスタ５１６に転送さ
れる。ＭＩレジスタ５１７およびＭＲレジスタ５１８に
は次のステージのためにＥＩレジスタ５１４およびＥＲ
レジスタ５１５の内容が転送される。
【０００７】第４ステージであるＭＥＭステージにおい
て、データメモリ５２０をアクセスしない命令の場合に
はＥＤパイプラインレジスタ５１６の内容をＭＤパイプ
ラインレジスタ５１９に転送するのみである。また、デ
ータメモリ５２０に書込む命令の場合には、ＭＩレジス
タ５１７およびＥＤパイプラインレジスタ５１４の内容
に従いデータメモリ５２０がアクセスされ、ロード命令
の場合にはＭＤパイプラインレジスタ５１９に結果が転
送される。ＷＲレジスタ５２１には、次のステージのた
めに、ＭＲレジスタ５１８の内容が転送される。
て、データメモリ５２０をアクセスしない命令の場合に
はＥＤパイプラインレジスタ５１６の内容をＭＤパイプ
ラインレジスタ５１９に転送するのみである。また、デ
ータメモリ５２０に書込む命令の場合には、ＭＩレジス
タ５１７およびＥＤパイプラインレジスタ５１４の内容
に従いデータメモリ５２０がアクセスされ、ロード命令
の場合にはＭＤパイプラインレジスタ５１９に結果が転
送される。ＷＲレジスタ５２１には、次のステージのた
めに、ＭＲレジスタ５１８の内容が転送される。
【０００８】第５ステージであるＷＢステージにおい
て、ＭＤパイプラインレジスタ５１９の内容をレジスタ
ファイル５１０のレジスタにＷＲレジスタ５２１のアド
レス指定により書込み、命令実行を終了する。
て、ＭＤパイプラインレジスタ５１９の内容をレジスタ
ファイル５１０のレジスタにＷＲレジスタ５２１のアド
レス指定により書込み、命令実行を終了する。
【０００９】図４は、従来のＲＩＳＣ方式の複数のパイ
プラインを有するデータ処理装置の例として、特開平２
−１３０６３５号公報に記載された発明を示すブロック
図である。命令ディスパッチャ６０５は命令バッファ６
０３の内容から同時に実行可能な命令を検出し、各パイ
プライン実行器６０６〜６０９にそれぞれの命令を渡
す。パイプライン実行器６０６〜６０９の内部の動作
は、先に図３で説明したＩＤステージ〜ＷＢステージの
動作と同一である。
プラインを有するデータ処理装置の例として、特開平２
−１３０６３５号公報に記載された発明を示すブロック
図である。命令ディスパッチャ６０５は命令バッファ６
０３の内容から同時に実行可能な命令を検出し、各パイ
プライン実行器６０６〜６０９にそれぞれの命令を渡
す。パイプライン実行器６０６〜６０９の内部の動作
は、先に図３で説明したＩＤステージ〜ＷＢステージの
動作と同一である。
【００１０】
【発明が解決しようとする課題】従来のＲＩＳＣ方式の
パイプラインを有するデータ処理装置においては、一つ
の命令が一つのパイプラインの１ステージを占有するた
め、１パイプライン当りの処理効率を上げるためには命
令のオペランドフィールドを増やして命令の汎用性を高
める必要があり、１命令当りの命令コード長が大きくな
り、プログラムを収めるメモリの必要量が多くなるとい
う問題点がある。
パイプラインを有するデータ処理装置においては、一つ
の命令が一つのパイプラインの１ステージを占有するた
め、１パイプライン当りの処理効率を上げるためには命
令のオペランドフィールドを増やして命令の汎用性を高
める必要があり、１命令当りの命令コード長が大きくな
り、プログラムを収めるメモリの必要量が多くなるとい
う問題点がある。
【００１１】また、オペランドフィールドを減らして命
令コード長を短くし性能よりもメモリ容量やハードウェ
アの縮小に重点を置いた処理装置と、性能を重視してオ
ペランドフィールドを多く取り命令コード長を大きくし
た処理装置との間で、命令の互換性が無くなるという問
題点がある。
令コード長を短くし性能よりもメモリ容量やハードウェ
アの縮小に重点を置いた処理装置と、性能を重視してオ
ペランドフィールドを多く取り命令コード長を大きくし
た処理装置との間で、命令の互換性が無くなるという問
題点がある。
【００１２】例えば、代表的なＲＩＳＣ方式のデータ処
理装置では、オペランドとなるレジスタは３２本であ
り、オペランドフィールド当り５ｂｉｔを要する。した
がって２オペランドの命令にした場合、オペランドフィ
ールドに５ｘ２＝１０ｂｉｔが必要となり、一般的な語
長である３２ｂｉｔとの整合性を考えると、１６ｂｉｔ
長の命令となる。
理装置では、オペランドとなるレジスタは３２本であ
り、オペランドフィールド当り５ｂｉｔを要する。した
がって２オペランドの命令にした場合、オペランドフィ
ールドに５ｘ２＝１０ｂｉｔが必要となり、一般的な語
長である３２ｂｉｔとの整合性を考えると、１６ｂｉｔ
長の命令となる。
【００１３】しかし、通常のパイプラインでは、ソー
ス，ディスティネーション，ライトバックの３つの指定
は独立にできるため、ディスティネーションとライトバ
ックを同一とする２オペランドの命令では、パイプライ
ンを最大限に活用することができない。一方、これらを
独立に指定できるようにした３オペランドの命令の場合
には、オペランドフィールドに５ｘ３＝１５ｂｉｔが必
要となり、命令コードの種類が１ｂｉｔで表現しきれな
いこと、一般的な語長である３２ｂｉｔとの整合性を考
えると３２ｂｉｔ長の命令となってしまいコード効率や
ハードウェアの縮小に有利な１６ｂｉｔ長の命令を持つ
処理装置との互換性が無くなるという問題点がある。
ス，ディスティネーション，ライトバックの３つの指定
は独立にできるため、ディスティネーションとライトバ
ックを同一とする２オペランドの命令では、パイプライ
ンを最大限に活用することができない。一方、これらを
独立に指定できるようにした３オペランドの命令の場合
には、オペランドフィールドに５ｘ３＝１５ｂｉｔが必
要となり、命令コードの種類が１ｂｉｔで表現しきれな
いこと、一般的な語長である３２ｂｉｔとの整合性を考
えると３２ｂｉｔ長の命令となってしまいコード効率や
ハードウェアの縮小に有利な１６ｂｉｔ長の命令を持つ
処理装置との互換性が無くなるという問題点がある。
【００１４】特開平２−１３０６３５号公報に記載され
た構成においては、複数の命令を複数のパイプラインを
使用して同時実行することによって、オペランドフィー
ルドを増やさずに全体の処理効率を上げることを可能に
しているが、一つのパイプラインについて見ると同様の
問題を持っており、回路規模当りの処理効率が悪いとい
う問題点がある。
た構成においては、複数の命令を複数のパイプラインを
使用して同時実行することによって、オペランドフィー
ルドを増やさずに全体の処理効率を上げることを可能に
しているが、一つのパイプラインについて見ると同様の
問題を持っており、回路規模当りの処理効率が悪いとい
う問題点がある。
【００１５】従って、本発明の目的は、命令コード長を
増加させること無くパイプライン資源の使用効率を上
げ、性能重視の処理装置とメモリ効率／コスト重視の処
理装置とで同一命令セットを使用可能とすることにあ
る。
増加させること無くパイプライン資源の使用効率を上
げ、性能重視の処理装置とメモリ効率／コスト重視の処
理装置とで同一命令セットを使用可能とすることにあ
る。
【００１６】
【課題を解決するための手段】そのため、本発明は、記
憶装置からフェッチされた命令を順に蓄え順に出力する
命令バッファと、この命令バッファから出力される命令
をデコードしこの命令をパイプライン処理するパイプラ
インの各機能の制御信号を出力する制御手段と、を有す
るデータ処理装置において、前記命令バッファに順に蓄
えらている複数の命令を事前にデコードしこれら複数の
命令が前記パイプラインで同時に実行可能であることを
検出し検出信号を出力する検出手段を備え、前記制御手
段が前記検出信号に対応して前記制御信号を変換出力し
ている。
憶装置からフェッチされた命令を順に蓄え順に出力する
命令バッファと、この命令バッファから出力される命令
をデコードしこの命令をパイプライン処理するパイプラ
インの各機能の制御信号を出力する制御手段と、を有す
るデータ処理装置において、前記命令バッファに順に蓄
えらている複数の命令を事前にデコードしこれら複数の
命令が前記パイプラインで同時に実行可能であることを
検出し検出信号を出力する検出手段を備え、前記制御手
段が前記検出信号に対応して前記制御信号を変換出力し
ている。
【００１７】また、前記パイプラインが複数のパイプラ
インからなり、これら複数のパイプラインに前記制御手
段が前記制御信号をそれぞれ変換出力している。
インからなり、これら複数のパイプラインに前記制御手
段が前記制御信号をそれぞれ変換出力している。
【００１８】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は、本発明のデータ処理装置の実施
形態１を示すブロック図である。本実施形態のデータ処
理装置は、ＩＦステージにおいて、図５の従来のデータ
処理装置と同様に、命令メモリ１０２，命令バッファ１
０３と、を有すると共に、プリデコーダ１０５，命令デ
コーダ１０６を備え、この命令デコーダ１０６からの制
御信号により、パイプラインの５つの各ステージで命令
をパイプライン処理している。すなわち、ＩＦ（Instru
ction Fetch ）ステージ，ＩＤ（instruction decode）
ステージ，ＥＸ（execution ）ステージ，ＭＥＭ（memo
ry）ステージ，ＷＢ（write back）ステージからなるパ
イプラインを持っている。プリデコーダ１０５，命令デ
コーダ１０６以外の各ブロックは、図５の従来のデータ
処理装置と同様であれ宇野で、重複説明を省略する。
して説明する。図１は、本発明のデータ処理装置の実施
形態１を示すブロック図である。本実施形態のデータ処
理装置は、ＩＦステージにおいて、図５の従来のデータ
処理装置と同様に、命令メモリ１０２，命令バッファ１
０３と、を有すると共に、プリデコーダ１０５，命令デ
コーダ１０６を備え、この命令デコーダ１０６からの制
御信号により、パイプラインの５つの各ステージで命令
をパイプライン処理している。すなわち、ＩＦ（Instru
ction Fetch ）ステージ，ＩＤ（instruction decode）
ステージ，ＥＸ（execution ）ステージ，ＭＥＭ（memo
ry）ステージ，ＷＢ（write back）ステージからなるパ
イプラインを持っている。プリデコーダ１０５，命令デ
コーダ１０６以外の各ブロックは、図５の従来のデータ
処理装置と同様であれ宇野で、重複説明を省略する。
【００１９】実行する命令は、フェッチポインタ１０１
によって示されるアドレスに従って命令メモリ１０２か
らフェッチされ、命令バッファ１０３に転送される。同
時に、フェッチポインタ１０１は、次の命令のフェッチ
のために、インクリメンタ１０４によってインクリメン
トされる。
によって示されるアドレスに従って命令メモリ１０２か
らフェッチされ、命令バッファ１０３に転送される。同
時に、フェッチポインタ１０１は、次の命令のフェッチ
のために、インクリメンタ１０４によってインクリメン
トされる。
【００２０】プリデコーダ１０５は、命令バッファ１０
３に順に蓄えらている複数の命令を事前にデコードし、
これら複数の命令がパイプラインで同時に実行可能であ
ることを検出し検出信号を出力する検出手段である。
３に順に蓄えらている複数の命令を事前にデコードし、
これら複数の命令がパイプラインで同時に実行可能であ
ることを検出し検出信号を出力する検出手段である。
【００２１】命令デコーダ１０６は、命令バッファ１０
３から出力される命令をデコードし、この命令をパイプ
ライン処理するパイプラインの各機能の制御信号を出力
する。同時に、この制御信号をプリデコーダ１０５から
の検出信号に対応して変換出力し、この変換出力された
制御信号により、パイプラインは、複数の命令を１命令
と解釈し同時実行する。
３から出力される命令をデコードし、この命令をパイプ
ライン処理するパイプラインの各機能の制御信号を出力
する。同時に、この制御信号をプリデコーダ１０５から
の検出信号に対応して変換出力し、この変換出力された
制御信号により、パイプラインは、複数の命令を１命令
と解釈し同時実行する。
【００２２】すなわち、ＩＤステージにおいて、命令デ
コーダ１０６は、命令バッファ１０３の内容を順次デコ
ードし、即値データ１０７，レジスタ選択信号１０８，
命令種別信号１０９，書込レジスタ選択信号１１０を出
力する。しかし、プリデコーダ１０５が命令バッファ１
０３内に単一パイプラインで同時実行可能な複数の命令
を検出した場合には、その検出を命令デコーダ１０６に
通知し、命令デコーダ１０６は、これら複数の命令が同
時実行されるように、即値データ１０７，レジスタ選択
信号１０８，命令種別信号１０９，書込レジスタ選択信
号１１０を変換して出力する。
コーダ１０６は、命令バッファ１０３の内容を順次デコ
ードし、即値データ１０７，レジスタ選択信号１０８，
命令種別信号１０９，書込レジスタ選択信号１１０を出
力する。しかし、プリデコーダ１０５が命令バッファ１
０３内に単一パイプラインで同時実行可能な複数の命令
を検出した場合には、その検出を命令デコーダ１０６に
通知し、命令デコーダ１０６は、これら複数の命令が同
時実行されるように、即値データ１０７，レジスタ選択
信号１０８，命令種別信号１０９，書込レジスタ選択信
号１１０を変換して出力する。
【００２３】以降は、従来のデータ処理装置と同様に、
レジスタファイル１１１からレジスタ選択信号１０８に
従ってデータが読み出され、即値データ１０７と共に命
令実行に適当な物が選択され、内部データバス１１２，
１１３を介して演算器１１４に転送される。また、命令
種別信号１０９および書込レジスタ選択信号１１０は、
次のステージのために、ＥＩレジスタ１１５およびＥＲ
レジスタ１１６にそのまま転送され、ＥＸステージ以降
の処理が行われ命令実行を終了する。
レジスタファイル１１１からレジスタ選択信号１０８に
従ってデータが読み出され、即値データ１０７と共に命
令実行に適当な物が選択され、内部データバス１１２，
１１３を介して演算器１１４に転送される。また、命令
種別信号１０９および書込レジスタ選択信号１１０は、
次のステージのために、ＥＩレジスタ１１５およびＥＲ
レジスタ１１６にそのまま転送され、ＥＸステージ以降
の処理が行われ命令実行を終了する。
【００２４】図２は、図１のデータ処理装置の命令実行
動作を説明するための説明図であり、命令バッファ１０
３の内容例として、転送命令，加算命令が連続して格納
されている様子を示している。この命令順の場合のパイ
プライン動作について説明する。ここで、転送命令ｍｏ
ｖ ｒ１，ｒ３は、レジスタｒ１の内容をｒ３に転送す
る命令であり、また、加算命令ａｄｄ ｒ２，ｒ３は、
レジスタｒ２の内容をｒ３の内容と加算し、結果をｒ３
に戻す命令である。
動作を説明するための説明図であり、命令バッファ１０
３の内容例として、転送命令，加算命令が連続して格納
されている様子を示している。この命令順の場合のパイ
プライン動作について説明する。ここで、転送命令ｍｏ
ｖ ｒ１，ｒ３は、レジスタｒ１の内容をｒ３に転送す
る命令であり、また、加算命令ａｄｄ ｒ２，ｒ３は、
レジスタｒ２の内容をｒ３の内容と加算し、結果をｒ３
に戻す命令である。
【００２５】この加算命令ａｄｄ ｒ２，ｒ３で使用さ
れるレジスタｒ３の内容は、転送命令ｍｏｖ ｒ１，ｒ
３の実行後の結果であるから、この２命令での処理は、
レジスタｒ１とｒ２の内容を加算してｒ３に戻す処理と
等価であり、レジスタ選択信号１０８としてｒ１および
ｒ２コードを変換出力し、命令種別信号１０９として加
算コードを変換出力し、書き込みレジスタ選択信号１１
０としてｒ３コードを変換出力することによって、同時
に処理可能である。
れるレジスタｒ３の内容は、転送命令ｍｏｖ ｒ１，ｒ
３の実行後の結果であるから、この２命令での処理は、
レジスタｒ１とｒ２の内容を加算してｒ３に戻す処理と
等価であり、レジスタ選択信号１０８としてｒ１および
ｒ２コードを変換出力し、命令種別信号１０９として加
算コードを変換出力し、書き込みレジスタ選択信号１１
０としてｒ３コードを変換出力することによって、同時
に処理可能である。
【００２６】図３は、本発明のデータ処理装置の実施形
態２を示すブロック図である。本実施形態のデータ処理
装置は、特開平２−１３０６３５号公報に記載されたＲ
ＩＳＣ方式の複数のパイプラインを有するデータ処理装
置に適用した例であり、本発明が、複数パイプラインを
使用して複数命令を同時に実行する処理装置に於いても
有効であることを示した例である。プリデコーダ３０
５，命令ディスパッチャ３０６以外の各ブロックおよび
各パイプライン内の構成は、図１の実施形態１のデータ
処理装置と同様であり重複説明を省略する。
態２を示すブロック図である。本実施形態のデータ処理
装置は、特開平２−１３０６３５号公報に記載されたＲ
ＩＳＣ方式の複数のパイプラインを有するデータ処理装
置に適用した例であり、本発明が、複数パイプラインを
使用して複数命令を同時に実行する処理装置に於いても
有効であることを示した例である。プリデコーダ３０
５，命令ディスパッチャ３０６以外の各ブロックおよび
各パイプライン内の構成は、図１の実施形態１のデータ
処理装置と同様であり重複説明を省略する。
【００２７】プリデコーダ３０５は、例えば図１の実施
形態１のデータ処理装置のデコーダ部と同じ構成であ
り、命令バッファ３０３から単一のパイプラインで実行
可能である命令を検出し命令ディスパッチャ３０６に通
知する。
形態１のデータ処理装置のデコーダ部と同じ構成であ
り、命令バッファ３０３から単一のパイプラインで実行
可能である命令を検出し命令ディスパッチャ３０６に通
知する。
【００２８】命令ディスパッチャ３０６は、命令バッフ
ァ３０３の内容とプリデコーダ３０５出力とから同時実
行可能な命令を検出し、その検出結果をパイプライン実
行器３０７〜３１０に渡し、それぞれのパイプラインで
同時に実行する。このとき、命令ディスパッチャ３０６
は、プリデコーダ３０５が検出した単一のパイプライン
で実行可能な複数の命令を１つの命令として解釈し、一
つのパイプラインに渡す。
ァ３０３の内容とプリデコーダ３０５出力とから同時実
行可能な命令を検出し、その検出結果をパイプライン実
行器３０７〜３１０に渡し、それぞれのパイプラインで
同時に実行する。このとき、命令ディスパッチャ３０６
は、プリデコーダ３０５が検出した単一のパイプライン
で実行可能な複数の命令を１つの命令として解釈し、一
つのパイプラインに渡す。
【００２９】図４は、図３のデータ処理装置の命令実行
動作を説明するための説明図であり、命令バッファ１０
３の内容例として、転送命令，加算命令，転送命令，加
算命令，ストア命令，分岐命令が連続して格納されてい
る様子を示している。この命令順の場合のパイプライン
動作について説明する。ここで、転送命令ｍｏｖ ｒ
１，ｒ３および加算命令ａｄｄ ｒ２，ｒ３は、図２で
説明したように、一つのパイプラインで実行可能であ
る。ストア命令ｓｔ ｒ１，０［ｒ０］は、ｒ１をメモ
リアドレス０［ｒ０］にストアする命令であり、分岐命
令ｂｒ Ｌ１は、アドレスＬ１へ分岐する命令である。
動作を説明するための説明図であり、命令バッファ１０
３の内容例として、転送命令，加算命令，転送命令，加
算命令，ストア命令，分岐命令が連続して格納されてい
る様子を示している。この命令順の場合のパイプライン
動作について説明する。ここで、転送命令ｍｏｖ ｒ
１，ｒ３および加算命令ａｄｄ ｒ２，ｒ３は、図２で
説明したように、一つのパイプラインで実行可能であ
る。ストア命令ｓｔ ｒ１，０［ｒ０］は、ｒ１をメモ
リアドレス０［ｒ０］にストアする命令であり、分岐命
令ｂｒ Ｌ１は、アドレスＬ１へ分岐する命令である。
【００３０】まず、プリデコーダ３０５が、図２で説明
したように、転送命令ｍｏｖ ｒ１，ｒ３および加算命
令ａｄｄ ｒ２，ｒ３が一つのパイプラインで実行可能
であることを検出し、その結果を命令ディスパッチャ３
０６に通知するため、命令ディスパッチャ３０６は、こ
れらをそれぞれ一つの命令として解釈し、レジスタ選択
信号，命令種別信号，書き込みレジスタ選択信号のコー
ドを変換し、パイプライン３０７，３０８へそれぞれ出
力する。さらに、この場合、次のストア命令ｓｔ ｒ
１，０［ｒ０］および分岐命令ｂｒ Ｌ１が、パイプラ
イン３０７，３０８における最終結果と無関係であるた
め、異なる各パイプラインでそれぞれ同時実行可能であ
り、即値データ，レジスタ選択信号，命令種別信号，書
き込みレジスタ選択信号をパイプライン３０９，３１０
へそれぞれ出力する。これにより、４つのパイプライン
３０７，３０８，３０９，３１０にてプログラム命令を
同時実行できる。
したように、転送命令ｍｏｖ ｒ１，ｒ３および加算命
令ａｄｄ ｒ２，ｒ３が一つのパイプラインで実行可能
であることを検出し、その結果を命令ディスパッチャ３
０６に通知するため、命令ディスパッチャ３０６は、こ
れらをそれぞれ一つの命令として解釈し、レジスタ選択
信号，命令種別信号，書き込みレジスタ選択信号のコー
ドを変換し、パイプライン３０７，３０８へそれぞれ出
力する。さらに、この場合、次のストア命令ｓｔ ｒ
１，０［ｒ０］および分岐命令ｂｒ Ｌ１が、パイプラ
イン３０７，３０８における最終結果と無関係であるた
め、異なる各パイプラインでそれぞれ同時実行可能であ
り、即値データ，レジスタ選択信号，命令種別信号，書
き込みレジスタ選択信号をパイプライン３０９，３１０
へそれぞれ出力する。これにより、４つのパイプライン
３０７，３０８，３０９，３１０にてプログラム命令を
同時実行できる。
【００３１】
【発明の効果】以上説明したように、本発明によるデー
タ処理装置では、従来に比べコード長の短い命令セット
のみで１パイプライン当りの処理効率を上げることが可
能となり、プログラムを収める記憶装置の容量を削減す
ることにより装置のコスト削減が可能となる。
タ処理装置では、従来に比べコード長の短い命令セット
のみで１パイプライン当りの処理効率を上げることが可
能となり、プログラムを収める記憶装置の容量を削減す
ることにより装置のコスト削減が可能となる。
【００３２】また、性能重視の処理装置とメモリ効率／
コスト重視の処理装置とにおいて、同じ命令セットが使
用可能となり、開発環境やソフトウェア資源の共用化に
よる開発期間の短縮や開発コストの削減が可能であるな
どの効果がある。
コスト重視の処理装置とにおいて、同じ命令セットが使
用可能となり、開発環境やソフトウェア資源の共用化に
よる開発期間の短縮や開発コストの削減が可能であるな
どの効果がある。
【図１】本発明のデータ処理装置の実施形態１を示すブ
ロック図である。
ロック図である。
【図２】図１のデータ処理装置の命令実行動作を説明す
るための説明図である。
るための説明図である。
【図３】本発明のデータ処理装置の実施形態２を示すブ
ロック図である。
ロック図である。
【図４】図３のデータ処理装置の命令実行動作を説明す
るための説明図である。
るための説明図である。
【図５】従来のデータ処理装置の例１を示すブロック図
である。
である。
【図６】従来のデータ処理装置の例２を示すブロック図
である。
である。
１０１，３０１，５０１，６０１ フェッチポインタ １０２，３０２，５０２，６０２ 命令メモリ １０３，３０３，５０３，６０３ 命令バッファ １０４，３０４，５０４，６０４ インクリメンタ １０５，３０５ プリデコーダ １０６，５０５ 命令デコーダ １０７，５０６ 即値データ １０８，５０７ レジスタ選択信号 １０９，５０８ 命令種別信号 １１０，５０９ 書込レジスタ選択信号 １１１，５１０ レジスタファイル １１２，１１３，５１１，５１２ 内部データバス １１３，５１３ 演算器 １１４，５１４ ＥＩレジスタ １１６，５１５ ＥＲレジスタ １１７，５１６ ＥＤパイプラインレジスタ １１８，５１７ ＭＩレジスタ １１９，５１８ ＭＲレジスタ １２０，５１９ ＭＤパイプラインレジスタ １２１，５２０ データメモリ １２２，５２１ ＷＲレジスタ ３０６，６０５ 命令ディスパッチャ ３０７〜６１０，６０６〜６０９ パイプライン実行
器
器
Claims (2)
- 【請求項１】 記憶装置からフェッチされた命令を順に
蓄え順に出力する命令バッファと、この命令バッファか
ら出力される命令をデコードしこの命令をパイプライン
処理するパイプラインの各機能の制御信号を出力する制
御手段と、を有するデータ処理装置において、前記命令
バッファに順に蓄えらている複数の命令を事前にデコー
ドしこれら複数の命令が前記パイプラインで同時に実行
可能であることを検出し検出信号を出力する検出手段を
備え、前記制御手段が前記検出信号に対応して前記制御
信号を変換出力することを特徴とするデータ処理装置。 - 【請求項２】 前記パイプラインが複数のパイプライン
からなり、これら複数のパイプラインに前記制御手段が
前記制御信号をそれぞれ変換出力する、請求項１記載の
データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25643396A JPH10105399A (ja) | 1996-09-27 | 1996-09-27 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25643396A JPH10105399A (ja) | 1996-09-27 | 1996-09-27 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10105399A true JPH10105399A (ja) | 1998-04-24 |
Family
ID=17292601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25643396A Pending JPH10105399A (ja) | 1996-09-27 | 1996-09-27 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10105399A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006126449A1 (ja) * | 2005-05-26 | 2006-11-30 | Nec Corporation | 情報処理装置および命令実行方法 |
| JP2020077333A (ja) * | 2018-11-09 | 2020-05-21 | 富士通株式会社 | 演算処理装置および演算処理装置の制御方法 |
-
1996
- 1996-09-27 JP JP25643396A patent/JPH10105399A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006126449A1 (ja) * | 2005-05-26 | 2006-11-30 | Nec Corporation | 情報処理装置および命令実行方法 |
| US8271766B2 (en) | 2005-05-26 | 2012-09-18 | Nec Corporation | Intentionally delaying execution of a copy instruction to achieve simultaneous execution with a subsequent, non-adjacent write instruction |
| JP5051452B2 (ja) * | 2005-05-26 | 2012-10-17 | 日本電気株式会社 | 情報処理装置および命令実行方法 |
| JP2020077333A (ja) * | 2018-11-09 | 2020-05-21 | 富士通株式会社 | 演算処理装置および演算処理装置の制御方法 |
| US11080063B2 (en) | 2018-11-09 | 2021-08-03 | Fujitsu Limited | Processing device and method of controlling processing device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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