JPH0520066A - 並列計算機 - Google Patents
並列計算機Info
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- JPH0520066A JPH0520066A JP3203980A JP20398091A JPH0520066A JP H0520066 A JPH0520066 A JP H0520066A JP 3203980 A JP3203980 A JP 3203980A JP 20398091 A JP20398091 A JP 20398091A JP H0520066 A JPH0520066 A JP H0520066A
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- instruction
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- 230000015654 memory Effects 0.000 claims description 48
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
- 230000006870 function Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 46
- 239000000872 buffer Substances 0.000 description 12
- 238000000034 method Methods 0.000 description 9
- 101100534231 Xenopus laevis src-b gene Proteins 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000010276 construction Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3804—Instruction prefetching for branches, e.g. hedging, branch folding
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3842—Speculative instruction execution
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- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】
【目的】 ブースティング方式の並列計算機の並列度を
増加させ、計算機の性能を向上させる。 【構成】 分岐命令から分岐命令までを一単位とする複
数の基本ブロックからなる命令群のある基本ブロック１
００ａの下位の基本ブロック１００ｂ，１００ｃに属す
る命令を、上位の基本ブロックに移動させ、該移動され
た命令を上記上位の基本ブロックに含まれる命令と並列
に命令コードの順に実行（発行）していくものにおい
て、分岐先（テイクン）の下位基本ブロック１００ｂ及
び分岐先とならない（ノットテイクン）下位基本ブロッ
ク１００ｃの両方から命令を上位の基本ブロックに移動
させるようにした。
増加させ、計算機の性能を向上させる。 【構成】 分岐命令から分岐命令までを一単位とする複
数の基本ブロックからなる命令群のある基本ブロック１
００ａの下位の基本ブロック１００ｂ，１００ｃに属す
る命令を、上位の基本ブロックに移動させ、該移動され
た命令を上記上位の基本ブロックに含まれる命令と並列
に命令コードの順に実行（発行）していくものにおい
て、分岐先（テイクン）の下位基本ブロック１００ｂ及
び分岐先とならない（ノットテイクン）下位基本ブロッ
ク１００ｃの両方から命令を上位の基本ブロックに移動
させるようにした。
Description
【０００１】
【産業上の利用分野】この発明は、複数の命令を並列実
行することが可能な並列計算機に関し、特に分岐先命令
の予測実行を行うブースティング方式を改良した並列計
算機、及びブースティングを行うものにおいて、参照デ
ータのバイパス制御及びスコアボーディングを可能とで
きる並列計算機に関するものである。
行することが可能な並列計算機に関し、特に分岐先命令
の予測実行を行うブースティング方式を改良した並列計
算機、及びブースティングを行うものにおいて、参照デ
ータのバイパス制御及びスコアボーディングを可能とで
きる並列計算機に関するものである。
【０００２】
【従来の技術】計算機の命令並列度の増加に伴い、より
多くの命令を同時に実行できるようになった。しかし、
基本ブロックに含まれる命令数、即ち分岐から分岐まで
の命令数は４命令程度といわれており、このため命令並
列度を高くすることが困難である。命令の並列実行度を
向上して計算機を有効に使うための方式として、例え
ば、ＩＥＥＥ インターナショナル シンポジウム コ
ンピュータ アーキテクチャ論文集（１９９０年５月）
に発表された、ブースティング方式というものがある。
ブースティング方式とは、ある基本ブロックの下位の基
本ブロックに属する命令を上位の基本ブロックに移動さ
せ、プロセッサにより、移動先の基本ブロックの命令と
移動された命令（以下ブースト命令と称する）を並列に
命令コードの順に実行（発行）してゆき、移動先の基本
ブロックの分岐の成否に従って、ブースト命令で既に発
行された命令の実行結果を有効化，あるいは無効化する
ことで分岐先命令の予測実行を実現する方式である。
多くの命令を同時に実行できるようになった。しかし、
基本ブロックに含まれる命令数、即ち分岐から分岐まで
の命令数は４命令程度といわれており、このため命令並
列度を高くすることが困難である。命令の並列実行度を
向上して計算機を有効に使うための方式として、例え
ば、ＩＥＥＥ インターナショナル シンポジウム コ
ンピュータ アーキテクチャ論文集（１９９０年５月）
に発表された、ブースティング方式というものがある。
ブースティング方式とは、ある基本ブロックの下位の基
本ブロックに属する命令を上位の基本ブロックに移動さ
せ、プロセッサにより、移動先の基本ブロックの命令と
移動された命令（以下ブースト命令と称する）を並列に
命令コードの順に実行（発行）してゆき、移動先の基本
ブロックの分岐の成否に従って、ブースト命令で既に発
行された命令の実行結果を有効化，あるいは無効化する
ことで分岐先命令の予測実行を実現する方式である。
【０００３】図１９は従来のブースティング方式の依存
グラフを示す図であり、図１９(a)はブースト前、図１
９(b) はブースト後をそれぞれ示す。図において、１０
０ａ，１００ｂ，１００ｃはそれぞれ分岐命令から分岐
命令までを１単位とする基本ブロックであり、上位の基
本ブロック１００ａの分岐命令により下位の基本ブロッ
ク１００ｂ又は１００ｃの何れかに分岐される。また、
図２０は従来のブースティングを行う並列計算機のアー
キテクチャを示す図であり、図において、１は命令を格
納する命令メモリ、２はデータを格納するデータメモリ
である。３ａ，３ｂはレジスタファイル，及びシャドウ
レジスタファイルであり、データを一時的に格納するメ
モリであり命令デコードステージ５，及びライトバック
ステージ８からアクセスすることができる。４は命令フ
ェッチステージであり、命令メモリ１より命令をフェッ
チする。５は命令デコードステージであり、フェッチさ
れた命令をデコードし、命令の実行が可能ならば命令を
実行ステージ６に投入、即ち命令を発行する。実行ステ
ージ６は、演算命令の実行及びメモリアクセスのための
アドレス計算を行う。７はメモリアクセスステージであ
り、ロードあるいはストア命令を実行する。８はライト
バックステージであり、演算結果，及びロードデータを
レジスタファイルに書き戻す。９ａ，９ｂはストアバッ
ファ，及びシャドウストアバッファであり、データメモ
リ２に格納するアドレス及びデータを一時的に格納する
メモリである。
グラフを示す図であり、図１９(a)はブースト前、図１
９(b) はブースト後をそれぞれ示す。図において、１０
０ａ，１００ｂ，１００ｃはそれぞれ分岐命令から分岐
命令までを１単位とする基本ブロックであり、上位の基
本ブロック１００ａの分岐命令により下位の基本ブロッ
ク１００ｂ又は１００ｃの何れかに分岐される。また、
図２０は従来のブースティングを行う並列計算機のアー
キテクチャを示す図であり、図において、１は命令を格
納する命令メモリ、２はデータを格納するデータメモリ
である。３ａ，３ｂはレジスタファイル，及びシャドウ
レジスタファイルであり、データを一時的に格納するメ
モリであり命令デコードステージ５，及びライトバック
ステージ８からアクセスすることができる。４は命令フ
ェッチステージであり、命令メモリ１より命令をフェッ
チする。５は命令デコードステージであり、フェッチさ
れた命令をデコードし、命令の実行が可能ならば命令を
実行ステージ６に投入、即ち命令を発行する。実行ステ
ージ６は、演算命令の実行及びメモリアクセスのための
アドレス計算を行う。７はメモリアクセスステージであ
り、ロードあるいはストア命令を実行する。８はライト
バックステージであり、演算結果，及びロードデータを
レジスタファイルに書き戻す。９ａ，９ｂはストアバッ
ファ，及びシャドウストアバッファであり、データメモ
リ２に格納するアドレス及びデータを一時的に格納する
メモリである。
【０００４】図２１は並列計算機の動作タイミングを与
える２相クロックを示す図であり、図に示す１サイクル
ごとに１ステージずつ処理が移行する。
える２相クロックを示す図であり、図に示す１サイクル
ごとに１ステージずつ処理が移行する。
【０００５】従来のブースティングは以下のルールに基
づいて行われる。即ち、(1) ブーストできる命令はメモ
リアクセス命令及び演算命令である。(2) ブースト命令
であるかそうでないかは命令コードにおいて明に示す。
(3) ブースティングは分岐先の下位基本ブロック（テイ
クン）か分岐先でない下位基本ブロック（ノットテイク
ン）のどちらか一方からのみ行う。
づいて行われる。即ち、(1) ブーストできる命令はメモ
リアクセス命令及び演算命令である。(2) ブースト命令
であるかそうでないかは命令コードにおいて明に示す。
(3) ブースティングは分岐先の下位基本ブロック（テイ
クン）か分岐先でない下位基本ブロック（ノットテイク
ン）のどちらか一方からのみ行う。
【０００６】ブースティングを実現するためのハードウ
ェアの特徴の１つとして、図２０に示すような、レジス
タファイルとストアバッファの二重化が上げられる。図
２０に示すように従来のハードウェアはレジスタファイ
ル３ａ，シャドウレジスタファイル３ｂ，およびストア
バッファ９ａ，シャドウストアバッファ９ｂを備えてい
る。これは分岐の成否の決定により無効となるべきブー
スト命令、即ち本来実行されてはならない無効なブース
ト命令が、分岐の成否が決定されていない段階において
未決定なブースト命令として実行されることで、記憶状
態を変更してしまうことがないようにするためである。
ェアの特徴の１つとして、図２０に示すような、レジス
タファイルとストアバッファの二重化が上げられる。図
２０に示すように従来のハードウェアはレジスタファイ
ル３ａ，シャドウレジスタファイル３ｂ，およびストア
バッファ９ａ，シャドウストアバッファ９ｂを備えてい
る。これは分岐の成否の決定により無効となるべきブー
スト命令、即ち本来実行されてはならない無効なブース
ト命令が、分岐の成否が決定されていない段階において
未決定なブースト命令として実行されることで、記憶状
態を変更してしまうことがないようにするためである。
【０００７】未決定なブースト命令による記憶状態の変
更は通常のレジスタファイル，ストアバッファに書き込
まれずシャドウレジスタファイル，シャドウストアバッ
ファに書きこまれる。シャドウ側に書きこまれたデータ
は分岐の方向が定まった時点で有効化する。
更は通常のレジスタファイル，ストアバッファに書き込
まれずシャドウレジスタファイル，シャドウストアバッ
ファに書きこまれる。シャドウ側に書きこまれたデータ
は分岐の方向が定まった時点で有効化する。
【０００８】図２２は従来のパイプライン式計算機のバ
イパス動作を説明するための図であり、図において、図
２０と同一符号は同一又は相当部分である。また１０は
各ステージのデータを実行ステージ６にバイパスするた
めのバス１１を制御するバイパス制御回路である。
イパス動作を説明するための図であり、図において、図
２０と同一符号は同一又は相当部分である。また１０は
各ステージのデータを実行ステージ６にバイパスするた
めのバス１１を制御するバイパス制御回路である。
【０００９】図２３はパイプラインの内部回路を示す図
である。図において、２１はレジスタファイル、２２は
アドレス比較部、２３，２４はそれぞれ実行ステージ，
メモリアクセスステージの命令の出力データの格納先で
あるデスティネーションアドレスを保持する第１，第２
のデスティネーション保持用レジスタ、２６は演算実行
部、２７，２８はそれぞれ実行ステージ，メモリアクセ
スステージの演算結果を保持する第１，第２のデータレ
ジスタ、２５はデータの選択回路である。
である。図において、２１はレジスタファイル、２２は
アドレス比較部、２３，２４はそれぞれ実行ステージ，
メモリアクセスステージの命令の出力データの格納先で
あるデスティネーションアドレスを保持する第１，第２
のデスティネーション保持用レジスタ、２６は演算実行
部、２７，２８はそれぞれ実行ステージ，メモリアクセ
スステージの演算結果を保持する第１，第２のデータレ
ジスタ、２５はデータの選択回路である。
【００１０】図２４はアドレス比較部２２の内部回路の
一例を示す図である。アドレス比較部では命令デコーダ
より与えられたソースアドレスsrc1，src2と先行する命
令のデスティネーションのアドレスＡ１，Ａ２を入力と
し、src1と各々のデスティネーションアドレスＡ１，Ａ
２またsrc2とＡ１，Ａ２を比較し、選択回路制御のため
の信号（アドレスが一致しているか不一致かを示す）を
出力する。
一例を示す図である。アドレス比較部では命令デコーダ
より与えられたソースアドレスsrc1，src2と先行する命
令のデスティネーションのアドレスＡ１，Ａ２を入力と
し、src1と各々のデスティネーションアドレスＡ１，Ａ
２またsrc2とＡ１，Ａ２を比較し、選択回路制御のため
の信号（アドレスが一致しているか不一致かを示す）を
出力する。
【００１１】図２５は選択回路２５の構成の一例を示す
図である。１８，１９はそれぞれ演算器の入力データを
選択するためのバスで、バス１８はデータs1-data を演
算実行部に転送するためのバス（s1-bus）、バス１９は
データs2-data を演算実行部に転送するためのバス（s2
-bus）である。この選択回路ではs1-bus，s2-busに出力
するデータをアドレス比較部２２から供給された制御信
号に従って、アドレスが一致している場合その一致して
いるアドレスのデータを選択する。またs1-busに出力さ
れるデータの選択を制御する制御信号が全て不一致の場
合、レジスタファイル２１から供給されるデータdata１
を選択し、s2-busに出力されるデータの選択を制御する
制御信号が全て不一致の場合、レジスタファイル２１か
ら供給されるデータdata２を選択する。
図である。１８，１９はそれぞれ演算器の入力データを
選択するためのバスで、バス１８はデータs1-data を演
算実行部に転送するためのバス（s1-bus）、バス１９は
データs2-data を演算実行部に転送するためのバス（s2
-bus）である。この選択回路ではs1-bus，s2-busに出力
するデータをアドレス比較部２２から供給された制御信
号に従って、アドレスが一致している場合その一致して
いるアドレスのデータを選択する。またs1-busに出力さ
れるデータの選択を制御する制御信号が全て不一致の場
合、レジスタファイル２１から供給されるデータdata１
を選択し、s2-busに出力されるデータの選択を制御する
制御信号が全て不一致の場合、レジスタファイル２１か
ら供給されるデータdata２を選択する。
【００１２】アドレス比較部２２は命令デコーダより与
えられた２つの参照データのアドレスであるソースアド
レスsrc1，src2と第１，第２のデスティネーション保持
用レジスタ２３，２４に保持された先行する命令の出力
データの格納先であるデスティネーションアドレスＡ
１，Ａ２を入力とし、これらのアドレスを比較し、デー
タ選択回路２５に対し制御信号を出力する。データ選択
回路２５はレジスタファイル２１からの出力data１，da
ta２及び第１，第２のデータレジスタ２７，２８に保持
されているデータＤ１，Ｄ２を入力とし、アドレス比較
部２２より与えられた制御信号に従って演算実行部２６
に入力するデータs1-data ，s2-data を選択する。これ
により、各ステージのデータの実行ステージへのバイパ
スが実行される。
えられた２つの参照データのアドレスであるソースアド
レスsrc1，src2と第１，第２のデスティネーション保持
用レジスタ２３，２４に保持された先行する命令の出力
データの格納先であるデスティネーションアドレスＡ
１，Ａ２を入力とし、これらのアドレスを比較し、デー
タ選択回路２５に対し制御信号を出力する。データ選択
回路２５はレジスタファイル２１からの出力data１，da
ta２及び第１，第２のデータレジスタ２７，２８に保持
されているデータＤ１，Ｄ２を入力とし、アドレス比較
部２２より与えられた制御信号に従って演算実行部２６
に入力するデータs1-data ，s2-data を選択する。これ
により、各ステージのデータの実行ステージへのバイパ
スが実行される。
【００１３】図２６は従来のパイプライン式計算機のス
コアボーディング機能を説明するための構成図である。
図において、図２０，図２２と同一符号は同一または相
当部分である。また１２はスコアボードであり、レジス
タファイルのデータを管理するためのメモリを持ち、そ
の制御回路を含む。
コアボーディング機能を説明するための構成図である。
図において、図２０，図２２と同一符号は同一または相
当部分である。また１２はスコアボードであり、レジス
タファイルのデータを管理するためのメモリを持ち、そ
の制御回路を含む。
【００１４】図２６に示すようにレジスタファイル３へ
の書込みは実行の最後で行われる。そのためまだ実行が
完了していない命令のデータを続く命令が使用する場
合、誤ったデータを使用してしまう場合がある。このよ
うなことを避けるためにパイプライン式計算機のレジス
タファイルにはスコアボーディングという機能を設けて
いる。レジスタファイルの書込みを行う命令はスコアボ
ードに印をつけ（登録）、後続の命令がそのレジスタを
読み出して最新でない正しくないデータを使用すること
がないように制御する。また書込みが終了した時点でス
コアボードの印を解除する（登録解除）。
の書込みは実行の最後で行われる。そのためまだ実行が
完了していない命令のデータを続く命令が使用する場
合、誤ったデータを使用してしまう場合がある。このよ
うなことを避けるためにパイプライン式計算機のレジス
タファイルにはスコアボーディングという機能を設けて
いる。レジスタファイルの書込みを行う命令はスコアボ
ードに印をつけ（登録）、後続の命令がそのレジスタを
読み出して最新でない正しくないデータを使用すること
がないように制御する。また書込みが終了した時点でス
コアボードの印を解除する（登録解除）。
【００１５】図２７はスコアボードの構成を示す図であ
る。以下、スコアボードの動作を説明する。スコアボー
ドは命令デコードステージよりレジスタの読出アドレ
ス、書込みアドレスを入力する。入力データに従って書
込みが行われるレジスタには印をつけ、レジスタのデー
タが後続の命令で使用されないように登録する。またレ
ジスタのデータの読出に対しては読み出したいレジスタ
がロックさているか否かを調べ、登録，未登録のデータ
に従ってデータ正誤信号を出力する。またライトバック
ステージからは書込みアドレスを受け、書込みが終了し
た時点でスコアボード印を消去し登録を解除する。
る。以下、スコアボードの動作を説明する。スコアボー
ドは命令デコードステージよりレジスタの読出アドレ
ス、書込みアドレスを入力する。入力データに従って書
込みが行われるレジスタには印をつけ、レジスタのデー
タが後続の命令で使用されないように登録する。またレ
ジスタのデータの読出に対しては読み出したいレジスタ
がロックさているか否かを調べ、登録，未登録のデータ
に従ってデータ正誤信号を出力する。またライトバック
ステージからは書込みアドレスを受け、書込みが終了し
た時点でスコアボード印を消去し登録を解除する。
【００１６】
【発明が解決しようとする課題】従来の並列計算機は以
上のように構成されており、ブースティングを分岐先の
下位基本ブロック（テイクン）か分岐先でない下位基本
ブロック（ノットテイクン）のどちらか一方からのみ行
うようにしているためブーストできる命令が少なく、十
分に命令の並列実行度を向上できないという問題点があ
った。また並列度を増すための演算器などの複数化に伴
い、ハードウェアが大きくなってきているが、従来の並
列計算機ではブースティングを実現するためにレジスタ
ファイル，ストアバッファなどを二重持ちする構成をと
っているため、さらにハードウェアが大きくなり、１チ
ップに入らなくなるという問題点もあった。
上のように構成されており、ブースティングを分岐先の
下位基本ブロック（テイクン）か分岐先でない下位基本
ブロック（ノットテイクン）のどちらか一方からのみ行
うようにしているためブーストできる命令が少なく、十
分に命令の並列実行度を向上できないという問題点があ
った。また並列度を増すための演算器などの複数化に伴
い、ハードウェアが大きくなってきているが、従来の並
列計算機ではブースティングを実現するためにレジスタ
ファイル，ストアバッファなどを二重持ちする構成をと
っているため、さらにハードウェアが大きくなり、１チ
ップに入らなくなるという問題点もあった。
【００１７】また、従来のブースティングを行わない計
算機のバイパス制御は、上述のようにソースアドレスと
デスティネーションアドレスの比較結果のみに基づいて
行うように構成されていたので、ブースティングに対応
できないという問題点があった。
算機のバイパス制御は、上述のようにソースアドレスと
デスティネーションアドレスの比較結果のみに基づいて
行うように構成されていたので、ブースティングに対応
できないという問題点があった。
【００１８】また、従来のブースティングを行わない計
算機のスコアボードは、上述のように構成されていたの
で、ブースティングに対応できないという問題点があっ
た。
算機のスコアボードは、上述のように構成されていたの
で、ブースティングに対応できないという問題点があっ
た。
【００１９】この発明は上記のような問題点を解消する
ためになされたもので、並列計算機の並列実行度を向上
することを目的とする。また、この発明は、ブースティ
ングを行う並列計算機のハードウェアを縮小することを
目的とする。また、この発明は、ブースティング方式の
計算機におけるデータバイパスを実現することを目的と
する。また、この発明は、ブースティング方式の計算機
におけるスコアボーディングを実現することを目的とす
る。
ためになされたもので、並列計算機の並列実行度を向上
することを目的とする。また、この発明は、ブースティ
ングを行う並列計算機のハードウェアを縮小することを
目的とする。また、この発明は、ブースティング方式の
計算機におけるデータバイパスを実現することを目的と
する。また、この発明は、ブースティング方式の計算機
におけるスコアボーディングを実現することを目的とす
る。
【００２０】
【課題を解決するための手段】この発明に係る並列計算
機は、ブースティングを、分岐先の下位基本ブロック
（テイクン），分岐先でない下位基本ブロック（ノット
テイクン）の両方から行うようにしたものである。
機は、ブースティングを、分岐先の下位基本ブロック
（テイクン），分岐先でない下位基本ブロック（ノット
テイクン）の両方から行うようにしたものである。
【００２１】また、この発明に係る並列計算機は、ブー
ストできる範囲を、分岐が決定するサイクルよりも、ブ
ーストしている命令が記憶状態を書き換えるステージと
分岐が決定するステージのサイクルの差分だけ前までに
制限してブースティングを行うようにしたものである。
ストできる範囲を、分岐が決定するサイクルよりも、ブ
ーストしている命令が記憶状態を書き換えるステージと
分岐が決定するステージのサイクルの差分だけ前までに
制限してブースティングを行うようにしたものである。
【００２２】また、この発明に係る並列計算機は、下位
基本ブロックの命令を上位基本ブロックにブースティン
グを行うものにおいて、参照データのアドレスと先行す
る命令の出力データのアドレスとを比較し、これらのア
ドレスの一致，不一致を示す第１の制御信号を出力する
アドレス比較回路と、データを参照する側の命令のブー
スト命令であるか否かを示すブースティングビットと先
行する命令のブースト命令であるか否かを示すブーステ
ィングビットとを比較し、データを参照する側の命令が
ブースト命令でない場合はブースト命令でない先行命令
のデータを、データを参照する側の命令がブースト命令
である場合はその命令の種類と一致した先行命令および
ブースト命令でない先行命令のデータを参照するように
制御することを示す第２の制御信号を出力するブースト
比較回路と、上記第１，第２の制御信号に基づいてデー
タを選択するデータ選択回路とを備えたものである。
基本ブロックの命令を上位基本ブロックにブースティン
グを行うものにおいて、参照データのアドレスと先行す
る命令の出力データのアドレスとを比較し、これらのア
ドレスの一致，不一致を示す第１の制御信号を出力する
アドレス比較回路と、データを参照する側の命令のブー
スト命令であるか否かを示すブースティングビットと先
行する命令のブースト命令であるか否かを示すブーステ
ィングビットとを比較し、データを参照する側の命令が
ブースト命令でない場合はブースト命令でない先行命令
のデータを、データを参照する側の命令がブースト命令
である場合はその命令の種類と一致した先行命令および
ブースト命令でない先行命令のデータを参照するように
制御することを示す第２の制御信号を出力するブースト
比較回路と、上記第１，第２の制御信号に基づいてデー
タを選択するデータ選択回路とを備えたものである。
【００２３】また、この発明に係る並列計算機は、下位
基本ブロックの命令を上位基本ブロックにブースティン
グを行うものにおいて、ブースト命令でない命令用，及
びブースト命令用のスコアボードと、命令の種類により
対応するスコアボードに登録，登録解除を行い、分岐が
決定したときに分岐方向に対応したブースト命令用のス
コアボードを有効としてその登録内容をブースト命令で
ない命令用のスコアボードに付加し、かつすべてのスコ
アボードを同一の状態にするスコアボード管理回路と、
命令の種類によって対応するスコアボードを参照し、読
み出したいレジスタが登録されているならば誤り、登録
されていないならば正しいとする信号を出力するデータ
正誤信号生成回路とを備えたものである。
基本ブロックの命令を上位基本ブロックにブースティン
グを行うものにおいて、ブースト命令でない命令用，及
びブースト命令用のスコアボードと、命令の種類により
対応するスコアボードに登録，登録解除を行い、分岐が
決定したときに分岐方向に対応したブースト命令用のス
コアボードを有効としてその登録内容をブースト命令で
ない命令用のスコアボードに付加し、かつすべてのスコ
アボードを同一の状態にするスコアボード管理回路と、
命令の種類によって対応するスコアボードを参照し、読
み出したいレジスタが登録されているならば誤り、登録
されていないならば正しいとする信号を出力するデータ
正誤信号生成回路とを備えたものである。
【００２４】
【作用】この発明においては、ブースティングを、分岐
先の下位基本ブロック（テイクン），分岐先でない下位
基本ブロック（ノットテイクン）の両方から行う構成と
したから、並列に実行できるブースト命令の数を増加さ
せることができ、並列度を増加させ計算機の性能を向上
させることができる。
先の下位基本ブロック（テイクン），分岐先でない下位
基本ブロック（ノットテイクン）の両方から行う構成と
したから、並列に実行できるブースト命令の数を増加さ
せることができ、並列度を増加させ計算機の性能を向上
させることができる。
【００２５】また、この発明においては、ブーストする
命令に制限を持たせず、分岐先の下位基本ブロック（テ
イクン），分岐先でない下位基本ブロック（ノットテイ
クン）の両方から行うものにおいて、ブーストできる範
囲を分岐が決定するサイクルよりも、ブーストしている
命令が記憶状態を書き換えるステージと分岐が決定する
ステージのサイクル差分だけ前までに制限したから、記
憶状態を書き換えるまでに分岐が決定し、無効な命令に
よってメモリを書き換えることがなくなり、レジスタフ
ァイル，ストアバッファを二重持ちする必要がなくなり
ハードウェアを縮小することができ、制御回路も簡単化
することができる。
命令に制限を持たせず、分岐先の下位基本ブロック（テ
イクン），分岐先でない下位基本ブロック（ノットテイ
クン）の両方から行うものにおいて、ブーストできる範
囲を分岐が決定するサイクルよりも、ブーストしている
命令が記憶状態を書き換えるステージと分岐が決定する
ステージのサイクル差分だけ前までに制限したから、記
憶状態を書き換えるまでに分岐が決定し、無効な命令に
よってメモリを書き換えることがなくなり、レジスタフ
ァイル，ストアバッファを二重持ちする必要がなくなり
ハードウェアを縮小することができ、制御回路も簡単化
することができる。
【００２６】また、この発明においては、ブースティン
グを行う並列計算機において、アドレス比較回路により
参照データのアドレスと先行する命令の出力データのア
ドレスとを比較し、これらのアドレスの一致，不一致を
示す第１の制御信号を出力し、ブースト比較回路により
データを参照する側の命令のブースト命令であるか否か
を示すブースティングビットと先行する命令のブースト
命令であるか否かを示すブースティングビットとを比較
し、データを参照する側の命令がブースト命令でない場
合はブースト命令でない先行命令のデータを、データを
参照する側の命令がブースト命令である場合はその命令
の種類と一致した先行命令およびブースト命令でない先
行命令のデータを参照するように制御することを示す第
２の制御信号を出力し、これら第１，第２の制御信号に
基づいてデータ選択回路においてデータを選択する構成
としたから、ブースティング方式の計算機におけるデー
タバイパスを実現できる。
グを行う並列計算機において、アドレス比較回路により
参照データのアドレスと先行する命令の出力データのア
ドレスとを比較し、これらのアドレスの一致，不一致を
示す第１の制御信号を出力し、ブースト比較回路により
データを参照する側の命令のブースト命令であるか否か
を示すブースティングビットと先行する命令のブースト
命令であるか否かを示すブースティングビットとを比較
し、データを参照する側の命令がブースト命令でない場
合はブースト命令でない先行命令のデータを、データを
参照する側の命令がブースト命令である場合はその命令
の種類と一致した先行命令およびブースト命令でない先
行命令のデータを参照するように制御することを示す第
２の制御信号を出力し、これら第１，第２の制御信号に
基づいてデータ選択回路においてデータを選択する構成
としたから、ブースティング方式の計算機におけるデー
タバイパスを実現できる。
【００２７】また、この発明においては、ブースティン
グを行う並列計算機において、ブースト命令でない命令
用，及びブースト命令用のスコアボードを設け、スコア
ボード管理回路により命令の種類により対応するスコア
ボードに登録，登録解除を行い、分岐が決定したときに
分岐方向に対応したブースト命令用のスコアボードを有
効としてその登録内容をブースト命令でない命令用のス
コアボードに付加し、かつすべてのスコアボードを同一
の状態とし、データ正誤信号生成回路により命令の種類
によって対応するスコアボードを参照し、読み出したい
レジスタが登録されているならば誤り、登録されていな
いならば正しいとする信号を出力するようにしたから、
ブースティング方式の計算機におけるスコアボーディン
グを実現できる。
グを行う並列計算機において、ブースト命令でない命令
用，及びブースト命令用のスコアボードを設け、スコア
ボード管理回路により命令の種類により対応するスコア
ボードに登録，登録解除を行い、分岐が決定したときに
分岐方向に対応したブースト命令用のスコアボードを有
効としてその登録内容をブースト命令でない命令用のス
コアボードに付加し、かつすべてのスコアボードを同一
の状態とし、データ正誤信号生成回路により命令の種類
によって対応するスコアボードを参照し、読み出したい
レジスタが登録されているならば誤り、登録されていな
いならば正しいとする信号を出力するようにしたから、
ブースティング方式の計算機におけるスコアボーディン
グを実現できる。
【００２８】
【実施例】以下、この発明の実施例を図について説明す
る。図１は本発明の第１の実施例による並列計算機のブ
ースティング方式の依存グラフを示す図であり、図１
(a)はブースト前、図１(b) はブースト後をそれぞれ示
す。図において、１００ａ，１００ｂ，１００ｃはそれ
ぞれ分岐命令から分岐命令までを１単位とする基本ブロ
ックであり、上位の基本ブロック１００ａの分岐命令に
より下位の基本ブロック１００ｂ又は１００ｃの何れか
に分岐される。
る。図１は本発明の第１の実施例による並列計算機のブ
ースティング方式の依存グラフを示す図であり、図１
(a)はブースト前、図１(b) はブースト後をそれぞれ示
す。図において、１００ａ，１００ｂ，１００ｃはそれ
ぞれ分岐命令から分岐命令までを１単位とする基本ブロ
ックであり、上位の基本ブロック１００ａの分岐命令に
より下位の基本ブロック１００ｂ又は１００ｃの何れか
に分岐される。
【００２９】図２は本第１の実施例による並列計算機の
アーキテクチャを示す図である。図において、１は命令
を格納する命令メモリ、２はデータを格納するデータメ
モリである。３はデータを一時的に格納するレジスタフ
ァイルで、メモリで構成され、命令デコードステージ
５，ライトバックステージ８からアクセスすることがで
きる。４は命令フェッチステージであり命令メモリより
命令をフェッチする。５は命令デコードステージであ
り、フェッチされた命令をデコードし、命令の実行が可
能ならば命令を次の実行ステージ６に投入する。実行ス
テージ６は演算命令の実行及びメモリアクセスのための
アドレス計算を行う。７はメモリアクセスステージであ
り、ロードあるいはストア命令をを実行する。８はライ
トバックステージであり、演算結果，及びロードデータ
をレジスタファイルに書き戻す。１３はブースト制御回
路であり、ブースト命令の無効化，ブースティングの制
御を行う。また図３は本実施例で用いる命令レジスタの
構成を示す図である。
アーキテクチャを示す図である。図において、１は命令
を格納する命令メモリ、２はデータを格納するデータメ
モリである。３はデータを一時的に格納するレジスタフ
ァイルで、メモリで構成され、命令デコードステージ
５，ライトバックステージ８からアクセスすることがで
きる。４は命令フェッチステージであり命令メモリより
命令をフェッチする。５は命令デコードステージであ
り、フェッチされた命令をデコードし、命令の実行が可
能ならば命令を次の実行ステージ６に投入する。実行ス
テージ６は演算命令の実行及びメモリアクセスのための
アドレス計算を行う。７はメモリアクセスステージであ
り、ロードあるいはストア命令をを実行する。８はライ
トバックステージであり、演算結果，及びロードデータ
をレジスタファイルに書き戻す。１３はブースト制御回
路であり、ブースト命令の無効化，ブースティングの制
御を行う。また図３は本実施例で用いる命令レジスタの
構成を示す図である。
【００３０】本実施例におけるブースティングは以下の
ルールに基づいて行われる。即ち、(1) ブーストできる
命令はメモリアクセス命令及び演算命令とする。(2) ブ
ースト命令はテイクン側，ノットテイクン側であること
を命令コードにおいて明に示す。(3) ブースト命令をお
くことのできる範囲は、分岐が決定するサイクルの前か
ら、ブーストしている命令が記憶状態を書き換えるステ
ージと分岐が決定するステージのサイクル差のサイクル
数だけ前までに制限する。即ち、メモリロード命令また
は演算命令の場合は分岐が実行されるサイクルの２サイ
クル前まで、メモリストア命令の場合は分岐が実行され
るサイクルの１サイクル前までと限定する。
ルールに基づいて行われる。即ち、(1) ブーストできる
命令はメモリアクセス命令及び演算命令とする。(2) ブ
ースト命令はテイクン側，ノットテイクン側であること
を命令コードにおいて明に示す。(3) ブースト命令をお
くことのできる範囲は、分岐が決定するサイクルの前か
ら、ブーストしている命令が記憶状態を書き換えるステ
ージと分岐が決定するステージのサイクル差のサイクル
数だけ前までに制限する。即ち、メモリロード命令また
は演算命令の場合は分岐が実行されるサイクルの２サイ
クル前まで、メモリストア命令の場合は分岐が実行され
るサイクルの１サイクル前までと限定する。
【００３１】ルール(2) の実現には、例えば図４に示す
ように命令コードに拡張子を付加すればよい。ルール
(3) に基づいてブースティングを行った例を図５に示
す。図５に示すように、下位の基本ブロックのストア命
令sw.tは上位の基本ブロックの分岐命令○ｂranch の１
サイクル前以前には置かれず、またロード命令lw.nある
いは演算命令or.t等は上位の基本ブロックの分岐命令○
ｂranch の２サイクル前以前には置かれない。ブースト
命令をおく範囲をこのように制限することで、ブースト
命令によりメモリが書き換えられる前に、分岐が決定す
るため、無効な命令によりメモリが書き換えられること
がなくなる。したがって、レジスタファイルおよびスト
アバッファを二重化する必要がなくなり、ハードウェア
の縮小，制御回路の簡単化を図ることができる。
ように命令コードに拡張子を付加すればよい。ルール
(3) に基づいてブースティングを行った例を図５に示
す。図５に示すように、下位の基本ブロックのストア命
令sw.tは上位の基本ブロックの分岐命令○ｂranch の１
サイクル前以前には置かれず、またロード命令lw.nある
いは演算命令or.t等は上位の基本ブロックの分岐命令○
ｂranch の２サイクル前以前には置かれない。ブースト
命令をおく範囲をこのように制限することで、ブースト
命令によりメモリが書き換えられる前に、分岐が決定す
るため、無効な命令によりメモリが書き換えられること
がなくなる。したがって、レジスタファイルおよびスト
アバッファを二重化する必要がなくなり、ハードウェア
の縮小，制御回路の簡単化を図ることができる。
【００３２】次にブースト制御回路の動作について説明
する。図６はブースト制御回路の動作を説明するための
図である。ブースト制御回路には命令デコードステージ
から分岐が未決定であるか、テイクン側に決定したか、
ノットテイクン側に決定したかを表す信号bunki ，命令
デコードステージ，実行ステージ，メモリアクセステー
ジ，ライトバックステージの命令レジスタの内容（id.i
nst ，exc.inst，mem.inst，及びwb.inst ）が与えられ
る。ブースト制御回路では命令デコードステージの命令
レジスタの内容（id.inst)と信号bunki より、図７に従
って命令デコードステージの命令が無効になったことを
示す（分岐が決定し、かつ命令が実行されない基本ブロ
ックからのブースト命令の場合）信号id.inst.avail.of
f を出力し、またブースティングビットをオフする（分
岐が決定したとき）信号id.boost.offを出力する。また
実行ステージ，メモリアクセスステージ，ライトバック
ステージの命令レジスタの内容（exc.inst，men.inst，
及びwb.inst)により図７，図８に従って信号，各命令レ
ジスタの命令が無効になったことを示す信号exc.inst.a
vail.off，mem.inst.avail.off，及びwb.inst.avail.of
f を出力し、またブースティングビットをオフするため
の信号exc.boost.off ，mem.boost.off ，及びwb.boos
t.offを出力する。
する。図６はブースト制御回路の動作を説明するための
図である。ブースト制御回路には命令デコードステージ
から分岐が未決定であるか、テイクン側に決定したか、
ノットテイクン側に決定したかを表す信号bunki ，命令
デコードステージ，実行ステージ，メモリアクセステー
ジ，ライトバックステージの命令レジスタの内容（id.i
nst ，exc.inst，mem.inst，及びwb.inst ）が与えられ
る。ブースト制御回路では命令デコードステージの命令
レジスタの内容（id.inst)と信号bunki より、図７に従
って命令デコードステージの命令が無効になったことを
示す（分岐が決定し、かつ命令が実行されない基本ブロ
ックからのブースト命令の場合）信号id.inst.avail.of
f を出力し、またブースティングビットをオフする（分
岐が決定したとき）信号id.boost.offを出力する。また
実行ステージ，メモリアクセスステージ，ライトバック
ステージの命令レジスタの内容（exc.inst，men.inst，
及びwb.inst)により図７，図８に従って信号，各命令レ
ジスタの命令が無効になったことを示す信号exc.inst.a
vail.off，mem.inst.avail.off，及びwb.inst.avail.of
f を出力し、またブースティングビットをオフするため
の信号exc.boost.off ，mem.boost.off ，及びwb.boos
t.offを出力する。
【００３３】またブースト制御回路の出力信号をうけた
命令デコードステージでは、id.inst.avail.off がオン
の場合、すなわち分岐方向か決定し、ブーストされた命
令を実行する必要がなくなった場合なので命令は発行し
ない。またid.boost.offがオンの場合命令のブースティ
ングビットをオフする。また実行ステージ、メモリアク
セスステージ，ライトバックステージでは出力信号に従
って命令の無効化，命令のブースティングビットのオフ
を行う。
命令デコードステージでは、id.inst.avail.off がオン
の場合、すなわち分岐方向か決定し、ブーストされた命
令を実行する必要がなくなった場合なので命令は発行し
ない。またid.boost.offがオンの場合命令のブースティ
ングビットをオフする。また実行ステージ、メモリアク
セスステージ，ライトバックステージでは出力信号に従
って命令の無効化，命令のブースティングビットのオフ
を行う。
【００３４】このように本実施例では、テイクンの基本
ブロックとノットテイクンの基本ブロックの両方から命
令をブーストする構成としたから、並列実行度を向上す
ることができる。
ブロックとノットテイクンの基本ブロックの両方から命
令をブーストする構成としたから、並列実行度を向上す
ることができる。
【００３５】次に本発明の第２の実施例について説明す
る。図９は本発明の第２の実施例による並列計算機のパ
イプラインの内部回路を示す図である。図において２１
はレジスタファイル、２２はアドレス比較部、２３，２
４はそれぞれ実行ステージ，メモリアクセスステージの
命令の出力データの格納アドレスであるデスティネーシ
ョンアドレスを保持する第１及び第２のデスティネーシ
ョンアドレス保持用レジスタ、２６は演算実行部、２
７，２８はそれぞれ実行ステージ，メモリアクセスステ
ージの演算結果を保持する第１及び第２のデータレジス
タ、２５はデータの選択回路である。また、２０はブー
スト比較部、２９，３０はそれぞれ実行ステージ，メモ
リアクセスステージの命令を保持する第１及び第２の命
令保持レジスタである。
る。図９は本発明の第２の実施例による並列計算機のパ
イプラインの内部回路を示す図である。図において２１
はレジスタファイル、２２はアドレス比較部、２３，２
４はそれぞれ実行ステージ，メモリアクセスステージの
命令の出力データの格納アドレスであるデスティネーシ
ョンアドレスを保持する第１及び第２のデスティネーシ
ョンアドレス保持用レジスタ、２６は演算実行部、２
７，２８はそれぞれ実行ステージ，メモリアクセスステ
ージの演算結果を保持する第１及び第２のデータレジス
タ、２５はデータの選択回路である。また、２０はブー
スト比較部、２９，３０はそれぞれ実行ステージ，メモ
リアクセスステージの命令を保持する第１及び第２の命
令保持レジスタである。
【００３６】また、図１０は本第２の実施例による並列
計算機のアーキテクチャを示す図である。図において、
図２と同一符号は同一または相当部分である。１４はバ
イパス制御回路であり、各ステージのデータを実行ステ
ージにバイパスするためのバス１５を制御する。本実施
例の並列計算機は上記第１の実施例による計算機と同様
の方式でブースティングを行うものである。また、図１
１は本実施例で用いられる命令レジスタの構成を示す図
である。
計算機のアーキテクチャを示す図である。図において、
図２と同一符号は同一または相当部分である。１４はバ
イパス制御回路であり、各ステージのデータを実行ステ
ージにバイパスするためのバス１５を制御する。本実施
例の並列計算機は上記第１の実施例による計算機と同様
の方式でブースティングを行うものである。また、図１
１は本実施例で用いられる命令レジスタの構成を示す図
である。
【００３７】本実施例におけるバイパスの制御は図９中
のアドレス比較回路２２からの第１の制御信号（アドレ
スの一致，不一致を表す）とブースト命令のためのブー
スト比較回路２０からの第２の制御信号に基づきデータ
選択回路２５において行う。
のアドレス比較回路２２からの第１の制御信号（アドレ
スの一致，不一致を表す）とブースト命令のためのブー
スト比較回路２０からの第２の制御信号に基づきデータ
選択回路２５において行う。
【００３８】アドレス比較回路２２の動作は従来のもの
と同様である。即ち、命令デコーダより与えられたソー
スアドレスsrc1，src2と先行する命令のデスティネーシ
ョンのアドレスＡ１，Ａ２を入力とし、src1と各々のデ
スティネーションアドレスＡ１，Ａ２またsrc2とＡ１，
Ａ２を比較し、選択回路制御のための信号（アドレスが
一致しているか不一致かを示す）を出力する。
と同様である。即ち、命令デコーダより与えられたソー
スアドレスsrc1，src2と先行する命令のデスティネーシ
ョンのアドレスＡ１，Ａ２を入力とし、src1と各々のデ
スティネーションアドレスＡ１，Ａ２またsrc2とＡ１，
Ａ２を比較し、選択回路制御のための信号（アドレスが
一致しているか不一致かを示す）を出力する。
【００３９】また、ブースト比較回路２０では命令レジ
スタ２９，３０に格納された先行する命令のブースティ
ングビットＢ２，及びＢ３とレジスタファイルを参照す
る命令のブースティングビットＢ１を比較し、図１２の
論理に従ってデータをバイパスするか否かを制御する信
号（bypass-avail) を生成する。
スタ２９，３０に格納された先行する命令のブースティ
ングビットＢ２，及びＢ３とレジスタファイルを参照す
る命令のブースティングビットＢ１を比較し、図１２の
論理に従ってデータをバイパスするか否かを制御する信
号（bypass-avail) を生成する。
【００４０】図１３は本実施例で用いるデータ選択回路
の内部回路を示す図である。データ選択回路２５ではア
ドレス比較回路２２からの第１の制御信号とブースト比
較回路２０からの第２の制御信号（bypass-avail) に基
づいて、アドレスが一致しており、かつbypass-availが
バイパスデータを参照することを示しているとき（bypa
ss-avail＝１）バイパスデータを選択し、アドレスが一
致していないか、bypass-availがバイパスデータを参照
しないことを示しているときにはバイパスデータを参照
しない。
の内部回路を示す図である。データ選択回路２５ではア
ドレス比較回路２２からの第１の制御信号とブースト比
較回路２０からの第２の制御信号（bypass-avail) に基
づいて、アドレスが一致しており、かつbypass-availが
バイパスデータを参照することを示しているとき（bypa
ss-avail＝１）バイパスデータを選択し、アドレスが一
致していないか、bypass-availがバイパスデータを参照
しないことを示しているときにはバイパスデータを参照
しない。
【００４１】このように、本実施例では、アドレス比較
回路により、参照データのアドレスと先行する命令の出
力データのアドレスとを比較し、これらのアドレスの一
致，不一致を示す第１の制御信号を出力し、ブースト比
較回路により、データを参照する側の命令のブースティ
ングビットと先行する命令のブースティングビットとを
比較し、データを参照する側の命令がブースト命令でな
い場合はブースト命令でない先行命令のデータを、デー
タを参照する側の命令がブースト命令である場合はその
命令の種類と一致した先行命令およびブースト命令でな
い先行命令のデータを参照するように制御することを示
す第２の制御信号を出力し、これら第１，第２の制御信
号に基づいてデータ選択回路においてデータを選択する
構成としたから、ブースティング方式の計算機における
データバイパスを実現できる。
回路により、参照データのアドレスと先行する命令の出
力データのアドレスとを比較し、これらのアドレスの一
致，不一致を示す第１の制御信号を出力し、ブースト比
較回路により、データを参照する側の命令のブースティ
ングビットと先行する命令のブースティングビットとを
比較し、データを参照する側の命令がブースト命令でな
い場合はブースト命令でない先行命令のデータを、デー
タを参照する側の命令がブースト命令である場合はその
命令の種類と一致した先行命令およびブースト命令でな
い先行命令のデータを参照するように制御することを示
す第２の制御信号を出力し、これら第１，第２の制御信
号に基づいてデータ選択回路においてデータを選択する
構成としたから、ブースティング方式の計算機における
データバイパスを実現できる。
【００４２】なお、上記実施例では、ブースティングを
テイクン，ノットテイクンの両方の基本ブロックから行
う並列計算機に適用したものを示したが、いずれか一方
のみからブースティングを行う方式のものにも適用でき
ることはいうまでもない。
テイクン，ノットテイクンの両方の基本ブロックから行
う並列計算機に適用したものを示したが、いずれか一方
のみからブースティングを行う方式のものにも適用でき
ることはいうまでもない。
【００４３】次に本発明の第３の実施例について説明す
る。図１５は本発明の第３の実施例による並列計算機の
アーキテクチャを示す図である。図において、図２，図
１０と同一符号は同一または相当部分であり、１６はス
コアボードである。命令デコードステージ５は、フェッ
チされた命令をデコードし、命令の実行が可能であれば
命令を実行ステージ６に投入するとともに、命令オペコ
ード，読み出しアドレス，分岐決定情報をスコアボード
１６に出力する。ここで、命令デコードステージ５は、
スコアボード１６からデータの正誤信号を受け取り、デ
ータが正しいときのみ命令を実行ステージ６に投入す
る。ライトバックステージ８は、実行ステージ６での演
算結果，及びメモリアクセスステージ７でのロードデー
タをレジスタファイル３に書き戻すとともに、スコアボ
ード１６に書き込みが終了したことを示す登録解除信号
を出力する。スコアボード１６は、レジスタファイルの
データを管理するためのメモリ及びこのメモリの制御回
路を含む。なお、本実施例の並列計算機は上記第１の実
施例による計算機と同様の方式でブースティングを行う
ものである。
る。図１５は本発明の第３の実施例による並列計算機の
アーキテクチャを示す図である。図において、図２，図
１０と同一符号は同一または相当部分であり、１６はス
コアボードである。命令デコードステージ５は、フェッ
チされた命令をデコードし、命令の実行が可能であれば
命令を実行ステージ６に投入するとともに、命令オペコ
ード，読み出しアドレス，分岐決定情報をスコアボード
１６に出力する。ここで、命令デコードステージ５は、
スコアボード１６からデータの正誤信号を受け取り、デ
ータが正しいときのみ命令を実行ステージ６に投入す
る。ライトバックステージ８は、実行ステージ６での演
算結果，及びメモリアクセスステージ７でのロードデー
タをレジスタファイル３に書き戻すとともに、スコアボ
ード１６に書き込みが終了したことを示す登録解除信号
を出力する。スコアボード１６は、レジスタファイルの
データを管理するためのメモリ及びこのメモリの制御回
路を含む。なお、本実施例の並列計算機は上記第１の実
施例による計算機と同様の方式でブースティングを行う
ものである。
【００４４】図１４は本発明の第３の実施例による並列
計算機のスコアボードの構成を示す図である。本実施例
のスコアボードはブースト命令でない命令用３１，ノッ
トテイクンのブースト命令用３２，テイクンのブースト
命令用３３の３個用意する。また３４はスコアボード登
録管理回路、３５はデータ正誤信号生成回路、３６は分
岐制御回路である。本実施例ではスコアボード管理回路
はスコアボード登録管理回路３４及び分岐制御回路３６
で構成される。
計算機のスコアボードの構成を示す図である。本実施例
のスコアボードはブースト命令でない命令用３１，ノッ
トテイクンのブースト命令用３２，テイクンのブースト
命令用３３の３個用意する。また３４はスコアボード登
録管理回路、３５はデータ正誤信号生成回路、３６は分
岐制御回路である。本実施例ではスコアボード管理回路
はスコアボード登録管理回路３４及び分岐制御回路３６
で構成される。
【００４５】次にそれぞれの回路の動作について説明す
る。スコアボードへの登録及び登録解除はスコアボード
登録管理回路３４で行う。スコアボード登録管理回路３
４は、命令デコードステージの命令のブーストビット
（id.boost），書込みアドレス（id.w.addr)をライトバ
ックステージの命令のブーストビット（wb.boost) ，書
込みアドレス（wb.w.addr)を入力とし、ブースト命令で
ない命令、ノットテイクン側のブースト命令，テイクン
側のブースト命令に分け図１６に従って登録，登録解除
をそれぞれのスコアボードに対して行う。
る。スコアボードへの登録及び登録解除はスコアボード
登録管理回路３４で行う。スコアボード登録管理回路３
４は、命令デコードステージの命令のブーストビット
（id.boost），書込みアドレス（id.w.addr)をライトバ
ックステージの命令のブーストビット（wb.boost) ，書
込みアドレス（wb.w.addr)を入力とし、ブースト命令で
ない命令、ノットテイクン側のブースト命令，テイクン
側のブースト命令に分け図１６に従って登録，登録解除
をそれぞれのスコアボードに対して行う。
【００４６】データの正誤信号は命令がブースト命令で
ない（id.boost＝０）ならブースト命令でない命令用の
スコアボード３１を参照して生成し、ノットテイクン側
のブースト命令（id.boost＝ｎ）ならノットテイクン側
のブースト命令用のスコアボード３２を参照し、テイク
ン側のブースト命令（id.boost＝ｔ）ならテイクン側ブ
ースト命令用３３のスコアボードを参照して生成する。
どの場合もデータ正誤信号生成回路３５によって読み出
したいレジスタが登録されているならば（読出アドレス
read,addr によって参照）誤り「１」、登録されていな
いなら正しい「０」とする信号を生成し出力する。命令
の種類と参照するスコアボートの対応表を図１７にまと
めておく。
ない（id.boost＝０）ならブースト命令でない命令用の
スコアボード３１を参照して生成し、ノットテイクン側
のブースト命令（id.boost＝ｎ）ならノットテイクン側
のブースト命令用のスコアボード３２を参照し、テイク
ン側のブースト命令（id.boost＝ｔ）ならテイクン側ブ
ースト命令用３３のスコアボードを参照して生成する。
どの場合もデータ正誤信号生成回路３５によって読み出
したいレジスタが登録されているならば（読出アドレス
read,addr によって参照）誤り「１」、登録されていな
いなら正しい「０」とする信号を生成し出力する。命令
の種類と参照するスコアボートの対応表を図１７にまと
めておく。
【００４７】分岐が決定したときには分岐情報信号（i
d.branch)が命令デコードステージより与えられ、分岐
制御回路３６によって分岐がノットテイクン側に決定し
たときにはノットテイクン側のブースト命令用のスコア
ボード３２に登録されているレジスタをブースト命令で
ない命令用のスコアボード３１に登録する。そしてノッ
トテイクン側のブースト命令用のスコアボード３２，テ
イクン側のブースト命令用のスコアボード３３もブース
ト命令でない命令用のスコアボード３１と同一の状態に
する。また分岐がテイクン側に決定したときはテイクン
側のブースト命令用のスコアボード３２に登録されてい
るレジスタをブースト命令でない命令用のスコアボード
３１に登録し、ノットテイクン側のブースト命令用のス
コアボード３２，テイクン側のブースト命令用のスコア
ボード３３もブースト命令でない命令用のスコアボード
３１と同一の状態にする。以上の動作を図１８にまとめ
る。
d.branch)が命令デコードステージより与えられ、分岐
制御回路３６によって分岐がノットテイクン側に決定し
たときにはノットテイクン側のブースト命令用のスコア
ボード３２に登録されているレジスタをブースト命令で
ない命令用のスコアボード３１に登録する。そしてノッ
トテイクン側のブースト命令用のスコアボード３２，テ
イクン側のブースト命令用のスコアボード３３もブース
ト命令でない命令用のスコアボード３１と同一の状態に
する。また分岐がテイクン側に決定したときはテイクン
側のブースト命令用のスコアボード３２に登録されてい
るレジスタをブースト命令でない命令用のスコアボード
３１に登録し、ノットテイクン側のブースト命令用のス
コアボード３２，テイクン側のブースト命令用のスコア
ボード３３もブースト命令でない命令用のスコアボード
３１と同一の状態にする。以上の動作を図１８にまとめ
る。
【００４８】このように、本実施例では、ブースト命令
でない命令用，ノットテイクンのブースト命令用，及び
テイクンのブースト命令用の３つのスコアボードを設
け、命令の種類により対応するスコアボードに登録，登
録解除を行い、分岐が決定したときに分岐方向に対応し
たブースト命令用のスコアボードを有効としてその登録
内容をブースト命令でない命令用のスコアボードに付加
し、かつすべてのスコアボードを同一の状態にするスコ
アボード管理回路と、命令の種類によって対応するスコ
アボードを参照し、読み出したいレジスタが登録されて
いるならば誤り、登録されていないならば正しいとする
信号を出力するデータ正誤信号生成回路とを備えた構成
としたから、ブースティング方式の計算機におけるスコ
アボーディングを実現できる。
でない命令用，ノットテイクンのブースト命令用，及び
テイクンのブースト命令用の３つのスコアボードを設
け、命令の種類により対応するスコアボードに登録，登
録解除を行い、分岐が決定したときに分岐方向に対応し
たブースト命令用のスコアボードを有効としてその登録
内容をブースト命令でない命令用のスコアボードに付加
し、かつすべてのスコアボードを同一の状態にするスコ
アボード管理回路と、命令の種類によって対応するスコ
アボードを参照し、読み出したいレジスタが登録されて
いるならば誤り、登録されていないならば正しいとする
信号を出力するデータ正誤信号生成回路とを備えた構成
としたから、ブースティング方式の計算機におけるスコ
アボーディングを実現できる。
【００４９】なお、上記実施例では、ブースティングを
テイクン，ノットテイクンの両方の基本ブロックから行
う並列計算機に適用したものを示したが、いずれか一方
のみからブースティングを行う方式のものにも適用でき
ることはいうまでもない。
テイクン，ノットテイクンの両方の基本ブロックから行
う並列計算機に適用したものを示したが、いずれか一方
のみからブースティングを行う方式のものにも適用でき
ることはいうまでもない。
【００５０】
【発明の効果】以上のように、この発明によれば、ブー
ストする命令に制限を持たせず、分岐先の基本ブロック
（テイクン）、以下に続く基本ブロック（ノットテイク
ン）の両方から可能としたので、並列に実行できるブー
スト命令の数を増加させることができ、並列度を増加さ
せ計算機の性能を向上することができる効果がある。
ストする命令に制限を持たせず、分岐先の基本ブロック
（テイクン）、以下に続く基本ブロック（ノットテイク
ン）の両方から可能としたので、並列に実行できるブー
スト命令の数を増加させることができ、並列度を増加さ
せ計算機の性能を向上することができる効果がある。
【００５１】また、この発明によれば、ブーストできる
範囲を分岐が決定するサイクルの前からブーストしてい
る命令が記憶状態を書き換えるステージと分岐が決定す
るステージのサイクルの差のサイクル数だけ前までに制
限したので、ブースト命令が記憶状態を書き換えるまで
に分岐が決定し、無効な命令によってメモリを書き換え
ることがなくなり、レジスタファイル，ストアバッファ
を二重持ちする必要がなくなりハードウェアを縮小する
ことができる効果がある。
範囲を分岐が決定するサイクルの前からブーストしてい
る命令が記憶状態を書き換えるステージと分岐が決定す
るステージのサイクルの差のサイクル数だけ前までに制
限したので、ブースト命令が記憶状態を書き換えるまで
に分岐が決定し、無効な命令によってメモリを書き換え
ることがなくなり、レジスタファイル，ストアバッファ
を二重持ちする必要がなくなりハードウェアを縮小する
ことができる効果がある。
【００５２】また、この発明によれば、ブースティング
を行う並列計算機において、アドレス比較回路により参
照データのアドレスと先行する命令の出力データのアド
レスとを比較し、これらのアドレスの一致，不一致を示
す第１の制御信号を出力し、ブースト比較回路によりデ
ータを参照する側の命令のブースト命令であるか否かを
示すブースティングビットと先行する命令のブースト命
令であるか否かを示すブースティングビットとを比較
し、データを参照する側の命令がブースト命令でない場
合はブースト命令でない先行命令のデータを、データを
参照する側の命令がブースト命令である場合はその命令
の種類と一致した先行命令およびブースト命令でない先
行命令のデータを参照するように制御することを示す第
２の制御信号を出力し、これら第１，第２の制御信号に
基づいてデータ選択回路においてデータを選択する構成
としたから、ブースティング方式の計算機におけるデー
タバイパスを実現できる効果がある。
を行う並列計算機において、アドレス比較回路により参
照データのアドレスと先行する命令の出力データのアド
レスとを比較し、これらのアドレスの一致，不一致を示
す第１の制御信号を出力し、ブースト比較回路によりデ
ータを参照する側の命令のブースト命令であるか否かを
示すブースティングビットと先行する命令のブースト命
令であるか否かを示すブースティングビットとを比較
し、データを参照する側の命令がブースト命令でない場
合はブースト命令でない先行命令のデータを、データを
参照する側の命令がブースト命令である場合はその命令
の種類と一致した先行命令およびブースト命令でない先
行命令のデータを参照するように制御することを示す第
２の制御信号を出力し、これら第１，第２の制御信号に
基づいてデータ選択回路においてデータを選択する構成
としたから、ブースティング方式の計算機におけるデー
タバイパスを実現できる効果がある。
【００５３】また、この発明によれば、ブースティング
を行う並列計算機において、ブースト命令でない命令
用，及びブースト命令用のスコアボードを設け、スコア
ボード管理回路により命令の種類により対応するスコア
ボードに登録，登録解除を行い、分岐が決定したときに
分岐方向に対応したブースト命令用のスコアボードを有
効としてその登録内容をブースト命令でない命令用のス
コアボードに付加し、かつすべてのスコアボードを同一
の状態とし、データ正誤信号生成回路により命令の種類
によって対応するスコアボードを参照し、読み出したい
レジスタが登録されているならば誤り、登録されていな
いならば正しいとする信号を出力するようにしたから、
ブースティング方式の計算機におけるスコアボーディン
グを実現できる効果がある。
を行う並列計算機において、ブースト命令でない命令
用，及びブースト命令用のスコアボードを設け、スコア
ボード管理回路により命令の種類により対応するスコア
ボードに登録，登録解除を行い、分岐が決定したときに
分岐方向に対応したブースト命令用のスコアボードを有
効としてその登録内容をブースト命令でない命令用のス
コアボードに付加し、かつすべてのスコアボードを同一
の状態とし、データ正誤信号生成回路により命令の種類
によって対応するスコアボードを参照し、読み出したい
レジスタが登録されているならば誤り、登録されていな
いならば正しいとする信号を出力するようにしたから、
ブースティング方式の計算機におけるスコアボーディン
グを実現できる効果がある。
【図１】本発明の第１の実施例による並列計算機のブー
スティング方式のデータ依存グラフを示す図である。
スティング方式のデータ依存グラフを示す図である。
【図２】本発明の第１の実施例による並列計算機のアー
キテクチャを示す図である。
キテクチャを示す図である。
【図３】本発明の第１の実施例による並列計算機に用い
る命令レジスタの構成図である。
る命令レジスタの構成図である。
【図４】本発明の第１の実施例による並列計算機に用い
る命令コードの一例を示す図である。
る命令コードの一例を示す図である。
【図５】本発明の第１の実施例による並列計算機におい
てブースト命令をおくことのできる範囲を説明するため
の図である。
てブースト命令をおくことのできる範囲を説明するため
の図である。
【図６】本発明の第１の実施例による並列計算機のブー
スト制御回路を示す図である。
スト制御回路を示す図である。
【図７】命令デコードステージ，実行ステージ，メモリ
アクセスステージの命令有効ビット並びにブースティン
グビットの制御関係図である。
アクセスステージの命令有効ビット並びにブースティン
グビットの制御関係図である。
【図８】ライトバックステージの命令有効ビット並びに
ブースティングビットの制御関係図である。
ブースティングビットの制御関係図である。
【図９】本発明の第２の実施例による並列計算機のパイ
プラインの内部回路を示す図である。
プラインの内部回路を示す図である。
【図１０】本発明の第２の実施例による並列計算機のア
ーキテクチャを示す図である。
ーキテクチャを示す図である。
【図１１】本発明の第２の実施例に用いる命令レジスタ
の構成図である。
の構成図である。
【図１２】ブースト比較回路の論理表を示す図である。
【図１３】本発明の第２の実施例による並列計算機のデ
ータ選択回路の内部回路を示す図である。
ータ選択回路の内部回路を示す図である。
【図１４】本発明の第３の実施例による並列計算機のス
コアボードの構成を示す図である。
コアボードの構成を示す図である。
【図１５】本発明の第３の実施例による並列計算機のア
ーキテクチャを示す図である。
ーキテクチャを示す図である。
【図１６】スコアボードへの登録及び登録解除論理表を
示す図である。
示す図である。
【図１７】命令の種類と参照するスコアボードの対応表
を示す図である。
を示す図である。
【図１８】分岐決定時の分岐制御回路の動作を示す図で
ある。
ある。
【図１９】従来のブースティング方式の依存グラフを示
す図である。
す図である。
【図２０】レジスタファイルとストアバッファの二重化
構造を示す図である。
構造を示す図である。
【図２１】並列計算機の動作タイミングを与える２相ク
ロックを示す図である。
ロックを示す図である。
【図２２】従来のパイプライン式計算機のバイパス動作
を説明するための図である。
を説明するための図である。
【図２３】従来のバイパス動作を行うパイプライン式計
算機の内部構成を示す図である。
算機の内部構成を示す図である。
【図２４】アドレス比較部の内部回路の一例を示す図で
ある。
ある。
【図２５】選択回路の構成の一例を示す図である。
【図２６】従来のパイプライン式計算機のスコアボーデ
ィング機能を説明するための図である。
ィング機能を説明するための図である。
【図２７】従来のスコアボードの構成図である。
１ 命令メモリ
２ データメモリ
３ レジスタファイル
４ 命令フェッチステージ
５ 命令デコードステージ
６ 実行ステージ
７ メモリアクセスステージ
８ ライトバックステージ
１３ ブースト制御回路
１４ バイパス制御回路
１６ スコアボード
２２ アドレス比較部
２３ 第１のデスティネーションアドレス保持用レジ
スタ ２４ 第２のデスティネーションアドレス保持用レジ
スタ ２５ 選択回路 ２６ 演算実行部 ２７ 第１のデータレジスタ ２８ 第２のデータレジスタ ２０ ブースト比較部 ２９ 実行ステージの命令を保持するレジスタ ３０ メモリアクセスステージの命令を保持するレジ
スタ ３１ ブースト命令でない命令用スコアボード ３２ ノットテイクンのブースト命令用スコアボード ３３ テイクンのブースト命令用スコアボート ３４ スコアボード管理回路 ３５ データ正誤信号生成回路 ３６ 分岐制御回路
スタ ２４ 第２のデスティネーションアドレス保持用レジ
スタ ２５ 選択回路 ２６ 演算実行部 ２７ 第１のデータレジスタ ２８ 第２のデータレジスタ ２０ ブースト比較部 ２９ 実行ステージの命令を保持するレジスタ ３０ メモリアクセスステージの命令を保持するレジ
スタ ３１ ブースト命令でない命令用スコアボード ３２ ノットテイクンのブースト命令用スコアボード ３３ テイクンのブースト命令用スコアボート ３４ スコアボード管理回路 ３５ データ正誤信号生成回路 ３６ 分岐制御回路
Claims (9)
- 【請求項１】 分岐命令から分岐命令までを一単位とす
る複数の基本ブロックからなる命令群のある基本ブロッ
クの下位の基本ブロックに属する命令を、上位の基本ブ
ロックに移動させ、該移動された命令を上記上位の基本
ブロックに含まれる命令と並列に命令コードの順に発行
していくブースティング機能を有する並列計算機におい
て、 分岐先の下位基本ブロック及び分岐先とならない下位基
本ブロックの両方からこれら下位の基本ブロックに含ま
れる命令を上位の基本ブロックに移動させる命令移動手
段を備えたことを特徴とする並列計算機。 - 【請求項２】 移動された命令が、分岐先の下位基本ブ
ロックからの命令であるか、分岐先とならない下位基本
ブロックからの命令であるかを識別する識別子を、移動
された命令の命令コードに付加する識別子付加手段を備
えたことを特徴とする請求項１記載の並列計算機。 - 【請求項３】 上記命令移動手段は、ブースト先の範囲
を、分岐が決定するサイクルよりもブーストされた命令
が記憶状態を書き換えるステージと分岐が決定するステ
ージのサイクル差だけ前までに制限して移動を行うこと
を特徴とする請求項１記載の並列計算機。 - 【請求項４】 移動された命令で既に発行された命令の
実行結果を、移動先の基本ブロックの分岐の成否に従っ
て有効化、あるいは無効化する手段を備えたことを特徴
とする請求項１記載の並列計算機。 - 【請求項５】 移動された命令で現在デコード中の命令
を、移動先の基本ブロックの分岐の成否に従って有効
化、あるいは無効化する手段を備えたことを特徴とする
請求項１記載の並列計算機。 - 【請求項６】 分岐命令から分岐命令までを一単位とす
る複数の基本ブロックからなる命令群のある基本ブロッ
クの下位の基本ブロックに属する命令を、上位の基本ブ
ロックに移動させ、該移動された命令を上記上位の基本
ブロックに含まれる命令と並列に命令コードの順に発行
していくブースティング機能を有する並列計算機におい
て、 データバイパス用のデータバスと、 上記データバスのデータを使用するか否かを決定するた
めの制御信号を出力するバイパス制御回路と、 上記バイパス制御回路の出力結果によりデータの選択を
行うデータ選択手段とを備えたことを特徴とする並列計
算機。 - 【請求項７】 上記バイパス制御回路は、 参照データのアドレスと、先行する命令の出力データの
アドレスを比較し、これらのアドレスの一致，不一致を
示す第１の制御信号を出力するアドレス比較手段と、 データを参照する側の命令がブースト命令でない場合は
ブースト命令でない命令のデータのみを参照し、データ
を参照する側の命令がブースト命令の場合は種類が一致
しているブースト命令のデータ及びブースト命令でない
命令のデータを参照するように制御するための第２の制
御信号を出力するブースト制御手段とを備えたことを特
徴とする請求項６記載の並列計算機。 - 【請求項８】 分岐命令から分岐命令までを一単位とす
る複数の基本ブロックからなる命令群のある基本ブロッ
クの下位の基本ブロックに属する命令を、上位の基本ブ
ロックに移動させ、該移動された命令を上記上位の基本
ブロックに含まれる命令と並列に命令コードの順に発行
していくブースティング機能を有する並列計算機におい
て、 ブースト命令でない命令用，及びブースト命令用の、レ
ジスタファイル管理用のメモリであるスコアボードと、 命令の種類により対応するスコアボードに登録，登録解
除を行う手段と、 命令の種類によって対応するスコアボードを参照し、読
み出したいレジスタが登録されているならば誤り、登録
されていないならば正しいとする信号を出力するデータ
正誤信号生成回路とを備えたことを特徴とする並列計算
機。 - 【請求項９】 分岐が決定したときに分岐方向に対応し
たブースト命令用のスコアボードを有効としてその登録
内容をブースト命令でない命令用のスコアボードに付加
し、かつすべてのスコアボードを同一の状態にする手段
を備えたことを特徴とする請求項９記載の並列計算機。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3203980A JPH0520066A (ja) | 1991-07-16 | 1991-07-16 | 並列計算機 |
| US07/883,948 US5396640A (en) | 1991-07-16 | 1992-05-15 | Boosting method and apparatus in a parallel computer |
| DE4218622A DE4218622C2 (de) | 1991-07-16 | 1992-06-05 | Parallelcomputer mit Beschleunigungsfunktion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3203980A JPH0520066A (ja) | 1991-07-16 | 1991-07-16 | 並列計算機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520066A true JPH0520066A (ja) | 1993-01-29 |
Family
ID=16482805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3203980A Pending JPH0520066A (ja) | 1991-07-16 | 1991-07-16 | 並列計算機 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5396640A (ja) |
| JP (1) | JPH0520066A (ja) |
| DE (1) | DE4218622C2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5504914A (en) * | 1993-06-23 | 1996-04-02 | National Science Council | Multi-level instruction boosting method using plurality of ordinary registers forming plurality of conjugate register pairs that are shadow registers to each other with different only in MSB |
| JPH0844561A (ja) * | 1994-07-28 | 1996-02-16 | Fujitsu Ltd | ブースティング制御方法及びブースティング制御機構を備えたプロセッサ装置 |
| US5717883A (en) * | 1995-06-28 | 1998-02-10 | Digital Equipment Corporation | Method and apparatus for parallel execution of computer programs using information providing for reconstruction of a logical sequential program |
| US6112299A (en) * | 1997-12-31 | 2000-08-29 | International Business Machines Corporation | Method and apparatus to select the next instruction in a superscalar or a very long instruction word computer having N-way branching |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4891753A (en) * | 1986-11-26 | 1990-01-02 | Intel Corporation | Register scorboarding on a microprocessor chip |
| US5150469A (en) * | 1988-12-12 | 1992-09-22 | Digital Equipment Corporation | System and method for processor pipeline control by selective signal deassertion |
| US5123108A (en) * | 1989-09-11 | 1992-06-16 | Wang Laboratories, Inc. | Improved cpu pipeline having register file bypass and working register bypass on update/access address compare |
| US5185868A (en) * | 1990-01-16 | 1993-02-09 | Advanced Micro Devices, Inc. | Apparatus having hierarchically arranged decoders concurrently decoding instructions and shifting instructions not ready for execution to vacant decoders higher in the hierarchy |
| US5251306A (en) * | 1990-01-16 | 1993-10-05 | Advanced Micro Devices, Inc. | Apparatus for controlling execution of a program in a computing device |
| US5155843A (en) * | 1990-06-29 | 1992-10-13 | Digital Equipment Corporation | Error transition mode for multi-processor system |
-
1991
- 1991-07-16 JP JP3203980A patent/JPH0520066A/ja active Pending
-
1992
- 1992-05-15 US US07/883,948 patent/US5396640A/en not_active Expired - Lifetime
- 1992-06-05 DE DE4218622A patent/DE4218622C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE4218622C2 (de) | 1996-10-10 |
| US5396640A (en) | 1995-03-07 |
| DE4218622A1 (de) | 1993-01-21 |
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