JP2834122B2 - 制御装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、自動機械を実時間で制御する制御装置に係
り、特に高い処理能力や機能の拡張性及びハードウェア
・ソフトウェアの保守性を有する自動機械制御用の制御
装置に関する。 〔従来の技術〕 従来の自動機械制御用の制御装置としては、TOKICO R
EVIEW Vol.28No.1 p20〜p26「新形ロボット制御盤の開
発（モデル４）」にみられる様なロボット制御装置が代
表的である。このロボット制御装置は、そのp22の図３
に示されるように、基本的にはマスタプロセッサとして
働く１台のメインCPUと、その周辺ユニットと、サーボ
ユニットとから成る。これらの周辺ユニットは各種のI/
Oユニットを含み、メインCPU内のローカルバスにそれぞ
れのインターフェース回路を介して接続され、このロー
カルバスは１台のマイクロプロセッサに接続される。サ
ーボユニットはバスバッファを介してローカルバスに接
続された外部拡張バスに接続される。オプションとし
て、高速演算ユニットとハードディスクコントロールユ
ニットを、外部拡張バスに追加的に接続することができ
る。 〔発明が解決しようとする問題点〕 前述のような従来の制御装置は、メインCPUの処理能
力における拡張性を欠く。CPUを持つインテリジェント
サブシステムをI/Oユニットとしてローカルバスに接続
すればこの拡張性を向上させることは可能である。しか
しこのようにして接続されえたインテリジェントサブシ
ステムは、メインCPUに対するI/Oユニットとして受動的
に働くだけである。これはインテリジェントサブシステ
ムからメインCPUへの自発的な通信手段が設けられてい
ないことによる。従って、メインCPUはインテリジェン
トサブシステムをトップダウン式に管理せねばならず、
その結果、システム管理のためのソフトウエアオーバー
ヘッドは、本来インテリジェントサブシステムに備えら
れている高い自立動作能力にもかかわらず、むしろ増加
する傾向にある。このことは、制御装置としての処理能
力を大きく低下させることになる。 また、単一の外部拡張バスしか設けられない構成は、
ハードウエアの増設にかなりの制限を加える。一本のバ
スに接続しうるエレメントの数は電気的理由から制限さ
れるためである。さらに、メインCPU内のプロセッサと
各インテリジェントサブシステムとの間の通信手段のハ
ードウエア構成及びソフトウエアによるその使用方法に
おける統一性に対しても考慮されていない。このことも
機能の追加を困難にし、更に、システムの保守を煩雑に
する原因になっている。 また、メインCPUではより高いリアルタイム性能が要
求される制御対象の運動処理とそれほど高いリアルタイ
ム性能は要求されない知能系の処理とが混在しており、
これらの処理は同じバスを使用している。そのため、バ
スの効率の良い使用がなされていなかった。また、メイ
ンCPU内とインテリジェントサブシステムとの間の効率
の良い通信手段についても考慮されていなかった。これ
らのことは、バスの負荷の増加を招き、通信性能を著し
く低下させていた。 上述した機能の拡張性の困難さは制御装置の処理能力
を制限する結果となり、ソフトウエアオーバーヘッドの
増加による処理能力の低下及びバスの負担増加による通
信性能の低下とともに、制御装置のリアルタイム性能向
上を大きく制限していた。 そこで本発明の目的は、制御装置の機能の拡張性を容
易にするとともにソフトウエアオーバーヘッドを軽減す
ることにより処理能力を高め、さらに制御装置内での通
信性能を高めることにより、リアルタイム性能を高めた
制御装置を提供することにある。 〔問題点を解決するための手段〕 上記目的を達成するために、本発明の制御装置は、中
央処理部を有するプロセッサを備え、そのプロセッサに
よって機械を制御する制御装置において、運動処理系を
成す第一のバスと、このバスに接続された第一のCPU
と、知能処理系を成す第二のバスと、このバスに接続さ
れ前記第一のCPUと対を成すように設けられる第二のCPU
と、これらのCPU間を接続する第一のデュアルポートメ
モリと、CPUを有し前記第一のバスに第二のデュアルポ
ートメモリを介して接続された運動処理系のインテリジ
ェントサブシステムと、CPUを有し前記第二のバスに第
三のデュアルポートメモリを介して接続された知能処理
系のインテリジェントサブシステムとを備え、第一のCP
Uは前記機械の運動制御を行い、第二のCPUはこの運動制
御以外の処理を行い、第一のデュアルポートメモリは第
一及び第二のCPU間で相互に割込みを生成する割込み機
構を有し、第二のデュアルポートメモリは運動処理系の
インテリジェントサブシステムと第一のCPUとの間で相
互に割込みを生成する割込み機構を有し、第三のデュア
ルポートメモリは知能処理系のインテリジェントサブシ
ステムと第二のCPUとの間で相互に割込みを生成する割
込み機構を有することを特徴とする。 このとき、第一及び第二のCPUとこれらを接続する第
一のデュアルポートメモリとを備えた基本プロセッサエ
レメントを構成し、これを単位として運動処理系と知能
処理系とに機能分散したバス間に増設していくとよい。 〔作用〕 基本プロセッサエレメントを２本の機能分散したバス
に接続するようにしたことにより、電気的により高い拡
張性を得ることができる。さらに、高いリアルタイム性
能が要求される運動処理系とそれほど高いリアルタイム
性能が要求されない知能処理系との干渉を無くすことが
でき、通信スループットも高めることができる。 また、基本プロセッサエレメント内のCPU間をデュア
ルポートメモリで接続し、各インテリジェントサブシス
テムをデュアルポートメモリを介して各バスに接続する
ようにしたことにより、システムバスの通信負荷を低減
することができるとともに、通信プロトコル及びプロセ
ジャを統一することができる。さらに、機能の分散とハ
ードウエア構造の対応が明確になるので、ソフトウエア
における保守性、機能の記述の容易さ、機能拡張性、統
一性等が改善される。 また、相互割込み機構は相互のタスク起動機能、特に
インテリジェントサブシステムから基本プロセッサエレ
メントへのタスク起動機能を提供することによって、基
本プロセッサエレメントからインテリジェントサブシス
テムへのトップダウン方式による管理負担を低減し、そ
れによってソフトウエアオーバーヘッドを低減し、制御
装置の処理能力を高めることができる。また、相互割込
み機構の上述の作用により、ハードウエアモジュール及
びソフトウエアモジュールの独立性が改善され高い機能
拡張性と保守性が得られる。 上述したように、本発明の各手段は、制御装置におい
て機能拡張性及び処理能力を高めるとともに、通信性能
を高めることができるので、制御装置のリアルタイム性
能を高めることができる。 〔実施例〕 以下、本発明の一実施例を第１図〜第３図により説明
する。 第１図は、本発明のハードウェアブロック図である。
本発明の制御装置の基本プロセッサ系は、少なくとも１
台の基本プロセッサエレメント２と、基本プロセッサエ
レメント２からアクセス可能な少なくとも２本のシステ
ムバス８及び９とから成る。基本プロセッサエレメント
２を増設する場合は、第１図に示したごとく、２本のシ
ステムバス８及び９の間に2a,2bの様に配置していく。
基本プロセッサエレメント2aの中には、１つのメインCP
U3のみから構成されるか又は、２つのCPUからランダム
アクセス可能なデュアルポートメモリ５により接続さ
れ、互いに通信可能な２つのメインCPU3及び４とのデュ
アルCPUで構成される。１つのCPU3から構成される前者
の場合、CPU3は、２つのシステムバス８及び９のいずれ
へも6a及び6bのラインによりアクセス可能である。２つ
のCPU3及び４から構成される後者の場合、CPU3は少なく
とも6aのラインによりシステムバス８へアクセス可能で
あり、システムバス９へのアクセスライン6bは無い場合
もある。同様にCPU4は少なくとも7aのラインによりシス
テムバス９へアクセス可能であり、システムバス８への
アクセスライン7bは無い場合もある。プロセッサ系の必
要最小構成方法については後で詳しく述べる。 システムバス８は、主に、シーケンス制御及び知的制
御に関する周辺回路やインターフェース回路が接続され
る。第１図にて具体例を挙げれば、知能処理のためのデ
ータベースメモリシステム10,上位ホストプロセッサ又
は他のインテリジェントシステムである12と接続するた
めの通信インターフェース回路11,センサシステムや汎
用入出力システム又はサブデータ処理システム等である
14と接続するためのインテリジェント（CPU部15aを有し
ている）入出力コントロール回路13等が接続される。つ
まり、システムバス８は、知能系、マンマシン系を含め
た知的シーケンス制御に関するバスであり、知能処理系
（単に知能系と称する場合もある）バスと呼んでいる。
システムバス８を使用するメインプロセッサは、基本プ
ロセッサエレメント2a中のCPU3（知能処理系CPUと呼ん
でいる）である。 一方、システムバス９は、主に運動制御に関する周辺
回路やインターフェース回路が接続される。第１図にて
具体例を挙げれば、制御対象であるメカニズム（例えば
ロボット）18のサーボ制御を行うインテリジェント（CP
U部15cを有している）サーボコントローラ16や運動制御
のパラメータに影響を及ぼす情報を提供するセンサシス
テム（例えばロボットの手先に付けた力センサ）19や汎
用入出力システムをコントロールするためインテリジェ
ント（CPU部15cを有している）入出力コントロール回路
17等が接続される。つまり、システムバス９は、運動制
御のための情報を提供したり、制御対象の運動制御その
ものを行うサブシステムが接続されるバスであり、運動
制御系（単に制御系と称する場合もある）バスと呼んで
いる。システムバス９を使用するメインプロセッサは、
基本プロセッサエレメント2a中のCPU4（運動制御系CPU
と呼んでいる）である。 なお、基本プロセッサエレメント２内が1CPUで構成さ
れる場合は、そのCPUが単独で知能処理系及び運動制御
系の両系を担当し、必要に応じてシステムバス８及び９
を使用して必要な処理を実行する。 以上の様に、基本制御装置１は、前記知能処理系及び
前記運動制御系を担当する基本プロセッサエレメント２
が、知能処理系システムバス８と運動制御系システムバ
ス９との２つのシステムバスに連絡した形のプロセッサ
系システムを構成している。本方式において、基本プロ
セッサエレメント２は、前述した様に、前記知能処理系
と運動制御系との２系をそれぞれ担当する２つ又は１つ
のメインCPUによって構成するのが一般的であるが、機
能分担の仕方は知能処理系、運動制御系の２系に限る必
要はない。又、メインCPUは一般的に２つ以下である
が、アプリケーションによっては３つ以上のメインCPU
を適当な構成にデュアルポートメモリにより結合して基
本プロセットエレメントを構成しても良い。この場合、
メインCPU台数分の独立した機能をほぼ均質な負荷分散
により各メインCPUに割り付けるのが最適と考えられ
る。また、各機能間（メインCPU間）は、必然的に結合
状態が強い方から優先してデュアルポートメモリ結合さ
れる方が効果的である。 基本プロセッサエレメント２を構成するメインCPUと
は別に入出力用CPUをサブCPUとして基本プロセッサエレ
メント２内に有する構成も可能である。この場合、サブ
CPUはメインCPUに対するインテリジェントI/Oと考えら
れる。本来それらのサブシステムは、システムバス８又
は９上に配置しても良いが、アプリケーションによって
必然的に組み込まれる必要のあるサブシステムは基本プ
ロセッサエレメント内のサブシステムとして一体化設計
した方がコスト的に有利な場合もある。将来機能や処理
能力の拡張、変更が行われる（あるいはその可能性があ
る）サブシステムは拡張性や汎用性を優先してシステム
バス８又は９上に配置する方が最適であると考えられ
る。 本発明の２番目の特徴は、メインCPU3及び４を始め、
CPU部15を有するインテリジェントサブシステム（第１
図中13,16,17）がデュアルポートメモリ５によってメイ
ンCPUと結合され、データ通信ネットワークを構成して
いる点である。具体的には、インテリジェント入出力回
路13は、デュアルポートメモリ5bによりシステムバス８
と連絡しており、基本プロセッサエレメント２は、シス
テムバス８を介して直接デュアルポートメモリ5bをアク
セスすることが可能であるから、デュアルポートメモリ
5bの内容をインテリジェント入出力システム13と直接共
有することが可能である。また、同様に、インテリジェ
ントサーボ制御回路16はデュアルポートメモリ5cを、イ
ンテリジェント入出力回路17はデュアルポートメモリ5d
をそれぞれ有し、基本プロセッサエレメント２は、上記
サブシステムと、システムバス９を介して必要なデータ
を直接共有することができる。この方式により、インテ
リジェントシステム間の密結合性を損うことなく、シス
テムバス上の負荷を始めとする通信系の負荷を大幅に低
減することが可能となる（例えば、１つのシステムバス
上に多数のインテリジェントシステムがバスマスタとし
て存在する構成を採った場合、バスの通信能力がオーバ
ーフローしてしまい、全体として効率良く動作しない可
能性がある）。同様に、基本プロセッサエレメント2a内
のメインCPU3及び４を結合するデュアルポートメモリ5a
も、システムバス８及び９を介さずに、必要なデータを
メインCPU3及び４間で通信したり共有したりするための
ホットラインとして設けており、メインの情報通信スル
ープットを最適化するのに役立っている。 第２図は、第１図に示したハードウェア構造に対応す
る様に機能ブロックとして模式化したものである。制御
対象の一例として知能ロボットを考えることにする。ま
ず第２図の左側において、知能処理系20は、知識ベース
22や感覚器（センサシステム）23等に基づいて推論，学
習，システム状況のモニタリング，スーパーバイザリン
グ等の機能をメインあるいはバックグラウンドで実現し
つつ、それらの機能の支援下で運動制御系24に対し適切
な動作指令を与えたり、運動制御系からの動作状況に関
する情報を得て次の指令に反映したりする役割を果た
す。マンマシン系を含む外部システム21との連絡も知能
処理系20が担当し、全体として運動シーケンスを決定す
る意思決定システムと位置付けることができる。特殊な
場合ではあるが、ハードウェア的には、本来知能処理系
側の情報と位置付けられるデータを運動制御系側から取
り入れることも可能である（具体的にはバススロット数
が足らない等の場合に運動制御系側のシステムバス９に
知能処理系側のサブシステムを配置する）。しかし、基
本的な制御システム構造として、知能処理系と運動制御
系とは独立して機能させることができ、知能処理系の支
援下で運動制御系が動作する階層構造を採る。もちろ
ん、次の動作指令の為の情報として運動制御系24から知
能処理系20へ必要な情報をフィードバックする必要もあ
り、この２系の間の情報通信は双方向である必要があ
る。この通信をサポートするためデュアルポートメモリ
5aが存在する。一方運動制御系24は、メカニズム26のサ
ーボコントロールを行うサーボシステム25や運動制御に
直接関与するセンサシステム27等を階層接続されてお
り、それらサブシステムへの指令発動やサブシステムか
らの必要データの入手等の通信をデュアルポートメモリ
5cや5dを介して直接行うことができる。運動制御系24
は、知能処理系20からの指令によりマクロな動作シーケ
ンスが与えられ、与えられた動作点間を具体的に補間す
る作業を行う。そのマイナーループにおいて、センサシ
ステム27等との情報通信28により自律して最適な補間軌
跡を生成する自律的運動制御又は自律的運動制御も可能
である。また、運動制御系サブシステムからの情報が、
知能処理系から与えられたマクロな動作シーケンスにま
で影響を及ぼす場合は、知能処理系20も含めた適応制御
ループが構成される。 以上の様な階層構造の基本制御システムを仮定した場
合、第１図における２台のメインCPUから成るハードウ
ェア構成中、知能処理系を担当するメインCPU3の運動制
御系用システムバス９へ連絡するライン6bと、運動制御
系を担当するメインCPU4の知能処理系用システムバス８
へ連絡するライン7bは特に必要なくなる。しかし、メイ
ンCPU3が、スーパーバイザ機能を有する場合、システム
内のすべてのサブシステムが29a,29bのごとくメインCPU
3から直接アクセスできると効果的である。この場合、
ライン6bが付加し、メインCPU3が運動制御系をすべて参
照できる様に構成する。特別な場合として、メインCPU4
上にスーパーバイザシステムを配置することも可能であ
る。この場合は同様にライン7bを付加し、メインCPU4か
ら知能処理系がすべて参照できる様に構成する。上述し
たスーパーバイザシステムを含めたシステムのカーネル
構造を第２図に示す。運動制御を行う運動制御系システ
ム31が、知能処理系システム内のバックグラウンド支援
システム30とスーパーバイザシステム32にはさまれた構
造を採っており、上述した様にハードウェア構造もこの
カーネル構造を実現し易い様に構成されている。この構
成により知能ロボット等の知的自動機械をより人間に近
い形で制御可能になる。 上記の思想をより強めた２台のメインCPUから成る基
本プロセッサエレメント2aの一実施例を第３図に示す。
メインCPU3上にスーパーバイザシステムを配置するとし
た場合、メインCPU3が運動制御系のサブシステムに直接
アクセスするのはスーパーバイザ状態でのみと考えるこ
とができる。したがって、システムバス９へのアクセス
権を通常はメインCPU4に与え、メインCPU3がスーパーバ
イザになりシステムバス９上の運動制御系サブシステム
に直接アクセスする必要が生じた時だけメインCPU3から
の指示でアクセス権をメインCPU3に移すバススイッチ34
と、２つのCPUからのバスライン7a,6bバススイッチ34か
らの信号36によって切り換えるためのマルチプレクスバ
スバッファ33とを設け、切り換えた後のバスライン35を
システムバス９に接続する構成を採る。この場合メイン
CPU4からシステムバス８へのアクセスライン7bは特に必
要無い。スーパーバイザ状態では、スーパーバイザは、
他のインテリジェントシステムを自身の制御下に置いて
管理する必要が生ずる場合がある。第３図における基本
プロセッサエレメント2a内においては、バススイッチ34
にメインCPU3からの指示によりメインCPU4をハードウェ
ア的又はソフトウェア的にロックする機能を設け、ハー
ドウェア構造自体を運動制御系がスーパーバイザの管理
下に置かれる様に構成することも可能である。この様
に、第３図に示した構造は、第２図に示した機能構成及
び制御系のカーネル構造に対し、より専用的なハードウ
ェアとして適合させた基本プロセッサエレメントの構成
と言える。 以上の様なハードウェア構成を採ることにより、シス
テムの機能と処理能力の拡張性を高めることができる。
また機能の分散化がハードウェアレベルで実現でき、ソ
フトウェアにおける保守性、機能拡張性、統一性等の性
能も高めることが可能である。具体的には、複数のシス
テムバスの具備により、電気的により多くのサブシステ
ムをシステムバス上に配置することが可能となり、機能
及び処理能力を大幅に高めることができる。また、基本
プロセッサエレメント内を複数のCPUで構成することに
より、従来メインCPU内でマルチタスキングによって実
現していた独立した機能を複数のCPUに分散することが
可能となり、実質的な処理能力を数倍高めることができ
る。さらには、基本プロセッサエレメント内の機能分散
化をはじめ、様々な機能対応のインテリジェントサブシ
ステムをデュアルポートメモリ結合により付加していく
構成を採る等ハードウェア上で徹底した機能分散化を図
ることにより、それらに対応するソフトウェアの保守
性、機能拡張性、統一性をも同時に高める効果を得てい
る。 本発明の３番目の特徴は、各インテリジェントシステ
ムを自律させるための手段として、データ通信用のデュ
アルポートメモリ５に相互にハードウェア割込みをかけ
合う機能を持たせたことでる。第４図は、基本プロセッ
サエレメント2a内のメインCPU3及びメインCPU4間のデュ
アルポートメモリ5aを例にとって、その構造を示したも
のである。メインCPU3からデュアルポートメモリ5aへの
アクセスライン37a及びメインCPU4からのアクセスライ
ン37b以外に相互割込み機構として、メインCPU4からメ
インCPU3への割込みライン38a及びメインCPU3からメイ
ンCPU4への割込みライン38bと、メインCPU4が割込みを
受付けたかどうかをメインCPU3に示す終了ステータスラ
イン39a及びメインCPU3が割込みを受付けたかどうかを
メインCPU4に示す終了ステータスライン39bとを有す
る。デュアルポートメモリ5a上の特定の番地には、メイ
ンCPU3からメインCPU4へ割込みをかける割込みスイッチ
用レジスタとメインCPU4からメインCPU3へ割込みスイッ
チ用レジスタとがそれぞれ設けてあり、そこに必要な割
込み情報（例えば割込み送出先のCPUに実行させたい割
込みサービスルーチンの先頭番地そのもの）を書き込む
と相手先のCPUへの割込みライン38がアクティブに転じ
てそのCPUに割込みがかかり、必要なタスクを起動させ
ることができる。割込みをかけられたCPUは、割込み処
理ルーチンの中で対応する割込みレジスタを参照し、そ
こに書かれた割込み情報を何らかの形で利用する（アク
セスするだけで使用しない場合もある）。割込み送出先
のCPUが割込み情報を受け取ると自動的に自身への割込
みライン39がクリアされ非アクティブに戻ると同時に、
今度は割込み出力側のCPUへの終了ステータスライン39
がアクティブ側に転じ、割込み送出先のCPUが割込みを
受付けたことを知らせる。なお、終了ステータスライン
39は、前記割込みスイッチ用レジスタをアクセスしたと
きクリアされ非アクティブ側に戻される。前記割込みク
リア及び終了ステータスクリア用のレジスタを別個他の
メモリアドレスやI/Oアドレス割り付け、ソフトウェア
に依り同様の機能を実現することも可能である。また、
終了ステータスラインスイッチ用のレジスタを別個に設
け、ソフトウェアと組み合わせて使用することも可能で
ある。 以上述べた様に、本発明における割込みやステータス
の発生及びそれらのクリア処理は、ソフトウェアオーバ
ーヘッドを極力減少させるため、必要な手続操作の過程
でできるだけハードウェアにより自動的に実現できる様
に、デュアルポートメモリ5a上に直接相互割込み機構を
構成しているが、I/Oポート等を介して上述した割込み
機能自体を独立に実現することも可能である。その場
合、前記割込みスイッチ用レジスタやクリアレジスタ及
び終了ステータススイッチ用レジスタ等はある特定のI/
Oポートアドレスに割り付けられ、そこへのアクセスに
より同様の割込み発生及びクリア機能やステータス発生
及びクリア機能等を実現する。それに伴い、前記割込み
情報は、I/Oポートを介して伝達するか、又は、デュア
ルポートメモリ5a上に割込み情報伝達用のレジスタを設
け、そこを介して間接的に伝達することになる。 第５図に、メインCPU3とメインCPU4による相互割込み
機能付デュアルポートメモリ5aを使用したタスク起動処
理及びタスク処理の一例を示す。本例ではメインCPU3が
メインCPU4に割込みをかけ、必要なタスクを起動する場
合を想定し、その操作手順の一例を示している。メイン
CPU3は、メインCPU4に割込みをかける必要が生じた場
合、まず、終了ステータスライン39aがアクティブにな
っているかどうかをチェックし、アクティブであれば以
前に送出した割込みはメインCPU4によってすでに受付け
られており、次の割込を送出が可能であることを知る。
終了ステータスライン39aが非アクティブであれば、以
前に送出した割込みはまだ受付けられておらず、次の割
込みを送出することができないとみなし、終了ステータ
スライン39aがアクティブに転ずるまで待つ。終了ステ
ータスライン39aがアクティブであることを確認する
と、割込み情報を割込みレジスタに書き込む。その時、
自動的に割込みライン38bがアクティブに転じてメインC
PU4へ割込みがかかりタスク起動を要求する。この操作
を行う時、起動されるタスク処理に必要な情報がすでに
デュアルポートメモリ5a上に書き込まれていなければな
らない。この後、メインCPU3は、メインCPU4と並行に実
行可能な処理を並列処理した後、もし連続したタスク起
動を要求する場合は矢印a1で示した様に終了ステータス
ライン39aのチェックへ戻り、メインCPU4に依頼したタ
スク処理の処理結果が必要な場合は、そのタスク処理が
完了したかどうかのチェックに移る。この際必要となる
タスク終了ステータスは、デュアルポートメモリ5a上に
設けておく。メインCPU3は、タスク処理が完了したこと
を確認したら、そのタスクの処理結果を用いて必要な処
理を行う。この後、再びタスク起動要求をメインCPU4に
対して発生する必要が生じた場合、もし、前述したタス
ク処理が完了確認により、以前に発生した割込みが受付
けられたかどうかの確認も兼ねることが可能であれば矢
印a3に従って直ちに次の割込み発生処理に移行できる。
その条件が不定であれば矢印a2に従って、終了ステータ
スライン39aのチェック処理を行った後、次の割込み発
生処理に移行する。一方、メインCPU4は、メインCPU3か
らの割込みが発生すると通常の処理から割込み処理に移
行し、そこで割込みレジスタ上の割込み情報を含むタス
ク処理に必要な情報をデュアルポートメモリ5aで受け取
り、必要なタスク処理を実行する。この時、本実施例に
おいては、割込み情報を割込みレジスタから受け取る操
作により割込みライン38bを非アクティブに戻しかつ終
了ステータスライン39aをアクティブにする操作も自動
的に実行される。なお、前述した様に、終了ステータス
ライン39aを非アクティブに戻す操作は、メインCPU3か
らメインCPU4へ割込みを発生する割込みレジスタが次に
アクセスされた時に自動的に行われる。ただし、上述し
た割込みラインやステータスラインの自動スイッチ操作
は、割込み発生用レジスタと割込みクリア用レジスタが
独立したメモリアドレス又はI/Oアドレスに設けられて
いる場合や、終了ステータススイッチ用レジスタやその
クリア用レジスタが割込みスイッチ用レジスタと独立に
設けられている場合等には、その機能の一部又は全部が
ソフトウェアによる特別なスイッチ操作処理を伴うこと
になる。アプリケーションによっては、いくつかのスイ
ッチ操作をソフトウェアにより管理した方が良い場合も
あり、スイッチ操作の自動化の度合はタスク起動のプロ
トコル及びプロセジャをどの様に決めるかによってい
る。方式としては、できるだけスイッチ操作を自動化し
た状態でハードウェアを構成し、必要に応じてデュアル
ポートメモリ５上でステータスレジスタやセマフォレジ
スタを設定してプロトコル及びプロセジャの管理を矛盾
なく行うのが最もソフトウェアオーバーヘッドを少なく
できると考えられる。 以上述べて来た相互割込み機能付のデュアルポートメ
モリ５を介した通信及びタスク起動処理は、本発明中の
デュアルポートメモリ５で結合されたインテリジェント
システム間（システムバス上のインテリジェントシステ
ム及びデュアルポートメモリでも良い）で共通のハード
ウェア通信プロトコルであり、各インテリジェントシス
テムを自律化する効果やシステムバス等の通信負荷を減
少させる効果をもたらす。 本発明の実施例によれば、次の効果が得られる。 （ａ）基本プロセッサエレメントを制御系と知能系に分
離した少なくとも２本の独立したシステムバスに接続す
る構成を採ることにより、制御系のリアルタイム性能を
確保しつつ、電気的により高い拡張性を得ることができ
るとともに、通信スループットも高めることができ、シ
ステムの総合的な処理能力の拡張性と機能の拡張性を向
上させることができる。 （ｂ）基本プロセッサエレメント内をデュアルポートメ
モリで接続された複数のメインCPUで構成し、従来単一C
PU内でマルチタスキング等により実行されていた独立し
た処理機能又はタスク（例えば制御系）を複数のCPUに
予め分散配置しておくことにより、基本プロセッサの処
理能力を数倍に高めることができる。 （ｃ）基本プロセッサエレメント内の複数のメインCPU
間をはじめ、システムバス上に配置されたインテリジェ
ントサブシステム等、インテリジェントシステム間を結
合する通信手段にデュアルポートメモリを用いることに
よってシステムバスをはじめ、共有通信システム上の通
信負荷を低減するとともに、通信プロトコル及びプロセ
ジャの統一化を図ることができる。また、機能の分散化
もハードウェアレベルで明確化でき、それに伴ってソフ
トウェアにおける保守性、機能の記述性、機能拡張性、
統一性等の性能をも高めることが可能である。 （ｄ）インテリジェントシステム間を結合し通信をサポ
ートするデュアルポートメモリに、結合される２つのイ
ンテリジェントシステム間で相互に割込みをかけ合う相
互割込み機能や、割込みによるタスク起動状況を管理す
るためのステータス生成機能等を設けることにより、ダ
イナミックな相互タスク起動機能を付加することがで
き、各インテリジェントシステムの自律化を図ることが
可能である。それにより、管理のためのソフトウェアオ
ーバーヘッドを減少させることができ、相対的に処理能
力を高めるとともに、ソフトウェアの独立性も向上させ
ることができるため、より高い機能の記述性や機能拡張
性及び保守性を得ることができる。 〔発明の効果〕 本発明によれば、バスにおける電気的な拡張性及び通
信スループットを高めるとともに、システムの管理のた
めのオーバーヘッドを低減したので、装置の処理能力と
通信性能を高めることができ、よって、リアルタイム性
能を高めた制御装置を提供することができる。

【図面の簡単な説明】 第１図は本発明の一実施例のハードウェアブロック図、
第２図は本発明の機能構成を示す図、第３図は基本プロ
セッサエレメントの第２の実施例を示す図、第４図は相
互割込み機構部のブロック図、第５図は相互割込み機構
を用いたタスク起動方式の一実施例を示す図である。 １…制御装置、２…基本プロセッサエレメント、３…第
１のメインCPU、４…第２のメインCPU,5…相互割込み機
能付デュアルポートメモリ、８…第１のシステムバス、
９…第２のシステムバス、10…データベース、13,16,17
…インテリジェントサブシステム,18…メカニズム,19…
センサ。

フロントページの続き (72)発明者 古川 隆 千葉県習志野市東習志野７丁目１番１号 株式会社日立製作所習志野工場内 (56)参考文献 特開 昭61−198303（ＪＰ，Ａ) 特開 昭62−113207（ＪＰ，Ａ) 特開 昭62−62643（ＪＰ，Ａ) 特開 昭61−278237（ＪＰ，Ａ) 特開 昭60−103476（ＪＰ，Ａ) 特開 昭56−105504（ＪＰ，Ａ)

Claims (1)

1. (57)【特許請求の範囲】 １．中央処理部を有するプロセッサを備え、そのプロセ
   ッサによって機械を制御する制御装置において、 運動処理系を成す第一のバスと、このバスに接続された
   第一のCPUと、知能処理系を成す第二のバスと、このバ
   スに接続され前記第一のCPUと対を成すように設けられ
   る第二のCPUと、これらのCPU間を接続する第一のデュア
   ルポートメモリと、CPUを有し前記第一のバスに第二の
   デュアルポートメモリを介して接続された運動処理系の
   インテリジェントサブシステムと、CPUを有し前記第二
   のバスに第三のデュアルポートメモリを介して接続され
   た知能処理系のインテリジェントサブシステムと、を備
   え、 第一のCPUは前記機械の運動制御を行い、第二のCPUはこ
   の運動制御以外の処理を行い、第一のデュアルポートメ
   モリは第一及び第二のCPU間で相互に割込みを生成する
   割込み機構を有し、第二のデュアルポートメモリは運動
   処理系のインテリジェントサブシステムと第一のCPUと
   の間で相互に割込みを生成する割込み機構を有し、第三
   のデュアルポートメモリは知能処理系のインテリジェン
   トサブシステムと第二のCPUとの間で相互に割込みを生
   成する割込み機構を有することを特徴とする制御装置。