JPH0658631B2

JPH0658631B2 - デ−タ処理装置

Info

Publication number: JPH0658631B2
Application number: JP58237777A
Authority: JP
Inventors: 洋一新谷; 亨庄内; 茂雄武内
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-12-19
Filing date: 1983-12-19
Publication date: 1994-08-03
Anticipated expiration: 2009-08-03
Also published as: US4736288A; EP0150449A2; EP0150449A3; JPS60129838A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はディジタルコンピュータに係り、特に複数命令
を並列に処理することで高速化を図るデータ処理装置に
関する。

〔発明の背景〕

複数命令の並列処理によって高速化を図る汎用コンピュ
ータの例として、ＩＢＭ３６０／９１がある。これは、
ＩＢＭ Journal Jan.1967．“An Eficient Algorithm
for Exploiting Multiple Arithmetic Units”に詳細に
説明されている。上記コンピュータでは、近接する命令
間での同一レジスタの繰り返し使用に起因する並列処理
阻害要因と除去するために、共通データバス方式（ＣＤ
Ｂ方式と略記する）を採用している。これは、先行命令
の演算結果を入力オペランドとして待つ命令をReservat
ion Station（以下ＲＳと略記する。命令の待ち行列に
相当）に待機させておき、該演算結果が得られ次第共通
データバスＣＤＢを介してＲＳに設けた入力オペランド
レジスタにとり込み、すべての入力オペランドが確定し
た命令から演算を開始する、というものである。このＣ
ＤＢ方式では、ＲＳ内には入力オペランドレジスタとし
て、第１、第２オペランド用の２本のレジスタを、全て
の命令について設ける必要があり、システム内にて処理
中の最大命令数をＮとするためには、この数は２Ｎ本に
なり、論理規模を増大させる弊害があった。さらに、複
数の演算器にて同時に演算結果が得られた場合、該演算
結果を必要とする複数の演算器へそれぞれ転送する上
で、ＣＤＢがネックとなる欠点があった。

〔発明の目的〕

本発明は以上の欠点を解決した上で、近接命令間での同
一レジスタの繰り返し使用に起因する並列処理阻害要因
のない、高度の並列処理の可能な、かつ、使用済みのレ
ジスタの解放を早期に行ない得るデータ処理装置を提供
することにある。

〔発明の概要〕

本発明においては、演算結果を先行命令Ａと同一のレジ
スタｂに格納するよう指定された命令Ｂの処理を行うに
あたって、命令Ｂの演算結果を物理的に別のレジスタ
ｂ′に格納し、以後の命令で命令Ｂの該演算結果を読み
出す場合は、該レジスタｂ′から読み出すようにするこ
とで、先行する命令Ａの実行を待たずして後続の命令Ｂ
の実行を可能としている。本発明の構成をとれば、シス
テム内にて同時に処理する最大命令数をＮとするため
に、設けるべき物理レジスタはＮ本程度でよいことにな
る。

さらに、複数の演算器にて同時に演算結果が得られた場
合、それらを、それぞれ別の物理レジスタに書き込むよ
う構成し、また各演算器は物理レジスタから独立にデー
タの読み出しを行うことができるように構成するので、
これらの演算結果を必要とする複数の演算器へそれぞれ
同時に転送することが可能である。

このように、同じ論理レジスタに対して、第１の物理レ
ジスタを割り当てた後、後に異なる第２の物理レジスタ
をこの論理レジスタに割り当てるという処理をいろいろ
の論理レジスタに対して続けた場合、いずれ物理レジス
タが不足するということが生じ得る。従って、いずれか
の時点でこの第１の物理レジスタを解放することが必要
である。そのために、この第１物理レジスタを使用する
命令の実行がいずれ全て完了するのでその時点より後に
出来るだけ速やかに行うことが望ましい。

このため、本発明では、この第１の物理レジスタの解放
時期を以下のようにして、第２物理レジスタを割り当て
られた論理レジスタを指定した命令の実行完了より前に
この解放を行なうようにしている。

ある命令が指定する論理レジスタに第２物理レジスタを
割り当てた時点で、その命令に先行して実行中のレジス
タアクセス命令の中で、第１物理レジスタの解放に使用
できる特定の命令を判別し、その命令によるレジスタの
アクセスの終了を検出し、その終了が検出された時点で
第１物理レジスタを解放するようにしている。

この特定の命令の最も望ましい例は、第１物理レジスタ
をアクセスする命令の内の最後の命令である。

本発明での最も好適な実施例では、この最後の命令を検
出するようになっている。

〔発明の実施例〕

以下、本発明の一実施例を説明する。説明の都合上、日
立製作所のＭシリーズアーキテクチャに基づくマシンを
前提とする。

第１図は典型的な命令フォーマットを示している。すな
わち命令は、演算の内容を示すＯＰ部、第１オペランド
が格納されるレジスタ番号を示すＲ_１部、第２オペラン
ドが格納されるメモリのアドレスを作成するためのイン
デックスレジスタ番号を示すＸ_２部、同じくベースレジ
スタ番号を示すＢ_２部、同じくディスプレイスメントを
示すＤ_２部とからなる。

第２図は本発明を用いた並列処理マシンにおいて、並列
処理が行われうる命令列の例を示している。第１の命令
ＭＤは、浮動小数点数の乗算を行う命令であり、浮動小
数点レジスタの０番（以下ＦＲＯと略記）内のデータと
メモリ上のＡ番地のデータとの積をＦＲＯに格納する。
第２の命令ＳＴＤは、浮動小数点レジスタ内のデータを
メモリ上に格納するストア命令であり、ＦＲＯ内のデー
タをＢ番地に格納する。第３の命令ＬＤは、メモリ上の
データを浮動小数点レジスタに格納するロード命令であ
り、Ｃ番地のデータをＦＲＯに格納する。第４の命令Ａ
Ｄは、浮動小数点数の加算を行う命令であり、ＦＲＯ内
のデータとＤ番地のデータの和をＦＲＯに格納する。

第３図は、本発明を用いた並列処理マシンにおいて、第
２図で示した命令列を実行した場合の概略のタイムチャ
ートである。横軸は時間であり、処理の時間的単位であ
るサイクル毎に目盛りを付してあり、左から第１サイク
ル（Ｃ１と略記、以下同様）、Ｃ２〜Ｃ５と呼ぶ。縦軸
にはマシン内の主要論理として、処理すべき命令を保持
する命令レジスタと、独立に動作可能なｎ＋１個の演算
器Ｅ０，Ｅ１，…，Ｅｎを示している。Ｃ１で命令レジ
スタにセットされたＭＤ命令は、直ちに演算器Ｅ０に起
動をかけ、Ｅ０ではＣ１からＣ４まで４サイクルかけて
演算を行い、Ｃ４の終了時点で結果をＦＲＯに格納す
る。演算器に起動をかけると命令レジスタには次に処理
する命令をセットする。すなわちＣ２でＳＴＤ命令がセ
ットされ、直ちにＥ１に起動をかける。この場合、ＳＴ
Ｄ命令で必要とするＦＲＯの内容は直前のＭＤ命令の結
果であるため、ＭＤ命令の演算結果がＦＲＯに書き込ま
れるＣ４までＥ１は待機状態となり、Ｃ５においてＦＲ
Ｏを読み出し、メモリに格納する。一方Ｃ３においてＬ
Ｄ命令が命令レジスタにセットされ直ちにＥ２に起動を
かける。この時、ＬＤ命令によってメモリデータの格納
されるべきＦＲＯは先行するＭＤ命令による結果の書き
込みあるいは、ＳＴＤ命令による読み出しのいずれも終
了していない。しかし、本発明においては、ＬＤ命令に
て格納すべきＦＲＯを物理的に別のレジスタＦＲＯ′に
対応し直すため、該ＬＤ命令はＣ３において直ちに処理
が行われ、結果の格納が終了する。ＬＤ命令はＣ３にお
いてのみＥ２を専有し、Ｃ４においてはＥ２は後続命令
の演算の受け付けが可能である。次にＣ４においてＡＤ
命令が命令レジスタにセットされると、直ちにＥ２に起
動をかける。ＡＤ命令の演算にあたって必要なレジスタ
の内容は、ＬＤ命令の結果を格納するために新たに割り
当てられた上記レジスタＦＲＯ′より読み出す。ＡＤ命
令はＣ４から演算を開始し、Ｃ５にて終了し結果をＦＲ
Ｏ′に格納する。

以上のようにして、ＬＤ命令の出現にあたって命令のＲ
１部で指定される論理レジスタを物理的に別のレジスタ
に割り当てるようにしていくこと（これを仮想レジスタ
方式と呼ぶ）で、ＭＤ、ＳＴＤの２命令の処理と、Ｌ
Ｄ、ＡＤの２命令の処理とを複数の演算器において並列
に実行することができる。

以下、第４〜７図を用いて、本発明を用いた並列処理マ
シンの構成とその動作を説明する。

第４図は全体構成である。

１は命令レジスタであり処理を行う命令を保持する。命
令レジスタに命令をセットするために必要な命令読み出
し論理は本発明の説明には不要でありまた公知の技術に
より構成可能であるため、図示せず、また説明も省略す
る。命令レジスタ内の命令は命令デコーダ２に送られ解
読が行われる。命令デコーダ２が出力する命令解読情報
のうち本発明の説明に必要なものは以下である。

(1)ＯＰ：命令のＯＰ部であり、演算の内容を示してい
る。

(2)Ｗ：該命令が浮動小数点レジスタに結果を格納する
タイプの命令（以下Ｗタイプ命令と呼ぶ）であることを
示す。

(3)ＩＷ：Ｗタイプ命令において、結果を格納するレジ
スタ番号を示す。Ｍシリーズアーキテクチャにおいて
は、浮動小数点レジスタは４本あり、これらをＦ０，Ｆ
２，Ｆ４，Ｆ６と記す。よってＩＷは、０，２，４，６
のいずれかの値をとる。

なお、このＩＷは、後述する物理レジスタ番号に対し
て、論理レジスタ番号とも言う。すなわち、論理レジス
タとは該アーキテクチャで規定された、プログラムで指
定可能なレジスタを言う。

(4)Ｒ：該命令が浮動小数点レジスタの内容を演算数も
しくは被演算数として読み出すタイプの命令（以下Ｒタ
イプ命令と呼ぶ）であることを示す。

(5)ＩＲ：Ｒタイプ命令において、オペランドを読み出
すべきレジスタ番号を示す。ＩＲも論理レジスタ番号で
あり、０，２，４，６のいずれかである。

(6)Ｌ：Ｗタイプ命令のうち、結果の格納すべき物理レ
ジスタを新規に割り当てるタイプの命令（これをＬタイ
プ命令と呼ぶ）であることを示す。

命令デコーダ２の出力のうちＯＰは演算器Ｅ０〜Ｅｎに
送られる。Ｗ，ＩＷ，Ｒ，ＩＲ，Ｌは仮想レジスタ制御
回路３に送られる。さらにＷ，Ｒは、並列演算制御回路
４にも送られる。

仮想レジスタ制御回路３は、論理レジスタ番号ＩＷ，Ｉ
Ｒを、対応する物理レジスタ番号ＪＷ，ＪＲに変換し、
また物理レジスタに対する参照状態を監視して、ある命
令が読み出そうとしている物理レジスタに対する先行命
令の結果の格納が未完了であることを検出した場合（こ
れを、該命令が先行命令とオペランドコンフリクトを起
しているという）、これをＯＣ信号として出力する。ま
た仮想レジスタ制御回路３はＬタイプ命令の解読にあた
って、新たに割り当てるべき物理レジスタがない場合こ
れをＰＢＳＹ信号として出力する。

並列演算制御回路４は演算器Ｅ０〜Ｅｎの状態を監視
し、以下に記す信号を生成する。

(1)ＥＢＳＹ：すべての演算器がふさがっていることを
示す。本信号はデコード制御回路５に送られ、デコード
完了信号ＤＳを抑止する。ＤＳ信号は命令レジスタ１に
セットされている命令の解読が終了したことを示す。Ｄ
Ｓ信号は上述したＰＢＳＹ信号が出た時も抑止される。
またＤＳ信号が立ち、命令の解読が終了すると、次の命
令が命令レジスタにセットされる。ＤＳ信号は仮想レジ
スタ制御回路３と並列演算制御回路４にも送出される。

(2)ＳＥＴｉ（ｉ＝０〜ｎ）：解読中の命令の演算を演
算器Ｅｉにて行うべきことを示す。並列演算制御回路４
は、Ｅ０〜Ｅｎの中から空いている演算器Ｅｉを選択
し、ＤＳ信号が立った時に対応するＳＥＴｉ信号を発行
する。この時Ｅｉは、命令デコーダ２から送られてくる
命令のＯＰ部を取り込む。ＳＥＴｉ信号は対応するＥｉ
に送出される。

(3)ＪＲｉ（ｉ＝０〜ｎ）：演算器Ｅｉにセットアップ
された命令で必要とする入力オペランドの格納されてい
る物理レジスタ番号を示す。

ＪＲｉは物理レジスタ群６及び仮想レジスタ制御回路３
に送出される。物理レジスタ群６にはｍ＋１本の物理レ
ジスタＰ０〜Ｐｍを設けている。ここで物理レジスタの
本数（ｍ＋１）は論理レジスタの本数（Ｍシリーズの浮
動小数点レジスタは４本）を越える本数が必要であり、
命令処理の並列度を上げるためには多いほど好ましい。
物理レジスタ群６からは、ＪＲｉで示される物理レジス
タの内容が読み出され、信号線ＤＲを介して演算器Ｅｉ
に送出される。

(4)演算開始信号ＢＯＰｉ（ｉ＝０〜ｎ）：演算器Ｅｉ
にセットアップされた命令が必要とする入力オペランド
がＤＲｉより読み出された時、演算を開始してよいこと
を示すＢＯＰｉ信号を発行する。ＢＯＰｉは、該命令が
先行命令とオペランドコンフリクトを起している間、あ
るいは必要なメモリオペランドの読み出しが遅れている
場合その到着までの間は発行が抑止される。後者の原因
でＢＯＰｉの発行が遅れる場合、その制御はオペランド
読み出し回路が行うが、この回路は本発明の説明には必
要なく、また公知の技術にて構成することができるため
図示せず、また説明も省略する。また本実施例の説明に
おいては、このようなメモリオペランドの読み出しの遅
れはないものと仮定する。ＢＯＰｉ信号は上記の説明か
ら明らかなように、オペランドコンフリクトがなければ
ＳＥＴｉ信号と同時に、さもなくばオペランドコンフリ
クトが解消した時点にて発行される。

ＢＯＰｉ信号は演算器Ｅｉ及び仮想レジスタ制御回路３
に送出される。

ＥｉはＢＯＰｉが立った時に、線ＤＲｉを介して送出さ
れる入力オペランドをとり込み、演算を開始する。

(5)ＬＡ：該命令のセットアップされた演算器が、Ｅ０
〜Ｅｎのいずれであるかを示す。本信号は仮想レジスタ
制御回路３に送出される。

(6)Ｗｉ（ｉ＝０〜ｎ）：Ｅｉにセットアップされた命
令がＷタイプ命令（上記）であることを示す。本信号は
物理レジスタ群６及び仮想レジスタ制御回路３に送出さ
れる。

(7)ＪＷｉ（ｉ＝０〜ｎ）：Ｅｉにセットアップされた
命令がＷタイプの命令である時、結果を格納すべき物理
レジスタ番号を示す。

本信号は物理レジスタ群６及び仮想レジスタ制御回路３
に送出される。

演算器Ｅｉ（ｉ＝０〜ｎ）はそれぞれすべての命令の演
算が実行できるものとし、演算結果ＤＷｉを物理レジス
タ群６に送出する。Ｅｉは演算の終了時にこれを示すＥ
ＯＰｉ信号を物理レジスタ群６、仮想レジスタ制御回路
３および並列演算制御回路４に送出する。

物理レジスタ群６は、ＥＯＰｉ信号が発行された時に、
Ｗｉ信号が１であれば（すなわちＥｉにて演算実行のな
された命令がＷタイプ命令であれば）、ＪＷｉで示され
る物理レジスタに、演算結果ＤＷｉを格納する。

次に、仮想レジスタ制御回路３のより詳細な説明を第５
図を用いて行う。５００は物理レジスタ状態制御回路で
ありｍ＋１本の物理レジスタＰ０〜Ｐｍ毎に各サイクル
におけるその状態を表示する、物理レジスタ状態ビット
を有し、その更新を制御する。物理レジスタ状態ビット
としては次の４種がある。

(1)格納未完ビットＷ(k)（但しｋ＝０〜ｍ）：物理レジ
スタＰｋに演算結果を格納する命令（従ってＷタイプ命
令）がデコードされたが未だその書き込みが終了してい
ない状態。該命令のＤＳ信号が立つと１となり、既に解
読の行われた命令のうちＰｋに結果を格納すべべき最後
の命令について結果の格納が終了した時に０となる。こ
のための制御は次の(2)で説明する。

(2)最終格納演算器番号ＬＡＷ（ｋ）（但しｋ＝０〜
ｍ）：物理レジスタＰｋに演算結果を格納する命令で最
後にデコードされた命令について、該命令がセットアッ
プされる演算器を示す。書き込み物理レジスタ番号ＪＷ
の値がｋであるＷタイプ命令のＤＳ信号が立った時、Ｌ
ＡＷ（ｋ）に並列演算制御回路４から送られてくる演算
器番号ＬＡの値をセットする。Ｐｋに対する該命令によ
る結果の書き込みが行われないうちに、さらに後続の、
Ｐｋに対する書き込みを行う命令が解読された場合、Ｌ
ＡＷ（ｋ）の値は、該後続命令についての演算器番号を
セットする。このようにすればＬＡＷ（ｋ）には、Ｐｋ
に書き込みを行う命令のうち最後にデコードしたものの
演算器番号が残ることになる。

一方、演算器Ｅｉにおける演算の終了時にはＥＯＰｉ信
号が立ち、Ｗタイプ命令であれば結果がＪＷｉ信号で示
される物理レジスタに書き込まれる。このとき、物理レ
ジスタ状態制御回路５００において、ＬＡＷ（ＪＷｉ）
の値が、Ｅｉを示していたならば、物理レジスタＪＷｉ
を変更する最後の命令がＥｉで終了したばかりの該命令
自身であるがゆえに、Ｗ（ＪＷｉ）ビットを０にリセッ
トし、これによってＪＷｉに対するすべての命令の結果
の格納が終了したことを表示せしめる。またもしＬＡＷ
（ＪＷｉ）の値がＥｉを示していなかったならば、ＪＷ
ｉを変更する後続命令が既にデコードされているわけで
あり、Ｗ（ＪＷｉ）ビットはそのままとする。ここでＪ
Ｗｉを変更する該後続命令は、入力オペランドとしてＪ
Ｗｉを読み出す必要がある（注１）ため、先行するＪＷ
ｉ変更命令の演算と結果の格納が終了したあとに、その
演算及び結果の格納が行われる。従って同一の物理レジ
スタに対して結果を格納する複数の命令の演算及び結果
の格納は、必ず命令の概念的順序通りに行われるため、
上記の方法にてＬＡＷ（ｋ）、Ｗ（ｋ）を更新すれば、
Ｗ（ｋ）は、既に解読の行われた命令のうちＰｋに結果
を格納すべき最後の命令について結果の格納が終了した
時に０となる。

（注１Ｗタイプ命令のうち、結果を格納するレジスタ
を入力オペランドとして指定しない命令（例えばロード
命令）は必ずＬタイプ命令と指定することとする。従っ
て結果をＪＷｉに格納する上記後続命令は、Ｌタイプ命
令でないので、結果を格納するレジスタを入力オペラン
ドとしても指定する。） (3)ビジービットＢ（ｋ）（但しｋ＝０〜ｍ）：物理レ
ジスタＰｋがビジー状態であることを示す。Ｐｋがビジ
ー状態とは、Ｐｋに対する読み出しもしくは結果の格納
が未完了もしくはその可能性があることを言う。

Ｂ（ｋ）は、Ｌタイプ命令のＤＳ信号が立ち、そのオペ
ランドを格納するために新たに物理レジスタＰｋが割り
当てられた時にオンにされる。新たに割り当てるべき物
理レジスタ番号は後述する変換表制御回路５０１からＪ
ＷＮ信号として物理レジスタ状態制御回路５００に送ら
れてくる。また、該Ｐｋに対応する論理番号をＩＷとし
た時、ＩＷに結果を格納するＬタイプ命令が解読され、
ＩＷに対して新たに別の物理レジスタＰｌが割り当てら
れている場合（この時、次の(4)で述べるＡ（ｋ）ビッ
トがオンとなっている）、該Ｌタイプ命令より概念的に
先行するすべての命令によるＰｋに対する読み出し及び
結果の格納が終了した時点で、Ｂ（ｋ）ビットをオフと
する。

この場合、該Ｌタイプ命令に先行するすべての命令によ
るＰｋに対する読み出し及び結果の格納が終了したこと
は、並列演算制御回路４から送られてくる演算器に対す
る読み出し未完了ビットＲ０〜ｎ、読み出しレジスタ番
号ＪＲ０〜ｎ、書き込み未完ビットＷ０〜ｎ、書き込み
レジスタ番号ＪＷ０〜ｎの各信号を用いて判断する。す
なわち、Ｒ０〜ｎのうちオンであるものの読み出し物理
レジスタ番号がＪＲｉ_１、ＪＲｉ_２、…であったとする
と、これらの中にＰｋと一致するものがなければＰｋに
対するすべての先行命令による読み出しが終了している
と判断でき、またＷ０〜ｎのうちオンであるものの書き
込み物理レジスタ番号がＪＷｉ_１，ＪＷｉ_２，…であっ
たとすると、これらの中にＰｋと一致するものがなけれ
ばすべての先行命令によるＰｋに対する結果の格納が終
了していると判断できる。

ビジービットがオフである物理レジスタＰｋの内容は先
行するすべての命令による参照が終了しているので、ロ
ード命令による新しい物理レジスタ割り当てにあたって
は、ビジービットがオフであるものの中から選べばよ
い。

(4)アサインビットＡ（ｋ）（但しｋ＝０〜ｍ）：物理
レジスタＰｋがアサイン状態であることを示す。Ｐｋが
アサイン状態とは、Ｐｋがビジー状態であって、しか
も、Ｐｋに対応する論理番号をＩＷとした時、ＩＷに対
するＬタイプ命令が解読されたことにより、新たに別の
物理レジスタが割り当てられた状態であることを言う。
Ａ（ｋ）は、物理レジスタＰｋがビジー状態である時
（つまりＢ（ｋ）がオン）、(3)で述べたように該Ｐｋ
に対応する論理番号をＩＷとした時、ＩＷに対するＬタ
イプ命令が解読され、新たに別の物理レジスタが割り当
てられた時にこれをオンとする。このためにＬタイプ命
令が解読される時には、それまでＩＷに対応していた旧
物理レジスタ番号がＪＷＯ信号として後述のセレクタ５
０３から物理レジスタ状態制御回路５００に送られて
来、アサインビットをオンとすべき物理レジスタを示
す。またＡ（ｋ）はＰｋがビジー状態でなくなった時
（つまりＢ（ｋ）がオフとされた時）にこれをオフとす
る。

以上の制御のため、物理レジスタ状態制御回路５００に
は、デコード制御回路５からＤＳ信号、命令デコーダ２
からＬ、Ｗ、ＩＷ、ＩＲ信号、並列演算制御回路４から
Ｒ０〜ｎ、ＪＲ０〜ｎ、Ｗ０〜ｎ、ＪＷ０〜ｎ、ＬＡ信
号、演算器Ｅ０〜ｎからＥＯＰ０〜ｎ信号、そして仮想
レジスタ制御回路３の内部におけるセレクタ５０４から
ＪＷ信号、およびセレクタ５０３からＪＷＯ信号がそれ
ぞれ送られてくる。

変換表５０２は、物理レジスタ番号０，２，４，６に対
応する物理レジスタ番号を保持するレジスタＪＷＦ０，
ＪＷＦ２，ＪＷＦ４，ＪＷＦ６から成る。

変換表制御回路５０１は、Ｌタイプ命令が解読された時
に、ビジー状態にない物理レジスタの中から新たに割り
当てるべき物理レジスタを選び、その番号ＪＷＮを出力
する。すなわち、ＤＳ信号とＬ信号がともにオンであっ
た時に、ビジービットＢ（０）〜Ｂ（ｍ）のうちオフで
あるものの中から適当な方法に従って１つ選択し、その
番号をＪＷＮとして出力する。さらに変換表制御回路５
０１は、このＪＷＮの値を、変換表レジスタ群５０２に
おけるＪＷＦ０、２、４、６のうち該Ｌタイプ命令の書
き込み論理レジスタ番号ＩＷに対応するレジスタに格納
するよう、制御信号５０８を変換表レジスタ群５０２の
中のその対応するレジスタに送出する。このＪＷＮの格
納は、該Ｌタイプ命令のデコードサイクルの終了時刻に
行われ、従って格納された値は次命令以降のデコードか
ら使うこととなる。また変換表制御回路５０１は、Ｌ信
号がオンである時に、Ｂ（０）〜Ｂ（ｍ）がすべてオ
ン、すなわち物理レジスタＰ０〜Ｐｋがすべてビジーで
あり、新たに割り当てるべき物理レジスタを選択できな
い場合は、該Ｌ命令の解読を保留せしめるため、ＰＢＳ
Ｙ信号をオンとし、これをデコード制御回路５に送出す
る。ここの時既に述べたようにデコード制御回路５は、
該Ｌタイプ命令に対するＤＳ信号の発行をＰＢＳＹがオ
フとなるまで延期する。

セレクタ５０３は、解読中の命令の書き込み論理レジス
タ番号ＩＷに対応している物理レジスタ番号ＪＷＯを出
力する。このためセレクタ５０３にはＩＷの他に、ＪＷ
Ｆ０、２、４、６の内内容が入力される。ＪＷＯは、Ｌ
タイプ命令においては、ＩＷに対してそれまで割り当て
られていた物理レジスタの番号を示す。

セレクタ５０４は、Ｌ信号がオンの時ＪＷＮを、オフの
時ＪＷＯをセレクトし、これをＪＷ信号として出力す
る。ＪＷ信号は従って、Ｌタイプ命令であるか否かを問
わず、すべてのＷタイプ命令に対して、その命令の結果
を格納すべき物理レジスタ番号を示す。

セレクタ５０５は、Ｒタイプ命令における読み出し論理
レジスタ番号ＩＲに対応する物理レジスタ番号ＪＲを出
力する。このため、ＪＷＦ０、２、４、６の内容を入力
し、このうちＩＲで示されるものをセレクトしてＪＲと
して出力する。

セレクタ５０６は、Ｒタイプ命令に対し、該命令が読み
出しを行う番号ＪＲの物理レジスタに対して、最後に書
き込みを行う命令の演算を行う演算器の番号ＬＡＷを出
力する。このため、物理レジスタ状態ビットのうちＬＡ
Ｗ（０）〜ＬＡＷ(m)を入力し、ＪＲで示されるものを
セレクトしてＬＡＷとして出力する。

セレクタ５０７は、オペランドコンフリクトの発生を示
すＯＣ信号を出力する。このため、物理レジスタ状態ビ
ットのうちＷ（０）〜Ｗ（ｍ）を入力し、ＪＲで示され
るものをセレクトしてＯＣとして出力する。

次に第６図を用いて並列演算制御回路４の詳細な構成と
動作の説明をする。

６０１は演算器状態制御回路であり、ｎ＋１本の演算器
Ｅ０〜Ｅｎ毎に各サイクルにおけるその状態を表示す
る、６種の演算器状態ビットを有し、その更新を制御す
る。演算器状態ビットとしては以下がある。以下にて、
ｉは０〜ｎの代表である。

(1)ビジービットＢｉ：演算器Ｅｉがビジー状態である
ことを示す。Ｅｉがビジー状態とは、解読の終了した命
令がＥｉにセットアップされてから（すなわち、ＳＥＴ
ｉ信号が発行されてから）、該命令の演算実行が終了す
るまで（すなわちＥＯＰｉ信号が発行されるまで）であ
ることを言う。

Ｂｉは、ＳＥＴｉ信号によってオンとし、ＥＯＰｉ信号
によってオフとする。

(2)読み出し未完ビットＲｉ：Ｅｉにレジスタを読み出
す必要のある命令がセットアップされたが未だ読み出し
が完了していない状態にあることを示す。

Ｒｉは、Ｒタイプの命令（Ｒ信号がオン）のセットアッ
プ時（ＳＥＴｉ信号がオン）にオンとし、該命令の演算
開始時（ＢＯＰｉ信号がオン）にオフとする。

(3)読み出しレジスタ番号ＪＲｉ：Ｅｉにセットアップ
されたＲタイプ命令において、読み出すべきレジスタ番
号を示す。ＳＥＴｉ信号の発行時にＪＲ信号の値をとり
こみ、ＪＲｉとする。

(4)格納未完ビットＷｉ：Ｅｉにレジスタに結果を格納
する命令がセットアップされたが、未だ格納が完了して
いない状態にあることを示す。

Ｗｉは、Ｗタイプ命令（Ｗ信号がオンのセットアップ時
（ＳＥＴｉ信号がオン）にオンとし、該命令の結果の書
き込みすなわち演算終了時（ＥＯＰｉ信号がオン）にオ
フとする。

(5)格納レジスタ番号ＪＷｉ：Ｅｉにセットアップされ
たＷタイプ命令において、結果を格納するレジスタ番号
を示す。ＳＥＴｉ信号の発行時にＪＷ信号の値をとり込
み、ＪＷｉとする。

(6)最終格納演算器番号ＬＡＷｉ：Ｅｉにセットアップ
されたＲタイプ命令が読み出す必要のあるレジスタに対
して、最後に結果の格納を行った命令の演算を実行した
演算器番号を示す。

ＳＥＴｉで信号発行時にＬＡＷ信号の値をとり込み、Ｌ
ＡＷｉとする。

６０２は演算器選択回路であり、ビジービットＢ０〜Ｂ
ｎを監視して、すべてオンである場合は前述のＥＢＳＹ
信号をオンとし、また、命令解読が終了しＤＳ信号が発
行された時には、ビジーでない演算器の中から１つを選
択し、（仮にＥｉとする）その番号ｉをＬＡ信号として
出力し、またＳＥＴｉ信号を出力する。

６０３〜６０５は、各演算器毎に設けられた演算開始制
御回路＃０〜＃ｎである。第６図では、Ｅ０、Ｅ１、Ｅ
ｎに対応するもののみを示している。

演算開始制御回路＃ｉでは、命令がＥｉにセットアップ
された時（すなわちＳＥＴｉ信号がオンの時）仮想レジ
スタ制御回路３より送出されるオペランドコンフリクト
ＯＣ信号がオフであれば直ちに演算開始信号ＢＯＰｉを
発行し、またＯＣ信号がオンであれば、演算器Ｅ０〜ｎ
のうちＬＡWi信号で示される演算器のビジービットを監
視し、これがオフとなった時刻にＢＯＰｉ信号を発行す
る。ＳＥＴｉ信号がオンの時にＯＣ信号がオフであるの
は、命令がＥｉにセットアップされた時に先行命令とオ
ペランドコンフリクトを発生していないことを示すの
で、ＪＲｉで示される物理レジスタから読み出したオペ
ランドが有効であり、従ってこれを用いて直ちにＥｉに
て演算が開始されることを意味する。またＯＣがオンで
あるのはこの逆に、該命令のＥｉへのセットアップ時点
において先行命令とオペランドコンフリクトを発生して
いることを示すので、該命令が必要とするオペランドデ
ータを生成する演算器、すなわちＪＲｉで示される物理
レジスタに最後に演算結果を格納することになる命令の
セットアップされた演算器Ｅｊ（この番号ｊはＬＡＷｉ
信号で演算器状態制御回路から送出される）の、格納未
完ビットＷｊを監視し、これがオフとなった時刻にＢＯ
Ｐｉ信号を発行する。

（命令列の処理動作の説明）第２図で示した４つの命令からなる命令列を、上述の処
理装置にて処理した場合の、より詳細な動作を、第７図
(a)，(b)を用いて説明する。第７図(a)，(b)は、横軸が
１サイクルを単位とした時間であり、最初の命令ＭＤが
命令レジスタにセットされる直前のサイクルＣ０から、
該４命令の処理がすべて終了するサイクルＣ５までを記
しており、また縦軸は、第４、５、６図にて説明した、
処理装置内部のレジスタもしくは信号線であり、Ｃ０か
らＣ５までの、各時刻におけるそれらの値と、それらの
値が、どの命令の処理に応答しているかを矩形及びその
組み合わせの枠で囲って示したものである。

Ｃ０において、変換表５０２は、ＪＷＦ０がＰ０、ＪＷ
Ｆ２がＰ１、ＪＷＦ４がＰ２、ＪＷＦ６がＰ３に対応す
るようになっているとする。また、従って、物理レジス
タＰ０〜３のビジービットＢ（０〜３）はオン、Ｐ４〜
ｍのビジービットＢ（４〜ｍ）はオフであり、演算器の
ビジービットＢ０〜ｎはすべてオフであるとする。

Ｃ１にてＭＤ命令が命令レジスタに入るとする。以下Ｍ
Ｄ命令に関する動作を説明する。命令デコーダにてＣ１
で解読が行われ、Ｗ、Ｒ信号がオンとなり、またＩＷ、
ＩＲにはともにＦ０を示す論理レジスタ番号０が入る。
（図では、あえてＦ０と示した。以下物理レジスタや演
算器の番号も同様にＰ０、Ｅ０のように示した。）仮想レジスタ制御回路３ではＩＷの値Ｆ０に従いＪＷＦ
０に格納されている値Ｐ０をセレクタ５０３、５０４に
よって読み出し、ＪＷ信号上に出力する。同様に、ＩＲ
の値Ｆ０に従いＪＷＦ０の値Ｐ０をセレクタ５０５によ
って読み出しＪＲ信号上に出力する。説明の簡単化の
為、演算器と物理レジスタの数は十分あるとし、よって
ＥＢＳＹ、ＰＢＳＹ信号は上記命令列の処理中は常にオ
ンとならず、従ってデコード制御回路５では直ちに、Ｄ
Ｓ信号をオンとしてＭＤ命令のデコード完了を宣言す
る。

セレクタ５０７では、物理レジスタＰ０の格納未完ビッ
トＷ（０）を読み出し、これは該ＭＤ命令にて変更され
る前のＣ１ではオフであるので、ＯＣ信号はオフとな
る。

ＤＳ信号に応答して、演算器選択回路６０２では、空い
ている演算器としてＥ０を選択し、この演算器番号をＬ
Ａ信号上に、またＳＥＴ０信号を発行する。

演算開始制御回路＃０では、Ｃ１においてＭＤ命令のＳ
ＥＴ０信号に付随したＯＣ信号がオフであるので、直ち
にＢＯＰ０信号を発行する。

演算器状態制御回路６０１では、ＳＥＴ０信号に応答し
てＢ０、Ｗ０、Ｒ０をオンとし、また、ＪＷ、ＪＲ信号
の値をＰ０とし、Ｐ０をＪＷ０、ＪＲ０に記憶する。Ｍ
Ｄ命令の演算はＣ１からＣ４までかかり、Ｃ４にて終了
を意味するＥＯＰ０信号が発行される。この間演算器Ｅ
０のビジービットＢ０ならびにＷ０はオンであり、また
ＪＷ０の値としてＰ０が保持され続ける。演算終了時
に、ＥＯP0信号に同期して結果ＤＷ０がＪＷ０（＝Ｐ
０）で示される物理レジスタに書き込まれる。

仮想レジスタ制御回路３においては、Ｃ１において、物
理レジスタＰ０の状態ビットＷ（０）をオンとし、また
ＬＡＷ（０）に、ＭＤのセットアップされた演算器を示
す番号Ｅ０が入る。これらは、ＭＤ命令のＥＯＰ０信号
の発行されるＣ４まで保持される。

ＭＤ命令のデコード完了信号ＤＳが立つことに応答し
て、次のＳＴＤ命令がＣ２にて命令レジスタにセットさ
れる。以下ＳＴＤ命令に関する動作を説明する。Ｃ２に
おいて命令デコーダ２でＳＴＤ命令が解読され、Ｒ信号
がオンとなり、またＩＲにはＦ０が入る。仮想レジスタ
制御回路３ではＩＲの値Ｆ０に従い、ＪＷＦ０の値Ｐ０
をセレクタ５０５によって読み出し、ＪＲ信号上に出力
する。ＳＴＤ命令についてもデコード制御回路５では直
ちにＤＳ信号をオンとしてデコード完了を宣言する。Ｃ
２開始時点におけるＷ（０）ビットは、ＭＤ命令により
オンとされているため、ＯＣ信号はＣ２においてオンと
なる。またＣ２でのＤＣ信号に応答して、演算器選択回
路６０２では、空いている演算器としてＥ１を選択し、
この番号をＬＡ信号上に出力し、またＳＥＴ１信号を発
行する。

演算開始制御回路＃１では、Ｃ２においてＳＴＤ命令の
ＳＥＴ１信号に付随した０Ｃ信号がオンであるので、Ｂ
ＯＰ１信号の発行を保留する。

演算器状態制御回路６０１では、ＳＥＴ１信号に応答し
てＢ１、Ｒ１をオンとし、またＪＲ信号の値をＪＲ１
に、ＪＡＷ信号の値Ｅ０をＬＡＷ１に記憶する。Ｃ３以
降ＳＴＤ命令の処理としては、先行するＭＤ命令の終了
を監視する必要がある。すなわちＬＡＷ１に記憶されて
いる演算器番号Ｅ０に従い、演算器Ｅ０の格納未完ビッ
トＷ０を監視し、これがオフとなるＣ５においてオペラ
ンドコンフリクトが解消したと判断しＢＯＰ１信号を発
行する。ＳＴＤ命令の演算ステージは１サイクルで終了
し、Ｃ５にて直ちにＥＯＰ１信号が発行される。この間
演算器Ｅ１のビジービットＢ１ならびにＲ１ビットがオ
ンであり、またＪＲ１、ＬＡＷ１の値としてＰ０、Ｅ０
が保持され続ける。

ＳＴＤ命令のデコード完了信号ＤＳが立つことに応答し
て、次のＬＤ命令がＣ３にて命令レジスタにセットされ
る。以下ＬＤ命令に関する動作を説明する。Ｃ３におい
て命令デコーダ２で解読が行われ、Ｌ、Ｗ信号がオンと
なり、またＩＷにはＦ０が値として入る。仮想レジスタ
制御回路３では、ＩＷの値Ｆ０に従いＪＷＦ０に格納さ
れてい値Ｐ０をセレクタ５０３によって読み出し、ＪＷ
０信号の値をＰ０とする。また、変換表制御回路５０１
においては、ＤＳ信号及びＬ信号がオンであるためこれ
に応答して、ビジービットＢ(0)〜Ｂ(m)のうちからオフ
であるものを探し、該物理レジスタ番号をＪＷＮ信号上
に出力する。今はＢ(4)〜Ｂ(m)がオフであり、このうち
最も番号の小さい物理レジスタＰ４の番号がＪＷＮ信号
上に出力されるものとする。

セレクタ５０４では、Ｃ３においてＬタイプ信号がオン
であるため、ＪＷＮ信号の値Ｐ４をＪＷ信号上に出力す
る。ＬＤ命令についても、Ｃ３にて直ちにＤＳ信号が発
行される。このＤＳ信号に応答して、演算器選択回路６
０２では、空いている演算器としてＥ２を選択し、その
番号をＬＡ信号上に、またＳＥＴ２信号を発行する。Ｌ
Ｄ命令はレジスタの読み出しを行わないのでＯＣ信号は
オンとはならない。演算開始制御回路＃２では、Ｃ３に
おいてＬＤ命令のＳＥＴ２信号に付随したＯＣ信号がオ
フであるので直ちにＢＯＰ２信号を発行する。

演算器状態制御回路６０１では、ＳＥＴ２信号に応答し
て、Ｂ２、Ｗ２をオンとし、またＪＷ信号の値Ｐ４をＪ
Ｗ２に記憶する。ＬＤ命令の演算は１サイクルで終了す
るため、Ｃ３にてＥＯＰ２信号が発行される。演算器Ｅ
２のビジービットＢ２、及びＷ２はＣ３においてオンで
ある。

仮想レジスタ制御回路３においては、Ｃ３において、Ｊ
Ｗ信号によって示される物理レジスタＰ４の状態ビット
Ｗ(4)をオンとし、またＬＡＷ(4)に、ＬＡ信号の値であ
るＬＤ命令のセットアップされた演算器を示す番号Ｅ２
が入る。これらは、ＬＤ命令がＣ３において直ちにＥＯ
Ｐ２が発行されるので、１サイクルの間だけ保持され
る。また、Ｃ３において、ＪＷＯ信号によって示される
物理レジスタＰ０のアサインビットＡ(0)をオンとす
る。さらにＣ３の終了時点において、ＩＷ信号の値Ｆ０
で示されるＪＷＦ０に、物理レジスタＦ０に新たに割り
当てられた物理レジスタの番号Ｐ４をセットする。

ＬＤ命令のデコード完了信号ＤＳが立つことに応答し
て、次のＡＤ命令がＣ４にて命令レジスタにセットされ
る。以下ＡＤ命令に関する動作を説明する。Ｃ４におい
て命令デコーダ２で解読が行われ、Ｗ、Ｒ信号がオンと
なり、またＩＷ、ＩＲにはＦ０が入る。仮想レジスタ制
御回路３では、ＩＷの値Ｆ０に従いＪＷＦ０の値Ｐ４を
セレクタ５０３及び５０４により読み出しＪＷ信号の値
とする。また同様にＩＲの値Ｆ０に従いＪＷＦ０の値Ｐ
４をＪＲ信号上に読み出す。ＡＤ命令についても、Ｃ４
にて直ちにＤＳ信号がオンとなる。Ｃ４開始時点におけ
るＷ(4)ビットはＬＤ命令が前のサイクルＣ３にて結果
の書き込みを終了しているのでオフとなっている。この
ため、ＯＣ信号はＣ４においてはオフである。またＣ４
でのＤＳ信号に応答して演算器選択回路６０２では、空
いている演算器としてＥ２を選択し、この番号をＬＡ信
号上に出力し、またＳＥＴ２信号を発行する。演算開始
制御回路＃２では、Ｃ４においてＡＤ命令のＯＣ信号が
オフであるので、直ちにＢＯＰ２信号を発行する。演算
器状態制御回路６０１では、ＳＥＴ２信号に応答して、
Ｂ２、Ｗ２、Ｒ２をオンとし、またＪＲ、ＪＷ信号の値
Ｐ４、Ｐ４を、それぞれＪＲ２、ＪＷ２に記憶する。Ａ
Ｄ命令の演算には２サイクルを要するため、Ｃ５サイク
ルにおいてＥＯＰ２信号が発行される。この間演算器Ｅ
２における、Ｂ２，Ｗ２，ＪＷ２の値が保持される。

仮想レジスタ制御回路３においては、Ｃ４において、Ｊ
Ｗ信号によって示される物理レジスタＰ４の状態ビット
Ｗ(4)をオンとし、またＬＡＷ(4)にＬＡ信号の値である
Ｅ２をセットする。これらの値は、Ｃ５においてＡＤ命
令のＥＯＰ２信号が発行されるまで保持される。

最後にＣ５において、ＳＴＤ命令のＢＯＰ１信号が発行
されると、物理レジスタＰ０の参照がすべて終了したこ
ととなるので、ビジービットＢ(0)及び、アサインビッ
トＡ(0)をオフとする。これによりＣ５に引き続くサイ
クルにて物理レジスタＰ０は空き状態となる。

以上述べたようにして、結局上記４命令の処理は、Ｃ１
〜Ｃ５の５サイクルで終了し、この間、ＭＤ、ＳＴＤ命
令の処理と、ＬＤ、ＡＤ命令の処理が並列に行われたこ
とになる。

〔発明の効果〕

本発明によれば、並列に処理可能な最大命令数をＮ、そ
の中でのレジスタ変更命令数をｎとしたとき、ｎ本程度
の物理レジスタを設けることで、複数命令でのレジスタ
再使用に起因する並列処理阻害要因を除去できる。さら
に、同じ論理レジスタに複数の物理レジスタにを割り当
てた場合に生じる使用済み物理レジスタの解放を早期に
行ない得る。

【図面の簡単な説明】

第１図は典型的な命令フォーマットを示す。第２図は、本発明で並列処理可能となる命令列の例を示
す。第３図は、本発明の実施例による、第２図の命令列の処
理ステージの概略を示す。第４図は、本発明の実施例の全体構成を示す。第５図は、仮想レジスタ制御回路の詳細構成を示す。第６図は、並列演算制御回路の詳細構成を示す。第７図は、第２図の命令処理における、本実施例中の信
号、レジスタ等のタイムチャートである。符号の説明１……命令レジスタ、２……命令デコーダ、３……仮想
レジスタ制御回路、４……並列演算制御回路、５……デ
コード制御回路、６……物理レジスタ群、７……演算
器、５００……物理レジスタ状態制御回路、５０１……
変換表制御回路、５０２……変換表、６０１……演算器
状態制御回路、６０２……演算器選択回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者武内茂雄東京都小平市上水本町1479番地日立マイクロコンピユータエンジニアリング株式会社内 (56)参考文献特公昭53−4779（ＪＰ，Ｂ２)

Claims

【特許請求の範囲】

【請求項１】複数の命令がそれぞれ要求する演算を並列
に実行するための複数の演算器と、それぞれ該複数の演算器による演算に使用するデータま
たはそれらによる演算の結果得られるデータを保持する
ための複数の物理レジスタと、実行すべき複数の命令の内、データの書き込みをすべき
論理レジスタを指定し、かつ、その論理レジスタに物理
レジスタを割り当てる必要がある命令に応答して、その
論理レジスタに対して、該複数の物理レジスタのうち、
空き状態にある一つの物理レジスタを割り当てる手段
と、演算を受けるべきデータを保持する論理レジスタとその
データに対して実行すべき演算を指定する命令に応答し
て、上記論理レジスタに対して最近に割り当てられた物
理レジスタからデータを読み出し、読み出されたデータ
に対してその命令が指定する演算を、該複数の演算器の
一つにより実行するように、演算の実行を制御する手段
と、既に論理レジスタに割り当てられたいずれかの物理レジ
スタを解放する手段とを有し、該解放手段は、上記割り当て手段により、第１の命令が指定した一つの
論理レジスタに対して第１の物理レジスタを割り当てた
後、第１の命令の後続の、上記一つの論理レジスタを指
定する第２の命令に応答して、その一つの論理レジスタ
に新に第２の物理レジスタを割り当てたときに、上記第
１の物理レジスタを２重割り当てされた物理レジスタと
して他の物理レジスタから区別する手段と、上記複数の演算器を使用して演算を実行中の複数の命令
のいずれかによる使用が完了していない一つまたは複数
の物理レジスタの番号を識別するための信号を出力する
信号出力手段と、上記複数の演算器によりすでに演算を実行中の命令の中
に、上記区別手段により区別された物理レジスタの使用
を完了していない命令があるか否かを、上記信号出力手
段により出力される信号に基づいて検出する手段と、該区分された物理レジスタの使用を完了していない命令
が該検出手段により検出されなくなったときに、その区
分された物理レジスタを解放する手段とを有するデータ
処理装置。
【請求項２】該信号出力手段は、各演算器で演算を実行中の命令が使用する物理レジスタ
番号を出力する番号出力手段と、各演算器で演算を実行中の命令による、その命令が使用
する物理レジスタの使用が完了していないことを示す信
号を出力する手段を有する請求項１記載のデータ処理装
置。