JPH0412858B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は計算機システムの中央処理装置等の処
理装置に設けられるバツフアの制御方式に係り、
特にバツフアのアクセス効率を改善し得る、制御
方式の改良に関する。

計算機システムにおいて、中央処理装置等の主
記憶装置に対するアクセスを実質的に高速化する
ために、該処理装置に比較的高速で小容量の記憶
装置で構成されるバツフアを設け、主記憶装置に
記憶されているデータのコピーを保持する技術が
広く採用されている。

バツフアを持つ処理装置では、主記憶装置アク
セスの場合に、まずバツフアに該当記憶アドレス
のデータが保持されているか検索して、該当デー
タがあればバツフア上のデータを使用し、該当デ
ータが無い場合にはじめて、実際に主記憶装置に
アクセスする。

但し、データ更新のためのアクセスにおいて
は、何等かの制御方法によつて、必ず主記憶装置
上の該当データを更新することが必要である。

かゝるデータ更新制御の一方式である、いわゆ
るストアスルー方式においては、データ更新アク
セス時は、直ちに主記憶装置上の該当データの更
新を実行するが、バツフアに該当データがあれ
ば、同時にバツフア上のデータも更新する。

バツフアの高速性を十分に活かすためには、上
記のような種々のバツフアアクセス要求を、でき
るだけ少ない待ち時間で処理して、時間当たりの
処理可能アクセス数を多くすること、即ちアクセ
ス効率を出来るだけ高めるような制御が必要であ
る。

〔従来の技術〕

第２図は処理装置に設けられる従来のバツフア
の構成を示すブロツク図である。

バツフア２の記憶部分はタグ部２１とデータ部
２２からなり、データ部２２には原則的に主記憶
装置上のデータのコピーである情報を保持し、タ
グ部２１にはデータ部２２に保持されている各デ
ータブロツクの主記憶装置における記憶アドレス
を示す情報を保持する。

そのために、ダグ部２１とデータ部２２は論理
的に同一の構成を有して、それぞれは複数のウエ
イ（図のウエイ０、１〜Ｆ）に分割され、各ウエ
イは同数のブロツクからなる。ブロツクはバツフ
アアクセスの単位であつて、タグ部２１の各ブロ
ツクには、データ部の対応する位置のブロツクに
あるデータブロツクの有効性表示と、有効な場合
には該データブロツクの主記憶装置上の記憶アド
レスの一部とが記憶される。該記憶アドレスの残
りの部分は、ウエイ内のブロツクのアドレスとし
て間接的に記憶されている。

バツフア２へのアクセス要求における記憶アド
レスは実効アドレスレジスタ（以下において
EARとする）１に設定される。本例において、
記憶アドレスは第０〜第31ビツトの32ビツト構成
の語の第８〜31ビツトの24ビツトで、バイトアド
レスが表示されるものとし、EAR１に８〜31と
して示す。なお、以下の説明において明らかにな
るように、各図の他の部分においても、必要な個
所には同様の意味のビツト位置を示す数字表示を
付してある。

データ部２２のブロツクの大きさを、例えば64
バイトとすると、上記24ビツトのアドレスのう
ち、データブロツクを決定するためには、第８〜
25の18ビツトが使われる。

このうちの、下位の例えば６ビツト（第20〜25
ビツト）をウエイ内の各ブロツクアドレスに割り
当て、残りの第８〜19ビツトをタグ部２１のブロ
ツクに記憶しておくことにより、アドレスの決定
を可能とする。

即ち、バツフア２のアクセスにおいては、
EAR１の第20〜25ビツトをアドレスとして、タ
グ部２１及びデータ部２２の全ウエイの各１ブロ
ツクを読み出す。

タグ部２１から読み出された内容の有効性表示
がオンであれば、そのアドレス第８〜19ビツト部
分とEAR１の第８〜19ビツトとの一致が、各ウ
エイごとの比較器２３で一斉に検査される。その
結果は何れか１ウエイで一致が検出されるか、又
は全ウエイで不一致となるかである。

アドレスの一致するウエイがある場合には、該
当の比較器２３の一致出力がエンコーダ２４でコ
ード化されてウエイ番号レジスタ（以下において
WNRとする）２５にウエイ番号がセツトされ
る。

バツフア２からのデータ読出しの場合には、タ
グ部２１の読出しと同時にデータ部２２の各ウエ
イから読み出されたデータのうち、WNR２５に
より指定されるウエイのデータが目的のデータと
して使用される。

バツフア２へのデータ書込みの場合には、上記
の動作で該当アドレスがあつた場合には、同じア
ドレスが再びEAR１にセツトされて、書込みの
シーケンスが開始され、そこでWNR２５の内容
によつて選択されるデータ部２２のウエイの、
EAR１の第20〜25ビツトで指定されるブロツク
に書込み動作が実行される。

以上の書込み動作のタイミングは第３図に図解
的に示すように、３制御サイクルからなる２シー
ケンスによつて構成される。

即ち、P_FCHはアクセス要求の選択サイクルで読
出し要求（この場合は、書込み動作の前半として
の読出し）が選択されることを示し、その結果次
のB1サイクルでEAR１がセツトされて、バツフ
ア２のタグ部２１とデータ部２２の読出しが開始
され、次のB2サイクルに読み出されるので、比
較器２３でアドレス一致が得られたときは、次の
Ｒ／P_STサイクルの初めにWNR２５がセツトさ
れる。

このサイクルはP_FCHサイクルで選択された要求
がデータ読出し要求であれば、WNR２５で選択
されるウエイのデータがこのアクセス要求元へ転
送され（Ｒサイクル）、データ書込み要求であれ
ば、書込みを行うシーケンスに入る（P_STサイク
ル）サイクルである。

第４図に示すように、この回路は、パイプライ
ン式構成で、適当なアクセス要求が続くときは、
線30と31に示すように、先行のB2サイクルには
次の要求アドレスがEAR１にセツトされるので、
第３図に示すように、EAR１の内容はB2サイク
ルにはB2レジスタ３に転送され、その内容は次
のサイクル（Ｒ／P_ST）でオペランドアドレスポ
ート（以下においてOPAPという）４に転送さ
れ、こゝでP_STサイクルであれば、次のS1サイク
ルでOPAP４の内容がEAR１に再設定され、S1
及びS2サイクルによつてバツフア２への書込み
が終わる。

〔発明が解決しようとする問題点〕

公知のようにパイプライン式構成の制御では、
各サイクルの制御に必要なレジスタ等の回路をス
テージと呼ぶと、必要なステージが概念的に直列
に接続されていて、処理対象の情報がそれらのス
テージを各サイクルごとに移動するように制御さ
れる。

本例の場合の選択された１アクセス要求は、各
サイクルごとに前記のようなステージを順次送ら
れて、各サイクルでは何れか１ステージの回路が
１要求で使用されるように制御され、一般に各ス
テージの回路ごとに異なる要求で使用して、最も
理想的に制御できた場合には、各サイクルでステ
ージの個数と同数までの複数の異なる要求を同時
に並列に制御できる。

前記第３図の回路の場合は、P_FCHサイクルは要
求の選択制御であり、次のB1サイクルでEAR１
の回路からなるステージが使用され、次のB2サ
イクルでB2レジスタ３の回路からなるステージ
が使用され、次のＲサイクルでWNR２５及び
OPAP４の回路からなるステージが使用される。

１要求の制御は、読出し要求であればP_FCHサイ
クルから始まり、B2サイクルで読み出されたデ
ータを次のＲサイクルで取り出して終わるが、書
込み要求の場合には、前記説明のようにＲ／P_ST
サイクルとして、ＲサイクルとP_STサイクルの制
御が同時に行なわれる。

P_STサイクルはP_FCHサイクルと同様に、次のサ
イクルでEAR１に設定する要求を選択するサイ
クルであるが、OPAP４にある書込み要求を続い
て処理するために優先して選択するように制御
し、図からも明らかなように、P_STサイクルに続
くS1、S2サイクルではB1、B2サイクルと同じス
テージが使用される。

以上から明らかなように、各ステージは１個の
要求のみしか処理できないから、もし複数の要求
が同じサイクルで同じステージを使用する必要の
ある状態が生じると、１個のみがそのステージに
進み、他の要求はその前のステージで待つように
制御される。

このようなタイミングで処理される複数のアク
セス要求の間の関係を第４図で見ると、線30、
31、32に示すように、３個までは書込みアクセス
要求が連続しても、毎サイクルに次に要求の処理
が開始されて、待ちを生じない。

しかし、時刻33で示す第４サイクル以降のよう
に、線34の第４の書込み又は読出しアクセス要求
によつて、４個のアクセス要求が重なると、この
アクセス要求が時刻33から始まるP_FCHサイクルで
選択されたとしても、線30の要求のS1サイクル
によつてEAR１が使用されるので、同様にEAR
１を使用するB1サイクルに進むことはできず、
このためにP_FCHサイクルを終わらせずに待たなけ
ればならない。

同じ状況が線30、31、32の要求の制御により
S1サイクルが連続して起こつている間続き、線
34の要求はそのまゝP_FCHサイクルで待たされ、先
行のすべての要求のS1サイクルが時刻35からの
サイクルで終了して初めて、線34の要求がB1サ
イクルの制御に進むことができる。

図には線34で示す第４の要求を、書込む要求と
して示してあるが、第４の要求が読出し要求の場
合にも同様にされることは、図から明らかであ
る。

以上のように、書込み要求が連続して発生する
と、後の要求の処理開始が遅延され、本例の場合
には第４以降の要求の処理開始が３サイクル遅延
されると問題がある。

本発明は、アクセス制御をパイプライン式構成
の制御回路によつて行うバツフアにおいて、制御
開始の遅延の機会を減少できるバツフア制御方式
を目的とする。

〔問題点を解決するための手段〕

この問題点は、計算機システムの処理装置によ
つてアクセスされ、データ部と、タグ部とを有
し、該データ部は、所定の保持位置情報と、所与
の記憶アドレスとによつて定まる記憶位置に、所
与のデータを保持し、該タグ部は、該記憶アドレ
スによつて定まる記憶位置に、該記憶アドレスの
該データが該データ部に保持されている場合の該
記憶位置を示す該保持位置情報を保持し、所要の
該記憶アドレスに従つて、所要のデータを該デー
タ部に書き込む場合には、該記憶アドレスを使用
して該タグ部にアクセスして該保持位置情報を保
持する第１のシーケンスと、該データ部の該保持
した記憶位置に該データを書き込む第２のシーケ
ンスとに分けて、パイプライン式構成の制御回路
によつて該シーケンスを続けて反復するようにし
たバツフアにおいて、アドレス切換手段を設け、
データ書込み要求の該第１のシーケンスでは該タ
グ部のみに当該要求の記憶アドレスを供給し、該
第２のシーケンスでは該データ部のみに当該要求
の記憶アドレスを供給し、該タグ部と該データ部
とは、個別に並列してアクセス動作を実行するよ
うに構成された本発明のバツフア制御方式によつ
て解決される。

〔作用〕

即ち、前記の従来方式のバツフアへのデータ書
込みにおいて、第１のシーケンスにおいては、タ
グ部２１を読み出して該当アドレスのデータがバ
ツフア２に保持されているか否か、保持されてい
る場合にはどのウエイかが得られればよく、第２
のシーケンスにおいては、第１シーケンスで得ら
れたウエイ番号を使つて、データ部２２にデータ
を書き込めばよく、両者とも本来はタグ部２１か
データ部２２かの一方のみの動作で足りる。

本発明はこの点に着目して、タグ部２１とデー
タ部２２を別個のアクセス要求による記憶アドレ
スによつて互いに独立に動作できる構成にするこ
とにより、上記第１シーケンスではタグ部２１に
のみアクセスし、第２シーケンスではデータ部２
２のみにアクセスする。

このようにするので、先行の書込み要求の第２
シーケンスが実行されるサイクルに、並行して他
の書込み要求の第１シーケンスを実行することが
可能になる。即ち前記例のS1、S2サイクルとB1、
B2サイクルとを並行できるから、書込み要求が
連続した場合にも第４以降の書込み要求を遅延し
ないで進めることができる。

又読出し要求は、従来通りタグ部２１とデータ
部２２を同時に読み出すが、このアクセスも、先
行の書込み要求の第２シーケンスが実行されるサ
イクルに、並行して実行することが可能になる。

但し、書込み先のウエイを同時に読み出すこと
は出来ないので、書込みと読出しのウエイが衝突
する場合には再アクセスが必要になつて、却つて
アクセス時間が遅延すること、及び制御を簡単に
することを考慮して、読出し要求が書込みの第２
シーケンスに重なる場合には、従来と同様にS1
サイクルと重ならなくなるまでB1サイクルを遅
延させる方式が妥当である。このようにした場合
には、従つて書込み要求が連続した後等の読出し
要求について従来と同様の遅延が残るが、前記の
とおりの書込み要求の処理遅延の改善によつてバ
ツフアの総合性能は向上する。

〔実施例〕

第１図は本発明の一実施例のバツフアの構成を
示すブロツク図である。図は第２図の従来例に対
応する部分で、同一の構成部分には同じ符号を付
す。又、B2レジスタ３及びOPAP４は従来と同
様に、第３図に示すようにEAR１と接続される。

本発明に基づき、バツフア２にはアドレス切換
手段としてセレクタ２８が追加される。セレクタ
２８はデータ部２２のブロツク選択入力線４２を
切り換えて、EAR１の第20〜25ビツトからのア
ドレス線40、又はOPAP４からのアドレス線41に
接続する機能を有する。

セレクタ２８はデータ部２２への書込みアクセ
ス即ちP_STサイクルで始まるシーケンスにより制
御され、その場合にはS1サイクルの間、アドレ
ス線４１がブロツク選択入力線４２に接続され
て、OPAP４の第20〜25ビツトによつて、データ
部２２のデータを書込むべきブロツクが指定され
る。

その他の場合には、EAR１の第20〜25ビツト
がデータ部２２とタグ部２１とのブロツク指定に
使われる。

第５図ａ，ｂは本実施例のタイミングを示す。
本実施例では、アクセス要求の選択において、書
込み要求の第１シーケンスと読出し要求とを区別
する必要があるので、前者を選択するサイクルを
P_CHK、後者を従来と同様にP_FCHとする。

第５図ａは書込み要求を連続して処理する場合
を示し、時刻50で４個の要求が重なるが、線51の
第１の要求のS1、S2サイクルはOPAP４からの
アドレスによつてデータ部２２で実行され、線52
の第４の要求のB1、B2サイクルはEAR１からの
アドレスによつてタグ部２１において実行される
ので、並行処理が可能である。この線52を前記第
４図の線34と比較して明らかなように、３サイク
ルの遅延が解消される。これは前記のように書込
みの第２シーケンスによるS1サイクルと、他の
書込みの第１シーケンスによるB1サイクルとを
本発明により並行して開始できるようにしたこと
によるので、第５図ａの図から容易に類推できる
ように、線52で示す第４の要求以後何個の書込み
要求が続いても、同様に遅延無く処理を進めるこ
とができることは明らかである。

なお、第５図ａの時刻50のタイミングで読出し
要求が発生した場合（即ち３個の書込み要求の後
の第４の要求が読出し要求であつた場合）には、
前記の考慮から第４図の線34の場合と同様に、先
行要求のS1サイクルが無くなるまでの３サイク
ル遅延させて処理を開始する。即ち書込み要求の
第２シーケンスと、読出し要求が同サイクルにな
つた場合には、書込みのS1サイクルではデータ
部２２のみを実行するので、タグ部２１は読出し
要求で使用できるが、制御を複雑にしないため
に、この場合には第５図ｂに示すように１サイク
ル遅延して読出し要求の処理を開始する。もし、
書込み要求が連続して先行していて、１サイクル
遅延してもなお他のS1サイクルと競合する場合
には更に１サイクル遅延し、このようにして最大
３サイクルの遅延が起こり得る。その結果とし
て、読出し要求の処理についてはタイミング上で
は従来と同様になる。

第５図ｂの場合を詳細に説明すると、時刻53で
線54で示す読出し要求が出た場合、同時に進行し
ている線55の書込みの第２シーケンスはOPAP４
のアドレスにより、データ部２２で実行され、線
54の要求は１サイクル後れて開始され、線54の
S1サイクルの終わる時刻56から、EAR１の読出
し要求アドレスがタグ部２１とデータ部２２に供
給されて読出し要求の処理が進行する。

〔発明の効果〕

以上の説明から明らかなように本発明によれ
ば、計算機システムにおける処理装置のバツフア
の使用効率が改善されるので、処理装置の性能向
上が得られるという著しい工業的効果がある。

【図面の簡単な説明】

第１図は本発明一実施例のバツフアの構成を示
すブロツク図、第２図は従来のバツフアの構成を
示すブロツク図、第３図はバツフアの制御タイミ
ング図、第４図及び第５図はアクセス要求間のタ
イミングを示す図である。 図において、１は実効アドレスレジスタ
（EAR）、２はバツフア、３はB2レジスタ、４は
オペランドアドレスポート（OPAP）、２１はタ
グ部、２２はデータ部、２３は比較器、２４はエ
ンコーダ、２５はウエイ番号レジスタ（WNR）、
２８はセレクタを示す。

Claims (1)

1. 【特許請求の範囲】 １ 計算機システムの処理装置によつてアクセス
   され、データ部と、タグ部とを有し、 該データ部は、所定の保持位置情報と、所与の
   記憶アドレスとによつて定まる記憶位置に、所与
   のデータを保持し、 該タグ部は、該記憶アドレスによつて定まる記
   憶位置に、該記憶アドレスの該データが該データ
   部に保持されている場合の該記憶位置を示す該保
   持位置情報を保持し、 所要の該記憶アドレスに従つて、所要のデータ
   を該データ部に書き込む場合には、該記憶アドレ
   スを使用して該タグ部にアクセスして該保持位置
   情報を保持する第１のシーケンスと、該データ部
   の該保持した記憶位置に該データを書き込む第２
   のシーケンスとに分けて、パイプライン式構成の
   制御回路によつて該シーケンスを続けて反復する
   ようにしたバツフアにおいて、 アドレス切換手段を設け、データ書込み要求の
   該第１のシーケンスでは該タグ部のみに当該要求
   の記憶アドレスを供給し、該第２のシーケンスで
   は該データ部のみに当該要求の記憶アドレスを供
   給し、 該タグ部と該データ部とは、個別に並行してア
   クセス動作を実行するように構成されていること
   を特徴とするバツフア制御方式。