JPH0644246B2 - キヤツシユメモリ制御方式 - Google Patents
キヤツシユメモリ制御方式Info
- Publication number
- JPH0644246B2 JPH0644246B2 JP60066619A JP6661985A JPH0644246B2 JP H0644246 B2 JPH0644246 B2 JP H0644246B2 JP 60066619 A JP60066619 A JP 60066619A JP 6661985 A JP6661985 A JP 6661985A JP H0644246 B2 JPH0644246 B2 JP H0644246B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- block
- address
- read
- cache memory
- Prior art date
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- Expired - Lifetime
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- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は，データ処理装置に於けるキャッシュメモリ制
御方式，特にブロック転送中のデータを使用する制御方
式に関する。
御方式，特にブロック転送中のデータを使用する制御方
式に関する。
従来，キャッシュメモリを有するデータ処理装置におい
ては，ブロック転送が行なわれると，そのブロック転送
が終了する時点，すなわち該ブロック中の最後のデータ
がキャッシュメモリへ書き込み終了時点より，上記ブロ
ック中のデータを有効にするための制御が行なわれてい
た。
ては，ブロック転送が行なわれると，そのブロック転送
が終了する時点，すなわち該ブロック中の最後のデータ
がキャッシュメモリへ書き込み終了時点より，上記ブロ
ック中のデータを有効にするための制御が行なわれてい
た。
したがって，ブロック転送中のデータを後続のリード要
求により使用する場合，ブロック転送終了まで待つこと
になる。このことは，上記後続のリード要求はキャッシ
ュメモリ中にデータがあるにもかかわらず，実質的にア
クセスタイムが遅延してしまうことを意味する。すなわ
ち，ブロック転送を起動したリード要求のアクセスタイ
ムは，リード対象のデータを主記憶装置より読み出して
要求元へ返すまでの時間だけではなく，ブロック転送に
要する時間も加えなければならないという欠点を持って
いた。
求により使用する場合，ブロック転送終了まで待つこと
になる。このことは，上記後続のリード要求はキャッシ
ュメモリ中にデータがあるにもかかわらず，実質的にア
クセスタイムが遅延してしまうことを意味する。すなわ
ち，ブロック転送を起動したリード要求のアクセスタイ
ムは，リード対象のデータを主記憶装置より読み出して
要求元へ返すまでの時間だけではなく，ブロック転送に
要する時間も加えなければならないという欠点を持って
いた。
又，ブロック転送を起動してからブロック転送の最初の
データが主記憶装置より返る前に，後続のリード要求を
受け付けて処理するキャッシュ制御方式に於いても，受
け付けたリード要求がブロック転送中のデータを使用し
なければこのリード要求は実行できるが、受け付けたリ
ード要求がブロック転送中のデータを使用する場合に、
リード対象であるデータがキャッシュメモリに書かれた
タイミングで該受け付けたリード要求を再開できるのに
もかかわらず、ブロック転送終了まで該受け付けたリー
ド要求の処理の実行を延ばさなければならないという欠
点を持っていた。
データが主記憶装置より返る前に，後続のリード要求を
受け付けて処理するキャッシュ制御方式に於いても，受
け付けたリード要求がブロック転送中のデータを使用し
なければこのリード要求は実行できるが、受け付けたリ
ード要求がブロック転送中のデータを使用する場合に、
リード対象であるデータがキャッシュメモリに書かれた
タイミングで該受け付けたリード要求を再開できるのに
もかかわらず、ブロック転送終了まで該受け付けたリー
ド要求の処理の実行を延ばさなければならないという欠
点を持っていた。
従って本発明の目的は、前述のようなブロック転送中の
データを使用するキャッシュメモリ制御方式に於いて、
現在ブロック転送中であるブロックに含まれているデー
タを、後続のリード要求がこのブロック転送終了まで待
つことなく、リード対象であるデータのキャッシュメモ
リに対する書き込み終了後に使用できる機能を実現する
ことに有る。さらに、この機能を最大限に利用するた
め、この後続のリード要求をリード対象であるデータを
キャッシュメモリへ書き込む前にキャッシュメモリが受
け付けた場合に、このリード要求の実行を保留しなが
ら、リード対象であるデータがキャッシュメモリに書か
れるを監視し、書き込まれた直後にこのリード要求を実
行可能とするタイミングでこのリード要求を再開させる
機能を実現することに有る。
データを使用するキャッシュメモリ制御方式に於いて、
現在ブロック転送中であるブロックに含まれているデー
タを、後続のリード要求がこのブロック転送終了まで待
つことなく、リード対象であるデータのキャッシュメモ
リに対する書き込み終了後に使用できる機能を実現する
ことに有る。さらに、この機能を最大限に利用するた
め、この後続のリード要求をリード対象であるデータを
キャッシュメモリへ書き込む前にキャッシュメモリが受
け付けた場合に、このリード要求の実行を保留しなが
ら、リード対象であるデータがキャッシュメモリに書か
れるを監視し、書き込まれた直後にこのリード要求を実
行可能とするタイミングでこのリード要求を再開させる
機能を実現することに有る。
［発明の構成］ 本発明によるキャッシュメモリ制御方式は、連続したア
ドレスのＮ個のデータにより構成されるブロックデータ
単位で主記憶装置よりデータを取り込みブロック転送を
行なうキャッシュメモリを有するデータ処理装置に於い
て、前記ブロックデータを前記キャッシュメモリへの書
き込み単位毎にＮ／２のサブブロックに分けて構成し、
２個のキャッシュライトレジスタを含み、１回の書き込
みサイクルで２個のデータを同時に書き込むようにし
て、１つのブロック転送をＮ／２の書き込みサイクルよ
り構成することにより該書き込みサイクルがマシンサイ
クルを連続的に使用せずに１つのブロック転送中に空サ
イクルを作る手段と、前記Ｎ／２のサブブロックに対応
するＮ／２個のサブブロック用フリップフロップを含
み、１つの書き込みサイクルにより前記キャッシュメモ
リへのデータを書き込みが終了すると対応する前記サブ
ブロック用フリップフロップをセットして書き込み単位
毎にデータの使用可能を示す手段と、データ要求元に対
して後続のリード要求を受け付けられることを示すアベ
イル信号を有効にして受け付けリードアドレスレジスタ
に格納した前記データ要求元からのリード要求のアドレ
スが、ブロック転送中のアドレスと同一のブロックアド
レスに於いて一致した場合は一時処理の実行を延ばし、
前記アベイル信号を停止するとともに、上記の実行を延
ばされたリード要求のアドレスを退避用アドレスレジス
タに退避させ、前記サブブロック用フリップフロップの
セットにより、待っていたブロック転送のアドレスが移
送された移送用アドレスレジスタのブロックアドレスと
前記退避用アドレスレジスタのブロックアドレスとを比
較すると共に、読み出し対象のデータが前記キャッシュ
メモリへ書き込まれる時期を判断し、前記退避用アドレ
スレジスタに退避したアドレスをリードアドレスセレク
タを通じて前記リードアドレスレジスタに移送して処理
を再開させる処理再開手段とを含んでいる。
ドレスのＮ個のデータにより構成されるブロックデータ
単位で主記憶装置よりデータを取り込みブロック転送を
行なうキャッシュメモリを有するデータ処理装置に於い
て、前記ブロックデータを前記キャッシュメモリへの書
き込み単位毎にＮ／２のサブブロックに分けて構成し、
２個のキャッシュライトレジスタを含み、１回の書き込
みサイクルで２個のデータを同時に書き込むようにし
て、１つのブロック転送をＮ／２の書き込みサイクルよ
り構成することにより該書き込みサイクルがマシンサイ
クルを連続的に使用せずに１つのブロック転送中に空サ
イクルを作る手段と、前記Ｎ／２のサブブロックに対応
するＮ／２個のサブブロック用フリップフロップを含
み、１つの書き込みサイクルにより前記キャッシュメモ
リへのデータを書き込みが終了すると対応する前記サブ
ブロック用フリップフロップをセットして書き込み単位
毎にデータの使用可能を示す手段と、データ要求元に対
して後続のリード要求を受け付けられることを示すアベ
イル信号を有効にして受け付けリードアドレスレジスタ
に格納した前記データ要求元からのリード要求のアドレ
スが、ブロック転送中のアドレスと同一のブロックアド
レスに於いて一致した場合は一時処理の実行を延ばし、
前記アベイル信号を停止するとともに、上記の実行を延
ばされたリード要求のアドレスを退避用アドレスレジス
タに退避させ、前記サブブロック用フリップフロップの
セットにより、待っていたブロック転送のアドレスが移
送された移送用アドレスレジスタのブロックアドレスと
前記退避用アドレスレジスタのブロックアドレスとを比
較すると共に、読み出し対象のデータが前記キャッシュ
メモリへ書き込まれる時期を判断し、前記退避用アドレ
スレジスタに退避したアドレスをリードアドレスセレク
タを通じて前記リードアドレスレジスタに移送して処理
を再開させる処理再開手段とを含んでいる。
［実施例］ 次に，本発明について実施例を挙げ，図面を参照して詳
細に説明する。
細に説明する。
第１図は本発明による実施例の構成を示すブロック図で
ある。図において，BAR １，ADR ２，SAR ３およびRAR
６はアドレスを格納するレジスタ，BDR ７，CWRE 4およ
びCWRO 5はデータを格納するレジスタである。データ要
求元よりリードアドレスパス１８を通じて与えられたリ
ードアドレスはADR ２へ格納される。このアドレスは，
アドレスセレクタ１２を通してアドレスアレイ及びデー
タアレイにより構成されるキャッシュメモリ部１０をア
クセスし，キャッシュメモリにデータがあれば，データ
セレクタ１３からリードデータパス１９を介してリード
データをデータ要求元へ返す。リード要求されたデータ
がキャッシュメモリになければ，リードアドレスをADR
２よりRAR ６へ移送し，メモリアドレスパス１４を介し
て主記憶装置に対しブロック転送を要求する。要求され
たブロックの転送は，メモリデータパス１５上のデータ
をリプライ信号１６のタイミングでRDR ７に格納するこ
とによって行なわれる。
ある。図において，BAR １，ADR ２，SAR ３およびRAR
６はアドレスを格納するレジスタ，BDR ７，CWRE 4およ
びCWRO 5はデータを格納するレジスタである。データ要
求元よりリードアドレスパス１８を通じて与えられたリ
ードアドレスはADR ２へ格納される。このアドレスは，
アドレスセレクタ１２を通してアドレスアレイ及びデー
タアレイにより構成されるキャッシュメモリ部１０をア
クセスし，キャッシュメモリにデータがあれば，データ
セレクタ１３からリードデータパス１９を介してリード
データをデータ要求元へ返す。リード要求されたデータ
がキャッシュメモリになければ，リードアドレスをADR
２よりRAR ６へ移送し，メモリアドレスパス１４を介し
て主記憶装置に対しブロック転送を要求する。要求され
たブロックの転送は，メモリデータパス１５上のデータ
をリプライ信号１６のタイミングでRDR ７に格納するこ
とによって行なわれる。
第２図は，第１図の実施例におけるブロック転送動作を
説明するためのタイムチャートである。このタイムチャ
ートの例は，第３図に示すごとく，６４バイトの１ブロ
ックデータが８バイトのデータパスを使用してブロック
転送される場合を示している。そして，タイムチャート
中の０〜７の数字は，第３図に於ける８バイトデータア
ドレス０〜７に対応している。又，Ａ〜Ｅの文字はリー
ド要求に対応している。第２図を参照し，リード要求Ａ
が８バイトデータアドレス０のデータを要求したとき，
キャッシュメモリにデータがなければ，ブロック転送が
起動されてリプライ信号１６によりRDR ７には８マシン
サイクルの間連続的にデータが転送される。このRDR ７
の使用により，キャッシュメモリ部１０へデータを書き
込むには，マシンサイクルを８回連続的に使用しなけれ
ばならない。しかし，キャッシュメモリ部１０への書き
込みのためにCWRE4およびCWRO5を使用することにより，
例えば８バイトデータアドレス０のデータをCWRE4へ格
納し，次のタイミングで８バイトデータアドレス１のデ
ータをCWRO5に格納すれば，キャッシュライト信号２０
を有効にすることによって書き込みサイクルを４回に短
縮し，１ブロック転送中に書き込みサイクルの空サイク
ルを作ること（第１の機能）が可能になる。
説明するためのタイムチャートである。このタイムチャ
ートの例は，第３図に示すごとく，６４バイトの１ブロ
ックデータが８バイトのデータパスを使用してブロック
転送される場合を示している。そして，タイムチャート
中の０〜７の数字は，第３図に於ける８バイトデータア
ドレス０〜７に対応している。又，Ａ〜Ｅの文字はリー
ド要求に対応している。第２図を参照し，リード要求Ａ
が８バイトデータアドレス０のデータを要求したとき，
キャッシュメモリにデータがなければ，ブロック転送が
起動されてリプライ信号１６によりRDR ７には８マシン
サイクルの間連続的にデータが転送される。このRDR ７
の使用により，キャッシュメモリ部１０へデータを書き
込むには，マシンサイクルを８回連続的に使用しなけれ
ばならない。しかし，キャッシュメモリ部１０への書き
込みのためにCWRE4およびCWRO5を使用することにより，
例えば８バイトデータアドレス０のデータをCWRE4へ格
納し，次のタイミングで８バイトデータアドレス１のデ
ータをCWRO5に格納すれば，キャッシュライト信号２０
を有効にすることによって書き込みサイクルを４回に短
縮し，１ブロック転送中に書き込みサイクルの空サイク
ルを作ること（第１の機能）が可能になる。
又，第３図に示すごとく，８バイトデータをキャッシュ
メモリへの書き込み単位毎にサブブロック０〜３として
定義すると，これ等サブブロックに対応してサブブロッ
クイネーブル・フリップフロッフ(F/F)８を構成するSBE
０〜SBE ３を設け，これによってサブブロックがキャ
ッシュメモリへの書き込み終了時に対応するサブブロッ
クイネーブルF/Fをセットする。このサブブロックイネ
ーブルF/Fによりブロック転送終了時，すなわち６４バ
イトのブロック全てをキャッシュメモリへ書き込む前に
データの使用可能を示すこと（第２の機能）ができる。
又，第１図に於けるアベイル信号１７は，データ要求元
に対して後続のリード要求を受け付けられることを示す
信号であるが，本発明の実施例はブロック転送が起動さ
れても後続のリード要求を受け付けるようになってお
り，キャッシュメモリにデータがあればキャッシュメモ
リよりデータを返し，キャッシュメモリにデータがなけ
れば次のブロック転送を起動するという処理を行なうこ
とによって，ブロック転送を起動してからブロック転送
の最初のデータが主記憶装置より返る前にアベイル信号
１７を有効にして後続のリード要求を受け付けること
（第３の機能）ができる。
メモリへの書き込み単位毎にサブブロック０〜３として
定義すると，これ等サブブロックに対応してサブブロッ
クイネーブル・フリップフロッフ(F/F)８を構成するSBE
０〜SBE ３を設け，これによってサブブロックがキャ
ッシュメモリへの書き込み終了時に対応するサブブロッ
クイネーブルF/Fをセットする。このサブブロックイネ
ーブルF/Fによりブロック転送終了時，すなわち６４バ
イトのブロック全てをキャッシュメモリへ書き込む前に
データの使用可能を示すこと（第２の機能）ができる。
又，第１図に於けるアベイル信号１７は，データ要求元
に対して後続のリード要求を受け付けられることを示す
信号であるが，本発明の実施例はブロック転送が起動さ
れても後続のリード要求を受け付けるようになってお
り，キャッシュメモリにデータがあればキャッシュメモ
リよりデータを返し，キャッシュメモリにデータがなけ
れば次のブロック転送を起動するという処理を行なうこ
とによって，ブロック転送を起動してからブロック転送
の最初のデータが主記憶装置より返る前にアベイル信号
１７を有効にして後続のリード要求を受け付けること
（第３の機能）ができる。
更に，上記のブロック転送を起動してからアベイル信号
１７を有効にしてリード要求を受け付け，ADR ２に格納
されたリード要求のアドレスが，ブロック転送中のアド
レスであるRAR ６に格納されたアドレスとブロックアド
レスにおいて一致した場合，既にブロック転送を起動し
ているデータを読み出し対象としているため，一時処理
の実行を延ばしてそのブロック転送を待つことになる。
そして，アベイル信号１７を無効にし，新しいリード要
求を受け付けないように制御するが，このタイミングで
は新しいリード要求が１つだけ受け付けられてADR ２に
格納されるため，上記の実行を延ばされたリード要求の
アドレスはSAR ３へ退避される。この退避されたリード
要求は，待っていたブロック転送のアドレスがBAR １へ
移送されてキャッシュメモリへ主記憶装置からのデータ
を書き込むのに対応して，サブブロックイネーブルF/F
がセットされることにより，BAR １のブロックアドレス
とSAR ３のブロックアドレスとを比較し，又，上記サブ
ブロックイネーブルF/Fにより読み出し対象のデータが
キャッシュメモリへ書き込まれる時期を判断する。すな
わち，ＳＡＲ３に退避されたリード要求が対象とするデ
ータが含まれるサブブロックに対応するサブブロックイ
ネーブルＦ／Ｆがセットれることにより、このリード要
求が処理可能となる。実際は処理可能の１サイクル前
に、言い換えればサブブロックイネーブルＦ／Ｆをセッ
トする指示信号によりこのリード要求を指示し、SAR ３
に退避したアドレスをリードアドレスセレクタ１１を通
じてADR ２へ移送することにより，処理を再開すること
（第４の機能）が可能になる。
１７を有効にしてリード要求を受け付け，ADR ２に格納
されたリード要求のアドレスが，ブロック転送中のアド
レスであるRAR ６に格納されたアドレスとブロックアド
レスにおいて一致した場合，既にブロック転送を起動し
ているデータを読み出し対象としているため，一時処理
の実行を延ばしてそのブロック転送を待つことになる。
そして，アベイル信号１７を無効にし，新しいリード要
求を受け付けないように制御するが，このタイミングで
は新しいリード要求が１つだけ受け付けられてADR ２に
格納されるため，上記の実行を延ばされたリード要求の
アドレスはSAR ３へ退避される。この退避されたリード
要求は，待っていたブロック転送のアドレスがBAR １へ
移送されてキャッシュメモリへ主記憶装置からのデータ
を書き込むのに対応して，サブブロックイネーブルF/F
がセットされることにより，BAR １のブロックアドレス
とSAR ３のブロックアドレスとを比較し，又，上記サブ
ブロックイネーブルF/Fにより読み出し対象のデータが
キャッシュメモリへ書き込まれる時期を判断する。すな
わち，ＳＡＲ３に退避されたリード要求が対象とするデ
ータが含まれるサブブロックに対応するサブブロックイ
ネーブルＦ／Ｆがセットれることにより、このリード要
求が処理可能となる。実際は処理可能の１サイクル前
に、言い換えればサブブロックイネーブルＦ／Ｆをセッ
トする指示信号によりこのリード要求を指示し、SAR ３
に退避したアドレスをリードアドレスセレクタ１１を通
じてADR ２へ移送することにより，処理を再開すること
（第４の機能）が可能になる。
第４図は，このような４つの機能を備えた第１図の実施
例において，リード要求Ａ，Ｂ，Ｃを処理する動作を説
明するための図である。この図において，リード要求
Ａ，Ｂ，Ｃはブロックアドレスが同一であり，６４バイ
ト以下のアドレスが示されている。すなわち，リード要
求Ａがキャッシュメモリにデータが無い時に起動させた
ブロック転送により，キャッシュメモリに書き込まれた
データをリード要求Ｂ，Ｃが読み出すことになる。再び
第２図のタイムチャートを参照し，リード要求Ａによっ
てブロック転送が起動された後に，リード要求Ｂがこの
ブロック転送によりキャッシュメモリに書き込まれるデ
ータを対象とするため，アベイル信号１７を無効にし，
その結果リード要求ＢがSAR ３へ，リード要求ＣがADR
２へ格納された状態でブロック転送が開始され，リード
要求Ｂ，Ｃが再開処理されていることが理解されよう。
すなわち，リード要求Ｂはサブブロック０のデータが有
効になればキャッシュメモリのライトサイクルの空サイ
クルを利用して処理できるから，サブブロックイネーブ
ルF/FであるSBE ０がセットされ，空サイクルのタイミ
ングＴ５でADR ２へアドレスを移送するためにタイミン
グＴ４に於いて再開タイミングが生じ，タイミングＴ５
で処理されてデータをデータ要求元へ返すことができ
る。又，このタイミングＴ５でSAR ３に格納されたリー
ド要求Ｃは，サブブロック２のデータが有効になるＴ９
まで処理が延ばされ，タイミングＴ８で再開タイミング
が生じ，タイミングＴ９で処理されてデータをデータ要
求元へ返すことができる。以後，アベイル信号１７は，
ADR ２およびSAR ３に未処理のリード要求がない場合，
キャッシュメモリのライトサイクルの空サイクルに合わ
せてタイミングＴ１０に有効となり，タイミングＴ１１
から後続のリード要求を受け付けることができる。
例において，リード要求Ａ，Ｂ，Ｃを処理する動作を説
明するための図である。この図において，リード要求
Ａ，Ｂ，Ｃはブロックアドレスが同一であり，６４バイ
ト以下のアドレスが示されている。すなわち，リード要
求Ａがキャッシュメモリにデータが無い時に起動させた
ブロック転送により，キャッシュメモリに書き込まれた
データをリード要求Ｂ，Ｃが読み出すことになる。再び
第２図のタイムチャートを参照し，リード要求Ａによっ
てブロック転送が起動された後に，リード要求Ｂがこの
ブロック転送によりキャッシュメモリに書き込まれるデ
ータを対象とするため，アベイル信号１７を無効にし，
その結果リード要求ＢがSAR ３へ，リード要求ＣがADR
２へ格納された状態でブロック転送が開始され，リード
要求Ｂ，Ｃが再開処理されていることが理解されよう。
すなわち，リード要求Ｂはサブブロック０のデータが有
効になればキャッシュメモリのライトサイクルの空サイ
クルを利用して処理できるから，サブブロックイネーブ
ルF/FであるSBE ０がセットされ，空サイクルのタイミ
ングＴ５でADR ２へアドレスを移送するためにタイミン
グＴ４に於いて再開タイミングが生じ，タイミングＴ５
で処理されてデータをデータ要求元へ返すことができ
る。又，このタイミングＴ５でSAR ３に格納されたリー
ド要求Ｃは，サブブロック２のデータが有効になるＴ９
まで処理が延ばされ，タイミングＴ８で再開タイミング
が生じ，タイミングＴ９で処理されてデータをデータ要
求元へ返すことができる。以後，アベイル信号１７は，
ADR ２およびSAR ３に未処理のリード要求がない場合，
キャッシュメモリのライトサイクルの空サイクルに合わ
せてタイミングＴ１０に有効となり，タイミングＴ１１
から後続のリード要求を受け付けることができる。
なお，上記第２図の参照において述べたような４つの機
能がないとすれば，リード要求Ａにより起動されたブロ
ック転送の対象となるデータを後続するリード要求Ｂが
読み出す場合，ブロック転送の終了時点，すなわち第２
図のタイムチャートにおける１ブロック中の全てのデー
タがキャッシュメモリへ書き込み終了時点であるタイミ
ングＴ１１まで処理が待たされることになる。
能がないとすれば，リード要求Ａにより起動されたブロ
ック転送の対象となるデータを後続するリード要求Ｂが
読み出す場合，ブロック転送の終了時点，すなわち第２
図のタイムチャートにおける１ブロック中の全てのデー
タがキャッシュメモリへ書き込み終了時点であるタイミ
ングＴ１１まで処理が待たされることになる。
以上の説明により明らかなように，本発明によれば，ブ
ロック転送の対象となるデータをリード対象とする後続
のリード要求をブロック転送の終了時点まで待たせるこ
となく，キャッシュメモリに対してリード対象となるデ
ータを、その書き込み終了後ブロック転送終了以前でも
使用可能とすることができる点において，処理効率を向
上すべく得られる効果は大きい。
ロック転送の対象となるデータをリード対象とする後続
のリード要求をブロック転送の終了時点まで待たせるこ
となく，キャッシュメモリに対してリード対象となるデ
ータを、その書き込み終了後ブロック転送終了以前でも
使用可能とすることができる点において，処理効率を向
上すべく得られる効果は大きい。
第１図は本発明による実施例の構成を示すブロック図，
第２図は，第１図の実施例におけるブロック転送の動作
を説明するためのタイムチャート，第３図は，第２図に
適用されるブロック転送対象の１ブロックを示す構成
例，第４図は，第２図のタイムチャートにおいて，ADR
２に格納されるリード要求のアドレスを示す構成例であ
る。 図において，１〜３，６はアドレスレジスタ，４，５，
７はデータレジスタ，８はサブブロックイネーブルF/
F，９は制御部，１０はキャッシュメモリ部，１１はリ
ードアドレスセレクタ，１２はアドレスセレクタ，１３
はデータセレクタである。
第２図は，第１図の実施例におけるブロック転送の動作
を説明するためのタイムチャート，第３図は，第２図に
適用されるブロック転送対象の１ブロックを示す構成
例，第４図は，第２図のタイムチャートにおいて，ADR
２に格納されるリード要求のアドレスを示す構成例であ
る。 図において，１〜３，６はアドレスレジスタ，４，５，
７はデータレジスタ，８はサブブロックイネーブルF/
F，９は制御部，１０はキャッシュメモリ部，１１はリ
ードアドレスセレクタ，１２はアドレスセレクタ，１３
はデータセレクタである。
Claims (1)
- 【請求項１】連続したアドレスのＮ個のデータにより構
成されるブロックデータ単位で主記憶装置よりデータを
取り込みブロック転送を行なうキャッシュメモリを有す
るデータ処理装置に於いて、 前記ブロックデータを前記キャッシュメモリへの書き込
み単位毎にＮ／２のサブブロックに分けて構成し、 ２個のキャッシュライトレジスタを含み、１回の書き込
みサイクルで２個のデータを同時に書き込むようにし
て、１つのブロック転送をＮ／２の書き込みサイクルよ
り構成することにより該書き込みサイクルがマシンサイ
クルを連続的に使用せずに１つのブロック転送中に空サ
イクルを作る手段と、 前記Ｎ／２のサブブロックに対応するＮ／２個のサブブ
ロック用フリップフロップを含み、１つの書き込みサイ
クルにより前記キャッシュメモリへのデータを書き込み
が終了すると対応する前記サブブロック用フリップフロ
ップをセットして書き込み単位毎にデータの使用可能を
示す手段と、 データ要求元に対して後続のリード要求を受け付けられ
ることを示すアベイル信号を有効にして受け付けリード
アドレスレジスタに格納した前記データ要求元からのリ
ード要求のアドレスが、ブロック転送中のアドレスと同
一のブロックアドレスに於いて一致した場合は一時処理
の実行を延ばし、前記アベイル信号を停止するととも
に、上記の実行を延ばされたリード要求のアドレスを退
避用アドレスレジスタに退避させ、前記サブブロック用
フリップフロップのセットにより、待っていたブロック
転送のアドレスが移送された移送用アドレスレジスタの
ブロックアドレスと前記退避用アドレスレジスタのブロ
ックアドレスとを比較すると共に、読み出し対象のデー
タが前記キャッシュメモリへ書き込まれる時期を判断
し、前記退避用アドレスレジスタに退避したアドレスを
リードアドレスセレクタを通じて前記リードアドレスレ
ジスタに移送して処理を再開させる処理再開手段とを含
むことを特徴とするキャッシュメモリ制御方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066619A JPH0644246B2 (ja) | 1985-04-01 | 1985-04-01 | キヤツシユメモリ制御方式 |
| US06/824,837 US4835678A (en) | 1985-02-01 | 1986-02-03 | Cache memory circuit for processing a read request during transfer of a data block |
| DE8686101357T DE3688400T2 (de) | 1985-02-01 | 1986-02-03 | Cachespeicherschaltung geeignet zur verarbeitung einer leseanforderung waehrend der uebertragung eines datenblocks. |
| EP86101357A EP0189944B1 (en) | 1985-02-01 | 1986-02-03 | Cache memory circuit capable of processing a read request during transfer of a data block |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066619A JPH0644246B2 (ja) | 1985-04-01 | 1985-04-01 | キヤツシユメモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61228540A JPS61228540A (ja) | 1986-10-11 |
| JPH0644246B2 true JPH0644246B2 (ja) | 1994-06-08 |
Family
ID=13321083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60066619A Expired - Lifetime JPH0644246B2 (ja) | 1985-02-01 | 1985-04-01 | キヤツシユメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644246B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6429953A (en) * | 1987-07-25 | 1989-01-31 | Fujitsu Ltd | Controller for buffer move-in of buffer storage system |
| JPH03225541A (ja) * | 1990-01-31 | 1991-10-04 | Agency Of Ind Science & Technol | キャッシュメモリ装置 |
| JPH07105128A (ja) * | 1993-10-07 | 1995-04-21 | Mitsubishi Electric Corp | データ転送装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57167188A (en) * | 1981-04-06 | 1982-10-14 | Nippon Telegr & Teleph Corp <Ntt> | Buffer memory controlling system |
| JPS5996584A (ja) * | 1982-11-24 | 1984-06-04 | Nec Corp | 情報処理装置 |
-
1985
- 1985-04-01 JP JP60066619A patent/JPH0644246B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61228540A (ja) | 1986-10-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |