JPH0752410B2 - キャッシュメモリ制御方式 - Google Patents
キャッシュメモリ制御方式Info
- Publication number
- JPH0752410B2 JPH0752410B2 JP60016401A JP1640185A JPH0752410B2 JP H0752410 B2 JPH0752410 B2 JP H0752410B2 JP 60016401 A JP60016401 A JP 60016401A JP 1640185 A JP1640185 A JP 1640185A JP H0752410 B2 JPH0752410 B2 JP H0752410B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- block
- cache memory
- write
- read request
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に於けるキャッシュメモリ制御
方式に関し，特にブロック転送中のデータを使用する制
御方式に関する。
方式に関し，特にブロック転送中のデータを使用する制
御方式に関する。
従来，キャッシュメモリを有するデータ処理装置では，
ブロック転送が行なわれると該ブロック中のデータはブ
ロック転送が終了する時点，すなわちブロック中の最後
のデータがキャッシュメモリへ書き込み終了する時点よ
り有効となる制御が行なわれていた。
ブロック転送が行なわれると該ブロック中のデータはブ
ロック転送が終了する時点，すなわちブロック中の最後
のデータがキャッシュメモリへ書き込み終了する時点よ
り有効となる制御が行なわれていた。
このため，ブロック転送中のデータを後続のリード要求
が使用したい場合，ブロック転送終了まで待つことにな
り，このことは後続のリード要求はキャッシュメモリ中
にデータがあるにもかかわらず実質的にアクセスタイム
がのびてしまうことになる。すなわち，ブロック転送を
起動したリード要求のアクセスタイムは，リード対象の
データを主記憶装置より読み出して要求元へ返すまでの
時間だけでなく，ブロック転送に要する時間も加えなけ
ればならないという欠点を持っていた。
が使用したい場合，ブロック転送終了まで待つことにな
り，このことは後続のリード要求はキャッシュメモリ中
にデータがあるにもかかわらず実質的にアクセスタイム
がのびてしまうことになる。すなわち，ブロック転送を
起動したリード要求のアクセスタイムは，リード対象の
データを主記憶装置より読み出して要求元へ返すまでの
時間だけでなく，ブロック転送に要する時間も加えなけ
ればならないという欠点を持っていた。
一方、特開昭59−96584号公報には、主記憶装置からの
ブロック転送によるキャッシュメモリの書き込みの際
に、ブロック転送のデータ幅より増加したデータ幅でキ
ャッシュメモリへ書き込む手段を設けて、ブロック転送
中のキャッシュメモリへの後続のリード要求を行うこと
を可能とした方法が開示されている。しかしながら、こ
の方法においても、ブロック転送中のブロックのデータ
が後続のリード要求の対象である場合は、ブロック転送
終了までリード要求が待たされることになる。
ブロック転送によるキャッシュメモリの書き込みの際
に、ブロック転送のデータ幅より増加したデータ幅でキ
ャッシュメモリへ書き込む手段を設けて、ブロック転送
中のキャッシュメモリへの後続のリード要求を行うこと
を可能とした方法が開示されている。しかしながら、こ
の方法においても、ブロック転送中のブロックのデータ
が後続のリード要求の対象である場合は、ブロック転送
終了までリード要求が待たされることになる。
本発明は１つのブロック転送が複数の書き込みサイクル
から構成されている点に着目してブロック転送対象のデ
ータを書き込み単位毎にその有効性を判断するようにし
たものであり，ブロック転送の対象となるデータを，後
続のリード要求がブロック転送終了まで待つことなくキ
ャッシュメモリに対する書き込み終了後に使用できるよ
うなキャッシュメモリ制御方式を提供することを目的と
する。
から構成されている点に着目してブロック転送対象のデ
ータを書き込み単位毎にその有効性を判断するようにし
たものであり，ブロック転送の対象となるデータを，後
続のリード要求がブロック転送終了まで待つことなくキ
ャッシュメモリに対する書き込み終了後に使用できるよ
うなキャッシュメモリ制御方式を提供することを目的と
する。
本発明は，連続したアドレスのデータにより構成される
ブロック単位で主記憶装置よりデータを取り込む手段で
あるブロック転送を行なうキャッシュメモリを有するデ
ータ処理装置に於いて,1つのブロック転送は複数の書き
込みサイクルより構成され該書き込みサイクルはマシン
サイクルを連続的に使用せず１つのブロック転送中に空
サイクルを作る手段と,1つの書き込みサイクルによりキ
ャッシュメモリへデータを書き込むのに対応し書き込み
単位毎にデータの使用可能を示す手段と，前記空サイク
ルに合わせてリード要求を受け付けキャッシュメモリへ
のリード要求を処理する手段とを有することを特徴とす
るキャッシュメモリ制御方式である。
ブロック単位で主記憶装置よりデータを取り込む手段で
あるブロック転送を行なうキャッシュメモリを有するデ
ータ処理装置に於いて,1つのブロック転送は複数の書き
込みサイクルより構成され該書き込みサイクルはマシン
サイクルを連続的に使用せず１つのブロック転送中に空
サイクルを作る手段と,1つの書き込みサイクルによりキ
ャッシュメモリへデータを書き込むのに対応し書き込み
単位毎にデータの使用可能を示す手段と，前記空サイク
ルに合わせてリード要求を受け付けキャッシュメモリへ
のリード要求を処理する手段とを有することを特徴とす
るキャッシュメモリ制御方式である。
次に，本発明について図面を参照して詳細に説明する。
第１図は本発明の実施例を示すブロック図である。デー
タ要求元よりリードアドレスパス15を通じてリードアド
レスをアドレスレジスタADR（以下,ADRと略称する）２
へ格納する。該アドレスはアドレスセレクタ10を通して
アドレスアレイ及びデータアレイより構成されるキャッ
シュメモリ９をアクセスし，キャッシュメモリ９にデー
タがあればデータセレクタ11及びリードデータパス16を
通してリードデータをデータ要求元へ返す。リード要求
されたデータがキャッシュメモリ９になければ，リード
アドレスをADR2よりリードアドレスレジスタRAR（以下,
RARと略称する）５へ移送し，メモリアドレスパス12を
使用して主記憶装置に対しブロック転送を要求する。要
求したブロック転送はメモリデータパス13上のデータを
リプライ信号14のタイミングでリードデータレジスタRD
R（以下,RDRと略称する）６に格納することにより行な
われる。BARはブロックロードアドレスレジスタであ
る。
タ要求元よりリードアドレスパス15を通じてリードアド
レスをアドレスレジスタADR（以下,ADRと略称する）２
へ格納する。該アドレスはアドレスセレクタ10を通して
アドレスアレイ及びデータアレイより構成されるキャッ
シュメモリ９をアクセスし，キャッシュメモリ９にデー
タがあればデータセレクタ11及びリードデータパス16を
通してリードデータをデータ要求元へ返す。リード要求
されたデータがキャッシュメモリ９になければ，リード
アドレスをADR2よりリードアドレスレジスタRAR（以下,
RARと略称する）５へ移送し，メモリアドレスパス12を
使用して主記憶装置に対しブロック転送を要求する。要
求したブロック転送はメモリデータパス13上のデータを
リプライ信号14のタイミングでリードデータレジスタRD
R（以下,RDRと略称する）６に格納することにより行な
われる。BARはブロックロードアドレスレジスタであ
る。
第２図は１ブロックの形式を，第３図に示すごとく64バ
イトの１ブロックデータを８バイトのデータパスを使用
して，第１図の回路がブロック転送を行なう時のタイム
チャートである。タイムチャート中の０〜７の数字は，
第３図に於ける８バイトデータアドレス０〜７に対応し
ている。また,A〜Ｇの文字はリード要求に対応してい
る。
イトの１ブロックデータを８バイトのデータパスを使用
して，第１図の回路がブロック転送を行なう時のタイム
チャートである。タイムチャート中の０〜７の数字は，
第３図に於ける８バイトデータアドレス０〜７に対応し
ている。また,A〜Ｇの文字はリード要求に対応してい
る。
第２図のタイムチャートに於いて，リード要求Ａが８バ
イトデータアドレス０のデータを要求してキャッシュメ
モリ９にデータがない場合，ブロック転送が起動され，
リプライ信号14によりRDR6には８マシンサイクル連続的
にデータが転送される。RDR6を使用してキャッシュメモ
リ９へデータを書き込むと，マシンサイクルを８回連続
的に使用しなければならない。そこで，キャッシュメモ
リ９への書き込みのためにキャッシュライト（偶数）レ
ジスタCWRE（以下,CWREと略称する）3,キャッシュライ
ト（奇数）レジスタCWRO（以下,CWROと略称する）４を
使用することにより，例えば８バイトデータアドレス０
のデータをCWRE3へ格納し，次のタイミングで８バイト
データアドレス１のデータをCWRO4へ格納して、連続す
る２つのデータが揃った時にのみキャッシュライト信号
18を有効にすることにより，書き込みサイクルを４回に
して空サイクルを作る手段が実現される。
イトデータアドレス０のデータを要求してキャッシュメ
モリ９にデータがない場合，ブロック転送が起動され，
リプライ信号14によりRDR6には８マシンサイクル連続的
にデータが転送される。RDR6を使用してキャッシュメモ
リ９へデータを書き込むと，マシンサイクルを８回連続
的に使用しなければならない。そこで，キャッシュメモ
リ９への書き込みのためにキャッシュライト（偶数）レ
ジスタCWRE（以下,CWREと略称する）3,キャッシュライ
ト（奇数）レジスタCWRO（以下,CWROと略称する）４を
使用することにより，例えば８バイトデータアドレス０
のデータをCWRE3へ格納し，次のタイミングで８バイト
データアドレス１のデータをCWRO4へ格納して、連続す
る２つのデータが揃った時にのみキャッシュライト信号
18を有効にすることにより，書き込みサイクルを４回に
して空サイクルを作る手段が実現される。
また，第３図に示すごとく８バイトデータをキャッシュ
メモリへの書き込み単位毎にサブブロック０〜３を定義
すると，該サブブロックに対応しサブブロックイネーブ
ルF/F7であるSBE0〜SBE3を設け，サブブロックがキャッ
シュメモリへの書き込み終了時に対応するサブブロック
イネーブルSBE0〜SBE3をセットする。このサブブロック
イネーブルF/F7によりブロック転送終了時，すなわち64
バイトのブロックすべてをキャッシュメモリへ書き込む
前にデータの使用可能を示す手段が実現される。
メモリへの書き込み単位毎にサブブロック０〜３を定義
すると，該サブブロックに対応しサブブロックイネーブ
ルF/F7であるSBE0〜SBE3を設け，サブブロックがキャッ
シュメモリへの書き込み終了時に対応するサブブロック
イネーブルSBE0〜SBE3をセットする。このサブブロック
イネーブルF/F7によりブロック転送終了時，すなわち64
バイトのブロックすべてをキャッシュメモリへ書き込む
前にデータの使用可能を示す手段が実現される。
更に、第１図に於けるアベイル信号17はデータ要求元に
対し後続のリード要求を受け付けられることを示す信号
である。第２図のタイムチャートに示すごとく，キャッ
シュメモリ９の書き込みサイクル，すなわちキャッシュ
ライト信号18のタイミングに合わせてアベイル信号17を
セットし，このタイミングで受け付けたリード要求の処
理を空サイクルに合わすことにより，空サイクルに合わ
せてリード要求を受け付け，キャッシュメモリ９へのリ
ード要求を処理する手段が実現される。
対し後続のリード要求を受け付けられることを示す信号
である。第２図のタイムチャートに示すごとく，キャッ
シュメモリ９の書き込みサイクル，すなわちキャッシュ
ライト信号18のタイミングに合わせてアベイル信号17を
セットし，このタイミングで受け付けたリード要求の処
理を空サイクルに合わすことにより，空サイクルに合わ
せてリード要求を受け付け，キャッシュメモリ９へのリ
ード要求を処理する手段が実現される。
以上説明した３つの手段を具備した第１図の構成で第４
図に示すリード要求A,B,C,Dを処理する動作を説明す
る。リード要求A,B,C,Dはブロックアドレスが同一であ
り,64バイト以下のアドレスが第４図に示してある。す
なわちリード要求Ａがキャッシュメモリにデータが無い
時に起動されたブロック転送によってキャッシュメモリ
に書き込まれるデータをリード要求B,C,Dが読み出すこ
とになる。第２図のタイムチャートは前記リード要求Ａ
によって起動されたブロック転送中に，リード要求B,C,
Dが空サイクルを利用してキャッシュメモリよりデータ
を読み出し，リード要求元へデータ転送タイミング時に
返すことを示している。
図に示すリード要求A,B,C,Dを処理する動作を説明す
る。リード要求A,B,C,Dはブロックアドレスが同一であ
り,64バイト以下のアドレスが第４図に示してある。す
なわちリード要求Ａがキャッシュメモリにデータが無い
時に起動されたブロック転送によってキャッシュメモリ
に書き込まれるデータをリード要求B,C,Dが読み出すこ
とになる。第２図のタイムチャートは前記リード要求Ａ
によって起動されたブロック転送中に，リード要求B,C,
Dが空サイクルを利用してキャッシュメモリよりデータ
を読み出し，リード要求元へデータ転送タイミング時に
返すことを示している。
すなわちリード要求Ａによってブロック転送が起動さ
れ,RDR6に対象データが格納されたタイミングT2でリー
ド要求元へデータ転送を行ない，アベイル信号17がタイ
ミングT4でセットされて受け付けたリード要求Ｂはタイ
ミングT5の空サイクルを使用してリード処理を行なう。
しかし，このタイミングではサブブロック０がキャッシ
ュメモリへの書き込みを終了し，サブブロックイネーブ
ルF/F SBE0がセットしていることより，サブブロック０
のデータを読み出すリード要求Ｂはキャッシュメモリの
データを使用してタイミングT5でリード要求元へデータ
を返すことができる。続いて，サブブロック１のデータ
を読み出すリード要求C,サブブロック２のデータを読み
出すリード要求Ｄは，タイミングT7,T9でキャッシュメ
モリのデータをリード要求元へデータを返すことができ
る。
れ,RDR6に対象データが格納されたタイミングT2でリー
ド要求元へデータ転送を行ない，アベイル信号17がタイ
ミングT4でセットされて受け付けたリード要求Ｂはタイ
ミングT5の空サイクルを使用してリード処理を行なう。
しかし，このタイミングではサブブロック０がキャッシ
ュメモリへの書き込みを終了し，サブブロックイネーブ
ルF/F SBE0がセットしていることより，サブブロック０
のデータを読み出すリード要求Ｂはキャッシュメモリの
データを使用してタイミングT5でリード要求元へデータ
を返すことができる。続いて，サブブロック１のデータ
を読み出すリード要求C,サブブロック２のデータを読み
出すリード要求Ｄは，タイミングT7,T9でキャッシュメ
モリのデータをリード要求元へデータを返すことができ
る。
もし，前記３つの手段がないとすれば，リード要求Ａに
より起動されたブロック転送の対象となるデータを後続
するリード要求Ｂが読み出す場合，ブロック転送の終了
時点，すなわち第２図のタイムチャートで１ブロック中
のすべてのデータがキャッシュメモリへ書き込まれた終
了時点であるタイミングT11まで処理が待たされること
になる。
より起動されたブロック転送の対象となるデータを後続
するリード要求Ｂが読み出す場合，ブロック転送の終了
時点，すなわち第２図のタイムチャートで１ブロック中
のすべてのデータがキャッシュメモリへ書き込まれた終
了時点であるタイミングT11まで処理が待たされること
になる。
本発明は以上説明したように，空サイクルをつくる手段
とデータの使用可能を示す手段とキャッシュメモリへの
リード要求を処理する手段との３つの手段を具備するこ
とにより，ブロック転送の対象となるデータを後続のリ
ード要求がブロック転送終了まで待つことなくキャッシ
ュメモリに対し書き込み終了後使用可能となる。
とデータの使用可能を示す手段とキャッシュメモリへの
リード要求を処理する手段との３つの手段を具備するこ
とにより，ブロック転送の対象となるデータを後続のリ
ード要求がブロック転送終了まで待つことなくキャッシ
ュメモリに対し書き込み終了後使用可能となる。
第１図は本発明の実施例を示すブロック図，第２図は第
１図に示した回路がブロック転送を行なう時のタイムチ
ャート図，第３図はブロック転送の対象の１ブロックの
構成例，第４図は第２図のタイムチャートに於いてアド
レスレジスタADRに格納されるリード要求のアドレスを
示す。 図中,ADRはアドレスレジスタ,BARはブロックロードアド
レスレジスタ,RARはリードアドレスレジスタ,RDRはリー
ドデータレジスタ,CWREはキャッシュライト（偶数）レ
ジスタ,CWROはキャッシュライト（奇数）レジスタ。
１図に示した回路がブロック転送を行なう時のタイムチ
ャート図，第３図はブロック転送の対象の１ブロックの
構成例，第４図は第２図のタイムチャートに於いてアド
レスレジスタADRに格納されるリード要求のアドレスを
示す。 図中,ADRはアドレスレジスタ,BARはブロックロードアド
レスレジスタ,RARはリードアドレスレジスタ,RDRはリー
ドデータレジスタ,CWREはキャッシュライト（偶数）レ
ジスタ,CWROはキャッシュライト（奇数）レジスタ。
Claims (1)
- 【請求項１】連続したアドレスのＮ個のデータにより構
成されるブロックデータ単位で主記憶装置よりデータを
取り込みブロック転送を行うキャッシュメモリを有する
データ処理装置に於いて、 転送中のブロックにおける前記ブロックデータを前記キ
ャッシュメモリへの書き込み単位毎にN/2のサブブロッ
クに分け、 ２個のキャッシュライトレジスタを含んで１回の書き込
みサイクルで２個のデータを同時に書き込むようにし
て、１つのブロック転送をN/2の書き込みサイクルより
構成することにより該書き込みサイクルがマシンサイク
ルを連続的に使用せずに１つのブロック転送中に空サイ
クルを作る手段と、 前記転送中のブロックにおけるN/2のサブブロックに対
応するN/2個のサブブロック用フリップフロップを含
み、１つの書き込みサイクルにより前記キャッシュメモ
リへのデータの書き込みが終了すると対応する前記サブ
ブロック用フリップフロップをセットして書き込み単位
毎にデータの使用可能を示す手段と、 前記空サイクルに合わせてリード要求を受け付け前記キ
ャッシュメモリへのリード要求を処理する手段とを具備
することを特徴とするキャッシュメモリ制御方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60016401A JPH0752410B2 (ja) | 1985-02-01 | 1985-02-01 | キャッシュメモリ制御方式 |
| US06/824,837 US4835678A (en) | 1985-02-01 | 1986-02-03 | Cache memory circuit for processing a read request during transfer of a data block |
| DE8686101357T DE3688400T2 (de) | 1985-02-01 | 1986-02-03 | Cachespeicherschaltung geeignet zur verarbeitung einer leseanforderung waehrend der uebertragung eines datenblocks. |
| EP86101357A EP0189944B1 (en) | 1985-02-01 | 1986-02-03 | Cache memory circuit capable of processing a read request during transfer of a data block |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60016401A JPH0752410B2 (ja) | 1985-02-01 | 1985-02-01 | キャッシュメモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61177557A JPS61177557A (ja) | 1986-08-09 |
| JPH0752410B2 true JPH0752410B2 (ja) | 1995-06-05 |
Family
ID=11915221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60016401A Expired - Lifetime JPH0752410B2 (ja) | 1985-02-01 | 1985-02-01 | キャッシュメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752410B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105128A (ja) * | 1993-10-07 | 1995-04-21 | Mitsubishi Electric Corp | データ転送装置 |
| JP6287571B2 (ja) * | 2014-05-20 | 2018-03-07 | 富士通株式会社 | 演算処理装置、情報処理装置、及び、演算処理装置の制御方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5996584A (ja) * | 1982-11-24 | 1984-06-04 | Nec Corp | 情報処理装置 |
-
1985
- 1985-02-01 JP JP60016401A patent/JPH0752410B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61177557A (ja) | 1986-08-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |