JPH04293136A - キャッシュ制御方式 - Google Patents
キャッシュ制御方式Info
- Publication number
- JPH04293136A JPH04293136A JP3080507A JP8050791A JPH04293136A JP H04293136 A JPH04293136 A JP H04293136A JP 3080507 A JP3080507 A JP 3080507A JP 8050791 A JP8050791 A JP 8050791A JP H04293136 A JPH04293136 A JP H04293136A
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- Japan
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- 238000001514 detection method Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はキャッシュ制御方式に係
わり、特にブロックデータおよびディレクトリの書込み
制御を実現するためのキャッシュ制御方式に関するもの
である。
わり、特にブロックデータおよびディレクトリの書込み
制御を実現するためのキャッシュ制御方式に関するもの
である。
【０００２】
【従来の技術】従来、この種のキャッシュ制御は、主記
憶上の連続した数ワードのデータを１ブロックと定義し
、任意のブロック数を格納するキャッシュメモリおよび
このキャッシュメモリに有効なブロックデータ（以下、
単にブロックと呼称する）が存在するか否かを示す情報
（ディレクトリ）を格納するキャッシュディレクトリを
持つ。そして、中央処理装置（以下、ＣＰＵと呼称する
）からの主記憶読出し時に、キャッシュメモリに有効な
データが存在する（キャッシュヒット）か否（キャッシ
ュミスヒット）かがチェックされ、キャッシュヒットな
らばキャッシュメモリから読出したデータをＣＰＵに出
力し、キャッシュミスヒットならば、主記憶から所望デ
ータを含むブロックを読出す（以下、本動作をブロック
リードと呼称する）。このブロックリードにより１ブロ
ックを構成する数ワードのデータが主記憶から順次読出
される。
憶上の連続した数ワードのデータを１ブロックと定義し
、任意のブロック数を格納するキャッシュメモリおよび
このキャッシュメモリに有効なブロックデータ（以下、
単にブロックと呼称する）が存在するか否かを示す情報
（ディレクトリ）を格納するキャッシュディレクトリを
持つ。そして、中央処理装置（以下、ＣＰＵと呼称する
）からの主記憶読出し時に、キャッシュメモリに有効な
データが存在する（キャッシュヒット）か否（キャッシ
ュミスヒット）かがチェックされ、キャッシュヒットな
らばキャッシュメモリから読出したデータをＣＰＵに出
力し、キャッシュミスヒットならば、主記憶から所望デ
ータを含むブロックを読出す（以下、本動作をブロック
リードと呼称する）。このブロックリードにより１ブロ
ックを構成する数ワードのデータが主記憶から順次読出
される。
【０００３】そして、読みだしたデータは順次キャッシ
ュメモリに書込み、同時に所望データをＣＰＵに出力し
、キャッシュディレクトリの更新を行う。このとき、Ｃ
ＰＵからの主記憶読出し時間を最小にするために、ブロ
ックリードにより最初に主記憶から読出すデータは、Ｃ
ＰＵに出力するデータとしている。ＣＰＵは所望データ
を受け取ると、次の主記憶アクセスあるいは演算の実行
等が可能となる。
ュメモリに書込み、同時に所望データをＣＰＵに出力し
、キャッシュディレクトリの更新を行う。このとき、Ｃ
ＰＵからの主記憶読出し時間を最小にするために、ブロ
ックリードにより最初に主記憶から読出すデータは、Ｃ
ＰＵに出力するデータとしている。ＣＰＵは所望データ
を受け取ると、次の主記憶アクセスあるいは演算の実行
等が可能となる。
【０００４】
【発明が解決しようとする課題】上述した従来のキャッ
シュ制御方式では、ＣＰＵからの主記憶読出しデータが
キャッシュミスヒットすると、ブロックリードにより主
記憶からブロックを読出し、ＣＰＵに所望データを出力
するとともに、キャッシュメモリに順次格納し、キャッ
シュディレクトリを更新する。このとき、所望データを
最初に主記憶から読出しＣＰＵに出力するが、ＣＰＵか
らの主記憶読出しが連続すると、１ブロックのデータが
全てキャッシュメモリに書込まれた後でなければ、次の
主記憶読出しデータがキャッシュヒットかキャッシュミ
スヒットかがチェックできない（キャッシュビジーと呼
称する）という課題があった。
シュ制御方式では、ＣＰＵからの主記憶読出しデータが
キャッシュミスヒットすると、ブロックリードにより主
記憶からブロックを読出し、ＣＰＵに所望データを出力
するとともに、キャッシュメモリに順次格納し、キャッ
シュディレクトリを更新する。このとき、所望データを
最初に主記憶から読出しＣＰＵに出力するが、ＣＰＵか
らの主記憶読出しが連続すると、１ブロックのデータが
全てキャッシュメモリに書込まれた後でなければ、次の
主記憶読出しデータがキャッシュヒットかキャッシュミ
スヒットかがチェックできない（キャッシュビジーと呼
称する）という課題があった。
【０００５】
【課題を解決するための手段】本発明のキャッシュ制御
方式は、主記憶の１ブロック単位を所望ブロック数格納
するキャッシュメモリと、１ブロックを格納するブロッ
クレジスタと、上記キャッシュメモリに有効なブロック
データが格納されているか否かを示す情報であるディレ
クトリを格納するキャッシュディレクトリと、上記ブロ
ックレジスタに格納されるブロックデータのディレクト
リを格納するディレクトリレジスタと、中央処理装置か
らの主記憶読出しデータが上記キャッシュメモリに存在
するか否かを検出する第１のヒット検出回路と、上記主
記憶読出しデータが上記ブロックレジスタに存在するか
否かを検出する第２のヒット検出回路と、上記キャッシ
ュメモリへ上記ブロックレジスタに格納されているブロ
ックデータを書込むキャッシュメモリ書込み信号と，上
記ブロックレジスタへ主記憶からの読出しデータを書込
むブロックレジスタ書込み信号と，上記キャッシュディ
レクトリへ上記ディレクトリレジスタに格納されている
ディレクトリを書込むキャッシュディレクトリ書込み信
号と，上記ディレクトリレジスタへ上記ブロックレジス
タに格納されるブロックデータのディレクトリを書込む
ディレクトリレジスタ書込み信号および上記中央処理装
置へ出力するデータを選択するデータ選択信号を含む各
種制御信号の生成および主記憶アクセスを制御する制御
回路を有し、主記憶読出しデータが上記キャッシュメモ
リおよび上記ブロックレジスタに存在しなかったとき発
生する主記憶からのブロックデータ読出しサイクル中に
、上記ブロックレジスタに格納されている有効なブロッ
クデータおよび上記ディレクトリレジスタに格納されて
いる有効なディレクトリをそれぞれ上記キャッシュメモ
リおよび上記キャッシュディレクトリに書込むようにし
たものである。
方式は、主記憶の１ブロック単位を所望ブロック数格納
するキャッシュメモリと、１ブロックを格納するブロッ
クレジスタと、上記キャッシュメモリに有効なブロック
データが格納されているか否かを示す情報であるディレ
クトリを格納するキャッシュディレクトリと、上記ブロ
ックレジスタに格納されるブロックデータのディレクト
リを格納するディレクトリレジスタと、中央処理装置か
らの主記憶読出しデータが上記キャッシュメモリに存在
するか否かを検出する第１のヒット検出回路と、上記主
記憶読出しデータが上記ブロックレジスタに存在するか
否かを検出する第２のヒット検出回路と、上記キャッシ
ュメモリへ上記ブロックレジスタに格納されているブロ
ックデータを書込むキャッシュメモリ書込み信号と，上
記ブロックレジスタへ主記憶からの読出しデータを書込
むブロックレジスタ書込み信号と，上記キャッシュディ
レクトリへ上記ディレクトリレジスタに格納されている
ディレクトリを書込むキャッシュディレクトリ書込み信
号と，上記ディレクトリレジスタへ上記ブロックレジス
タに格納されるブロックデータのディレクトリを書込む
ディレクトリレジスタ書込み信号および上記中央処理装
置へ出力するデータを選択するデータ選択信号を含む各
種制御信号の生成および主記憶アクセスを制御する制御
回路を有し、主記憶読出しデータが上記キャッシュメモ
リおよび上記ブロックレジスタに存在しなかったとき発
生する主記憶からのブロックデータ読出しサイクル中に
、上記ブロックレジスタに格納されている有効なブロッ
クデータおよび上記ディレクトリレジスタに格納されて
いる有効なディレクトリをそれぞれ上記キャッシュメモ
リおよび上記キャッシュディレクトリに書込むようにし
たものである。
【０００６】
【作用】本発明においては、キャッシュミスヒット時の
ブロックリードにより主記憶から読出されるブロックを
格納するブロックレジスタおよびこのブロックレジスタ
に格納されるブロックのディレクトリを格納するディレ
クトリレジスタを設け、ＣＰＵからの主記憶読出し時、
所望データがキャッシュメモリあるいはブロックレジス
タに存在するか否かを判定し、どちらにも存在しない（
キャッシュミスヒット）場合、ブロックリードにより主
記憶から所望データを含むブロックの読出しを行い、ま
た、ブロックがブロックレジスタに格納されるまでに、
前回発生したキャッシュミスヒット時のブロックリード
によってブロックレジスタおよびディレクトリレジスタ
に格納されているブロックおよびディレクトリをそれぞ
れキャッシュメモリおよびキャッシュディレクトリに格
納する。
ブロックリードにより主記憶から読出されるブロックを
格納するブロックレジスタおよびこのブロックレジスタ
に格納されるブロックのディレクトリを格納するディレ
クトリレジスタを設け、ＣＰＵからの主記憶読出し時、
所望データがキャッシュメモリあるいはブロックレジス
タに存在するか否かを判定し、どちらにも存在しない（
キャッシュミスヒット）場合、ブロックリードにより主
記憶から所望データを含むブロックの読出しを行い、ま
た、ブロックがブロックレジスタに格納されるまでに、
前回発生したキャッシュミスヒット時のブロックリード
によってブロックレジスタおよびディレクトリレジスタ
に格納されているブロックおよびディレクトリをそれぞ
れキャッシュメモリおよびキャッシュディレクトリに格
納する。
【０００７】
【実施例】図１は本発明の一実施例を示したブロック図
である。この図１において、ＣＰＵ（図示せず）からの
主記憶アクセス時のアドレスがセットされるアドレスレ
ジスタ、２は主記憶の１ブロック単位を所望ブロック数
格納するキャッシュメモリで、任意のコンパートメント
構成が可能である（この実施例では１コンパートメント
である）。３は１ブロックを格納するブロックレジスタ
で、ＣＰＵからの主記憶読出しデータがキャッシュミス
ヒット時，ブロックリードにより主記憶から読出した１
ブロックが格納される。４はこのブロックレジスタ３に
格納されている有効なブロックをキャッシュメモリ２に
書込むキャッシュメモリ書込み回路である。
である。この図１において、ＣＰＵ（図示せず）からの
主記憶アクセス時のアドレスがセットされるアドレスレ
ジスタ、２は主記憶の１ブロック単位を所望ブロック数
格納するキャッシュメモリで、任意のコンパートメント
構成が可能である（この実施例では１コンパートメント
である）。３は１ブロックを格納するブロックレジスタ
で、ＣＰＵからの主記憶読出しデータがキャッシュミス
ヒット時，ブロックリードにより主記憶から読出した１
ブロックが格納される。４はこのブロックレジスタ３に
格納されている有効なブロックをキャッシュメモリ２に
書込むキャッシュメモリ書込み回路である。
【０００８】５はキャッシュメモリ２に有効なブロック
データが格納されているか否かを示す情報（ディレクト
リ）を格納するキャッシュディレクトリ、６はブロック
レジスタ３に格納されるブロックデータのディレクトリ
を格納するディレクトリレジスタ、７はこのディレクト
リ６に格納されているディレクトリをキャッシュディレ
クトリ５に書込むキャッシュディレクトリ書込み回路、
８はＣＰＵからの主記憶読出しデータがキャッシュメモ
リ２に存在するか否かを検出するヒット検出回路、９は
主記憶読出しデータがブロックレジスタ３に存在するか
否かを検出するヒット検出回路であり、アドレス上位ビ
ットＡＤＨとディレクトリ（有効性ビットおよびブロッ
クのアドレス情報）とを比較することにより、キャッシ
ュヒットがキャッシュミスヒットかを判別する。
データが格納されているか否かを示す情報（ディレクト
リ）を格納するキャッシュディレクトリ、６はブロック
レジスタ３に格納されるブロックデータのディレクトリ
を格納するディレクトリレジスタ、７はこのディレクト
リ６に格納されているディレクトリをキャッシュディレ
クトリ５に書込むキャッシュディレクトリ書込み回路、
８はＣＰＵからの主記憶読出しデータがキャッシュメモ
リ２に存在するか否かを検出するヒット検出回路、９は
主記憶読出しデータがブロックレジスタ３に存在するか
否かを検出するヒット検出回路であり、アドレス上位ビ
ットＡＤＨとディレクトリ（有効性ビットおよびブロッ
クのアドレス情報）とを比較することにより、キャッシ
ュヒットがキャッシュミスヒットかを判別する。
【０００９】１０は主記憶読出しデータが、キャッシュ
ヒットした場合はキャッシュメモリ２またはブロックレ
ジスタ３から読出したデータをＣＰＵに出力しキャッシ
ュミスヒットの場合は主記憶から読出したデータをＣＰ
Ｕに出力するデータ選択回路、１１はキャッシュミスヒ
ット時のブロックリードおよび主記憶書込み等の主記憶
アクセス制御と、キャッシュメモリ２へブロックレジス
タ３に格納されているブロックデータを書込むためのキ
ャッシュメモリ書込み信号１２ａ，ブロックレジスタ３
へブロックリードによるブロック、すなわち、主記憶か
らの読出しデータを書込むブロックレジスタ書込み信号
１２ｂと，キャッシュディレクトリ５へディレクトリレ
ジスタ６に格納されているディレクトリを書込むキャッ
シュディレクトリ書込み信号１２ｃと、ディレクトリレ
ジスタ６へブロックレジスタ３に格納されるブロックデ
ータのディレクトリを書込むためのディレクトリレジス
タ書込み信号１２ｄおよびＣＰＵへ出力するデータを選
択するデータ選択信号１２ｅを含む各種制御信号の生成
および主記憶アクセスを制御する制御回路である。ここ
で、ＡＤはアドレスを示し、ＡＤＬはアドレス下位ビッ
ト、ＡＤＨはアドレス上位ビット、ＣＭＤは主記憶アク
セスコマンドを示す。
ヒットした場合はキャッシュメモリ２またはブロックレ
ジスタ３から読出したデータをＣＰＵに出力しキャッシ
ュミスヒットの場合は主記憶から読出したデータをＣＰ
Ｕに出力するデータ選択回路、１１はキャッシュミスヒ
ット時のブロックリードおよび主記憶書込み等の主記憶
アクセス制御と、キャッシュメモリ２へブロックレジス
タ３に格納されているブロックデータを書込むためのキ
ャッシュメモリ書込み信号１２ａ，ブロックレジスタ３
へブロックリードによるブロック、すなわち、主記憶か
らの読出しデータを書込むブロックレジスタ書込み信号
１２ｂと，キャッシュディレクトリ５へディレクトリレ
ジスタ６に格納されているディレクトリを書込むキャッ
シュディレクトリ書込み信号１２ｃと、ディレクトリレ
ジスタ６へブロックレジスタ３に格納されるブロックデ
ータのディレクトリを書込むためのディレクトリレジス
タ書込み信号１２ｄおよびＣＰＵへ出力するデータを選
択するデータ選択信号１２ｅを含む各種制御信号の生成
および主記憶アクセスを制御する制御回路である。ここ
で、ＡＤはアドレスを示し、ＡＤＬはアドレス下位ビッ
ト、ＡＤＨはアドレス上位ビット、ＣＭＤは主記憶アク
セスコマンドを示す。
【００１０】そして、主記憶読出しデータがキャッシュ
メモリ２およびブロックレジスタ３に存在しなかったと
き発生する主記憶からのブロックデータ読出しサイクル
中に、ブロックレジスタ３に格納されている有効なブロ
ックデータおよびディレクトリレジスタ６に格納されて
いる有効なディレクトリを、それぞれキャッシュメモリ
２およびキャッシュディレクトリ５に書込むように構成
されている。
メモリ２およびブロックレジスタ３に存在しなかったと
き発生する主記憶からのブロックデータ読出しサイクル
中に、ブロックレジスタ３に格納されている有効なブロ
ックデータおよびディレクトリレジスタ６に格納されて
いる有効なディレクトリを、それぞれキャッシュメモリ
２およびキャッシュディレクトリ５に書込むように構成
されている。
【００１１】次にこの図１に示す実施例の動作を図２お
よび図３を参照して説明する。
よび図３を参照して説明する。
【００１２】図２は図１の動作説明に供するＣＰＵから
の主記憶読出しデータがキャッシュヒットしたときのタ
イムチャートで、（ａ）はＣＰＵ動作ステージを示した
ものであり、（ｂ）はアドレスレジスタ１、（ｃ）はヒ
ット検出回路８，９、（ｄ）はキャッシュメモリ２およ
びブロックレジスタ３、（ｅ）はデータ選択回路１０に
おける各動作を示したものである。まず、ＣＰＵから主
記憶読出しコマンド（リード）およびアドレスが出力さ
れる（図２の（ａ）参照），このアドレスはアドレスレ
ジスタ１にセットされ、アドレスの下位ビット（ＡＤＬ
）を索引アドレスとしてキャッシュディレクトリ５およ
びディレクトリレジスタ６からディレクトリが読出され
、ヒット検出回路８およびヒット検出回路９でアドレス
の上位ビット（ＡＤＨ）とディレクトリが比較され、キ
ャッシュヒット／キャッシュミスヒットが判定される（
図２の（ｂ），（ｃ）参照）。つぎに、これと同時に、
アドレスの下位ビット（ＡＤＬ）を索引アドレスとして
、キャッシュメモリ２およびブロックレジスタ３からデ
ータが読出される。いま、キャッシュヒットであるため
、制御回路１１からデータ選択信号１２ｅがデータ選択
回路１０に送られ、ＣＰＵに所望データを出力する。
の主記憶読出しデータがキャッシュヒットしたときのタ
イムチャートで、（ａ）はＣＰＵ動作ステージを示した
ものであり、（ｂ）はアドレスレジスタ１、（ｃ）はヒ
ット検出回路８，９、（ｄ）はキャッシュメモリ２およ
びブロックレジスタ３、（ｅ）はデータ選択回路１０に
おける各動作を示したものである。まず、ＣＰＵから主
記憶読出しコマンド（リード）およびアドレスが出力さ
れる（図２の（ａ）参照），このアドレスはアドレスレ
ジスタ１にセットされ、アドレスの下位ビット（ＡＤＬ
）を索引アドレスとしてキャッシュディレクトリ５およ
びディレクトリレジスタ６からディレクトリが読出され
、ヒット検出回路８およびヒット検出回路９でアドレス
の上位ビット（ＡＤＨ）とディレクトリが比較され、キ
ャッシュヒット／キャッシュミスヒットが判定される（
図２の（ｂ），（ｃ）参照）。つぎに、これと同時に、
アドレスの下位ビット（ＡＤＬ）を索引アドレスとして
、キャッシュメモリ２およびブロックレジスタ３からデ
ータが読出される。いま、キャッシュヒットであるため
、制御回路１１からデータ選択信号１２ｅがデータ選択
回路１０に送られ、ＣＰＵに所望データを出力する。
【００１３】図３は図１の動作説明に供するキャッシュ
ミスヒット時のタイムチャートで、（ａ）はＣＰＵ動作
ステージを示したものであり、（ｂ）はアドレスレジス
タ１、（ｃ）はヒット検出回路８，９、（ｄ）は制御回
路１１、（ｅ）はキャッシュメモリ２，キャッシュディ
レクトリ５、（ｆ）は主記憶から、（ｇ）はデータ選択
回路１０、（ｈ）はブロックレジスタ３、（ｉ）はディ
レクトリレジスタ６における各動作を示したものである
。
ミスヒット時のタイムチャートで、（ａ）はＣＰＵ動作
ステージを示したものであり、（ｂ）はアドレスレジス
タ１、（ｃ）はヒット検出回路８，９、（ｄ）は制御回
路１１、（ｅ）はキャッシュメモリ２，キャッシュディ
レクトリ５、（ｆ）は主記憶から、（ｇ）はデータ選択
回路１０、（ｈ）はブロックレジスタ３、（ｉ）はディ
レクトリレジスタ６における各動作を示したものである
。
【００１４】まず、ヒット検出回路８，９によりキャッ
シュミスヒットが検出されると（図３の（ｃ）参照）、
制御回路１１から主記憶に対しブロックリード要求が行
われ、主記憶から１ブロックを構成する数ワードのデー
タが順次出力される。このとき、すなわち、主記憶から
データが出力されブロックレジスタ３にセットされるま
での間に、制御回路１１からキャッシュメモリ書込み信
号１２ａおよびキャッシュディレクトリ書込み信号１２
ｃが出力され、前回発生したキャッシュミスヒット時の
ブロックリードによりブロックレジスタ３に格納されて
いるブロックおよびディレクトリレジスタ６に格納され
ているディレクトリを、それぞれキャッシュメモリ２お
よびキャッシュディレクトリ５に書込む（図３の（ｅ）
参照）。つぎに、主記憶から順次出力されたデータはブ
ロックレジスタ書込み信号１２ｂによってブロックレジ
スタ３に格納され、これと同時にディレクトリレジスタ
書込み信号１２ｄによってディレクトリレジスタ６に新
しいディレクトリが格納される（図３の（ｈ），（ｉ）
参照）。また、データ選択信号１２ｅによってデータ選
択回路１０を介してＣＰＵに所望データが出力される。
シュミスヒットが検出されると（図３の（ｃ）参照）、
制御回路１１から主記憶に対しブロックリード要求が行
われ、主記憶から１ブロックを構成する数ワードのデー
タが順次出力される。このとき、すなわち、主記憶から
データが出力されブロックレジスタ３にセットされるま
での間に、制御回路１１からキャッシュメモリ書込み信
号１２ａおよびキャッシュディレクトリ書込み信号１２
ｃが出力され、前回発生したキャッシュミスヒット時の
ブロックリードによりブロックレジスタ３に格納されて
いるブロックおよびディレクトリレジスタ６に格納され
ているディレクトリを、それぞれキャッシュメモリ２お
よびキャッシュディレクトリ５に書込む（図３の（ｅ）
参照）。つぎに、主記憶から順次出力されたデータはブ
ロックレジスタ書込み信号１２ｂによってブロックレジ
スタ３に格納され、これと同時にディレクトリレジスタ
書込み信号１２ｄによってディレクトリレジスタ６に新
しいディレクトリが格納される（図３の（ｈ），（ｉ）
参照）。また、データ選択信号１２ｅによってデータ選
択回路１０を介してＣＰＵに所望データが出力される。
【００１５】
【発明の効果】以上説明したように本発明のキャッシュ
制御方式は、キャッシュミスヒット時のブロックリード
により主記憶から読出されるブロックを格納するブロッ
クレジスタおよびこのブロックレジスタに格納されるブ
ロックのディレクトリを格納するディレクトリレジスタ
を設け、ＣＰＵからの主記憶読出し時、所望データがキ
ャッシュメモリあるいはブロックレジスタに存在するか
否かを判定し、どちらにも存在しない（キャッシュミス
ヒット）場合、ブロックリードにより主記憶から所望デ
ータを含むブロックの読出しを行い、また、ブロックが
ブロックレジスタに格納されるまでに、前回発生したキ
ャッシュミスヒット時のブロックリードによってブロッ
クレジスタおよびディレクトリレジスタに格納されてい
るブロックおよびディレクトリをそれぞれキャッシュメ
モリおよびキャッシュディレクトリに格納することによ
り、ＣＰＵからの主記憶読出しが連続したとき、キャッ
シュメモリへのブロックの書込みとデータの読出しの競
合によって発生する待ち時間（キャッシュビジー）をな
くすことができる効果がある。
制御方式は、キャッシュミスヒット時のブロックリード
により主記憶から読出されるブロックを格納するブロッ
クレジスタおよびこのブロックレジスタに格納されるブ
ロックのディレクトリを格納するディレクトリレジスタ
を設け、ＣＰＵからの主記憶読出し時、所望データがキ
ャッシュメモリあるいはブロックレジスタに存在するか
否かを判定し、どちらにも存在しない（キャッシュミス
ヒット）場合、ブロックリードにより主記憶から所望デ
ータを含むブロックの読出しを行い、また、ブロックが
ブロックレジスタに格納されるまでに、前回発生したキ
ャッシュミスヒット時のブロックリードによってブロッ
クレジスタおよびディレクトリレジスタに格納されてい
るブロックおよびディレクトリをそれぞれキャッシュメ
モリおよびキャッシュディレクトリに格納することによ
り、ＣＰＵからの主記憶読出しが連続したとき、キャッ
シュメモリへのブロックの書込みとデータの読出しの競
合によって発生する待ち時間（キャッシュビジー）をな
くすことができる効果がある。
【図１】本発明の一実施例を示したブロック図である。
【図２】図１の動作説明に供するキャッシュヒット時の
タイムチャートである。
タイムチャートである。
【図３】図１の動作説明に供するキャッシュミスヒット
時のタイムチャートである。
時のタイムチャートである。
１ アドレスレジスタ
２ キャッシュメモリ
３ ブロックレジスタ
４ キャッシュメモリ書込み回路
５ キャッシュディレクトリ
６ ディレクトリレジスタ
７ キャッシュディレクトリ書込み回路８，９ ヒ
ット検出回路 １０ データ選択回路 １１ 制御回路
ット検出回路 １０ データ選択回路 １１ 制御回路
Claims (1)
- 【請求項１】 主記憶の１ブロック単位を所望ブロッ
ク数格納するキャッシュメモリと、１ブロックを格納す
るブロックレジスタと、前記キャッシュメモリに有効な
ブロックデータが格納されているか否かを示す情報であ
るディレクトリを格納するキャッシュディレクトリと、
前記ブロックレジスタに格納されるブロックデータのデ
ィレクトリを格納するディレクトリレジスタと、中央処
理装置からの主記憶読出しデータが前記キャッシュメモ
リに存在するか否かを検出する第１のヒット検出回路と
、前記主記憶読出しデータが前記ブロックレジスタに存
在するか否かを検出する第２のヒット検出回路と、前記
キャッシュメモリへ前記ブロックレジスタに格納されて
いるブロックデータを書き込むキャッシュメモリ書込み
信号と，前記ブロックレジスタへ主記憶からの読出しデ
ータを書き込むブロックレジスタ書込み信号と，前記キ
ャッシュディレクトリへ前記ディレクトリレジスタに格
納されているディレクトリを書込むキャッシュディレク
トリ書込み信号と，前記ディレクトリレジスタへ前記ブ
ロックレジスタに格納されるブロックデータのディレク
トリを書込むディレクトリレジスタ書込み信号および前
記中央処理装置へ出力するデータを選択するデータ選択
信号を含む各種制御信号の生成および主記憶アクセスを
制御する制御回路を有し、主記憶読出しデータが前記キ
ャッシュメモリおよび前記ブロックレジスタに存在しな
かったとき発生する主記憶からのブロックデータ読出し
サイクル中に、前記ブロックレジスタに格納されている
有効なブロックデータおよび前記ディレクトリレジスタ
に格納されている有効なディレクトリをそれぞれ前記キ
ャッシュメモリおよび前記キャッシュディレクトリに書
込むようにしたことを特徴とするキャッシュ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3080507A JPH04293136A (ja) | 1991-03-20 | 1991-03-20 | キャッシュ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3080507A JPH04293136A (ja) | 1991-03-20 | 1991-03-20 | キャッシュ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04293136A true JPH04293136A (ja) | 1992-10-16 |
Family
ID=13720232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3080507A Pending JPH04293136A (ja) | 1991-03-20 | 1991-03-20 | キャッシュ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04293136A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07325759A (ja) * | 1994-05-31 | 1995-12-12 | Nec Ibaraki Ltd | キャッシュ制御方式 |
| US6154814A (en) * | 1997-06-16 | 2000-11-28 | Nec Corporation | Cache device that reduces waiting time necessary for a given subsequent request to gain access to the cache |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63101943A (ja) * | 1986-10-17 | 1988-05-06 | Fujitsu Ltd | キヤツシユム−ブイン制御方式 |
-
1991
- 1991-03-20 JP JP3080507A patent/JPH04293136A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63101943A (ja) * | 1986-10-17 | 1988-05-06 | Fujitsu Ltd | キヤツシユム−ブイン制御方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07325759A (ja) * | 1994-05-31 | 1995-12-12 | Nec Ibaraki Ltd | キャッシュ制御方式 |
| US6154814A (en) * | 1997-06-16 | 2000-11-28 | Nec Corporation | Cache device that reduces waiting time necessary for a given subsequent request to gain access to the cache |
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