JPH0421048A - キャッシュメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はキャッシュメモリ装置に関し、特にコピーバ
ック方式のキャッシュメモリ装置におけるミスヒツト時
のブロック転送処理を改善したキャッシュメモリ装置に
関するものである。

［従来の技術］ 第３図は従来のキャッシュメモリ装置を利用したマルチ
プロセッサシステムのブロック図である。図は２個のＣ
ＰＵによる密結合共有メモリ型マルチプロセッサシステ
ムを示している。

図において（１）は主メモリ、（２）は主メモリ（１）
のメモリバスである。（３）はキャッシュメモリ、（４
）はキャッシュメモリ（３）のディレクトリ、　（５）
は退避用レジスタ、（６）はキャッシュコントローラで
ある。これら（３）〜（６）によってキャッシュメモリ
装置が構成される。（７）はＣＰＵ、（８）はＣＰＵ　
（７）のＣＰＵバスである。

ここで、主メモリ（１）は０〜１９の２０ブロックに分
割され、図の左側のキャッシュメモリ（３）はブロック
０，１，１２，１８，４のブロックデータを記憶し、右
側のキャッシュメモリ（３）はブロック５，１１，３．
９のブロックデータを記憶している。

次に動作について説明する。第４図は第３図のキャッシ
ュメモリ装置の動作を説明するフローチャートである。

このキャッシュメモリ装置へのリクエストは以下の４つ
に分類できる。

（ａ）ＣＰＵ　（７）からの読み出し系（ｂ）ＣＰＵ　
（７）からの書き込み系（Ｃ）メモリバス（２）からの
読み出し系（ｄ）メモリバス（２）からの書き込み系第
４図において、ステップＳ１ではリクエストを待ち、リ
クエストがあると対応する処理に進む。

まず、ＣＰＵ　（７）からの読み出しリクエストがある
とステップＳ２に進み、続くステップＳ３ではディレク
トリ（４）を調べ、リクエストアドレスがディレクトリ
（４）にヒツトするか否かを調べる。ヒツトした時はス
テップＳｌｌで直ちにリクエストデータなＣＰＵ　（７
）に渡し、処理完了する。

またミスヒツトした時はステップＳ４でリクエストコー
ド及びアドレスを−Ｈ退避用レジスタ（５）に格納する
。ステップＳ５では、例えば最近の最も使用頻度の少な
いブロックをリプレースブロックとして決定し、そのブ
ロックのダーティピットを検査する。ダーティピットが
ＯＮの時はリプレースブロックのデータが既に書き換え
られていることを示し、このブロックデータを主メモリ
（１）に戻す必要がある。ステップＳ７ではリプレース
ブロックのバスリクエストをメモリバス（２）上に順次
出力し、ステップＳ８ではリプレースブロックのデータ
を主メモリ（１）にロードする。なお、ダーティピット
がＯＮでない時はリプレースブロックと主メモリ（１）
の内容は一致しているので、このブロックデータを主メ
モリ（１）に戻す必要はない。制御はステップＳ９に進
み、次に退避用レジスタ（５）のアドレスでメモリバス
（２）上に順次バスリクエストを出す。このバスリクエ
ストの相手は主メモリ（１）の他、例えば他のキャッシ
ュメモリ装置でも良い。ステップＳＩＯではリクエスト
ブロックのデータをキャッシュメモリ（３）に順次ロー
ドすると共にディレクトリ（４）の対応場所にリクエス
トブロックのアドレス情報を格納する。

ステップＳｌｌではリクエストデータなＣＰＵ（７）に
渡し、処理完了する。

また、ＣＰＵ　（７）からの書き込みリクエストがある
とステップＳ１２に進み、続くステップ３１３ではディ
レクトリ（４）を調べ、リクエストアドレスがディレク
トリ（４）にヒツトするか否かを調べる。ヒツトした時
はステップＳ２１で直ちにキャッシュメモリ（３）の内
容をリクエストデータで更新し、ステップＳ２２で当該
ブロックのダーティピットをセットし、処理完了する。

またミスヒツトした時はステップＳ１４に進み、リクエ
ストコード及びアドレスを退避用レジスタ（５）に格納
する。ステップＳ１５ではリプレースブロックを決定し
、そのダーティピットを検査する。ダーティピットがＯ
Ｎの時はこのブロックデータを主メモリ（１）に戻すた
め、ステップＳ１７でメモリバス（２）上にリプレース
ブロックのバスリクエストを順次出力し、ステップＳ１
８でブロックデータを主メモリ（１）にロードする。ま
たダーティピットがＯＮでない時はこのブロックデータ
な主メモリ（１）に戻す必要はない。制御はステップＳ
１９に進み、退避用レジスタ（５）のアドレスでメモリ
バス（２）上にバスリクエストを順次出力する。ステッ
プＳ２０ではリクエストブロックのデータをキャッシュ
メモリ（３）にロードし、併せてディレクトリ（４）の
対応場所にリクエストブロックのアドレス情報を格納す
る。ステップＳ２１ではリクエストブロックの内容をリ
クエストデータで更新し、ステップＳ２２ではターティ
ピットをセットし、処理完了する。

他のキャッシュメモリ（３）からの読み出し又は書き込
みがリクエストされた場合はステップ５２３に進み、続
（ステップＳ２４では読み出しか否かを判別する。読み
出しの時はステップＳ２５でヒツトか否かを判別し、ミ
スヒツトの時は何もしない。またヒツトの時はステ・ツ
ブＳ２６でキャッシュメモリ（３）よりリクエストブロ
ックを取り出し、ステップＳ２７でそのブロックデータ
をメモリバス（２）に順次送出する。ステップＳ２８で
は、このキャッシュメモリ（３）に読み出しが行なわれ
た理由が他のキャッシュメモリ（３）に対する書き込み
ミスヒツトによるものか否かを判別し、ＹＥＳの場合は
ステップＳ２９で当該リクエストブロックを無効化して
お（。

転送したブロックデータは他のキャッシュメモリ（３）
で書き換えられてしまうからである。

またステップＳ２４の判別で読み出しで無い場合とは、
例えば他のキャッシュメモリ（３）でノブレースブロッ
クが決定され、そのプロ・ツクデータをこのキャッシュ
メモリ（３）に書き込む場合である。ステップＳ３０で
はヒツトか否かを判別し、ミスヒツトの時は何もしない
。またヒツトの時は、この例ではこのようなリプレース
ブロックは主メモリ（１）に戻すべきであるので、ステ
ップＳ３１に進み、このキャッシュメモリ（３）上の当
該ブロックは無効化する。

［発明が解決しようとする課題］ 上記のような従来のキャッシュメモリの動作は以上のよ
うに行なわれ、主メモリへのリプレースブロックの転送
後に主メモリからのリクエストブロックのロードが行な
われるので、リクエスト情報を一旦格納しておく退避用
レジスタ群が必要になる欠点があった。

また、主メモリへのリプレースブロックの転送後に主メ
モリからのリクエストブロックのロードを行なう構成で
は、メモリバスの有効利用が図れず高速処理できないと
いう問題点があった。

この発明はかかる課題を解決するためになされたもので
、メモリバスの有効利用が図れ、かつ退避用レジスタ群
を省略できるキャッシュメモリ装置を得ることを目的と
している。

［課題を解決するための手段］ この発明にかかるキャッシュメモリ装置は、キャッシュ
メモリ装置に対するリクエストアドレスとディレクトリ
を比較することによりミスヒツトを検出する比較部と、
この比較部がミスヒツトを検出したことによりリプレー
スブロックの各データを検査し、このリプレースデータ
のダーティフラグがオンの時は前記リクエストアドレス
に基づく他のメモリからのデータ転送と前記リプレース
データの他のメモリへの転送とを交互に行なわしめるキ
ャッシュコントローラと、このキャッシュコントローラ
からの制御信号に基づいて前記リクエストアドレスに基
づく他のメモリからのデータ転送要求と前記リプレース
データの他のメモリへの転送要求の各アドレスを出力す
るアドレス発生部とを備える。

［作用］ この発明におけるキャッシュメモリ装置は、比較部がリ
クエストアドレスとディレクトリを比較することにより
ミスヒツトを検出し、キャッシュコントローラは比較部
がミスヒツトを検出したことによりリプレースブロック
の各データを検査し、かつこのリプレースデータのダー
ティフラグがオンの時は上記のリクエストアドレスに基
づく他のメモリからのデータ転送と上記のリプレースデ
ータの他のメモリへの転送とを交互に行なわしめ、そし
てアドレス発生部がキャッシュコントローラからの制御
信号に基づいて上記のリクエストアドレスに基づく他の
メモリからのデータ転送要求と上記のリプレースデータ
の他のメモリへの転送要求の各アドレスを出力すること
により、メモリバスの有効利用を図ると共に退避用レジ
スタ群を省略したものである。

［実施例］ 以下、この発明の一実施例を図面を用いて説明する。第
１図はこの発明の一実施例のキャッシュメモリ装置の構
成を示すブロック図である。

図において（２１）はメモリバス（２）のアドレスバス
、（２２）はそのデータバスであり、夫々は主メモリ（
１）に接続している。（８１）はＣＰＵバス（８）のア
ドレスバス、（８２）はそのデータバスであり、夫々は
ＣＰＵ　（７）に接続している。

（１０１）はキャッシュメモリ装置のアドレスバスであ
り、キャッシュメモリ（１０３）及びそのディレクトリ
（１０４）をアドレスする。

（１０２）はキャッシュメモリ装置のデータバスであり
、このデータバス（１０２）を介してキャッシュメモリ
（１０３）の内容が高速で読み書きされる。（１０５）
はデータレジスタ（ＤＲ）であり、ＣＰＵ７が読み書き
するデータを一時的に格納する。（１０６）はアドレス
レジスタ（ＡＲ）であり、ＣＰＵ７からのリクエストア
ドレスを一時的に格納する。（１０７）は比較部であり
、ディレクトリ（１０４）からの各ブロックアドレスと
ＡＲ（１０６）からのブロックアドレスを瞬時に比較し
て何れのデイレクトリアドレスと一致するか否かを出力
する。

（１０８）はキャッシュコントローラであり、このキャ
ッシュメモリ装置において例えば第２図に示すような実
施例のデータ転送制御を行う。

（１０９）はアドレス発生部であり、キャッシュコント
ローラ（１０８）からのセレクト信号に従って、ＡＲ（
１０６）からのリクエストアドレスに基づくリクエスト
ブロックのアドレス又はキャッシュコントローラ（１０
８）からのリプレースアドレスをアドレスバス（２１）
に出力する。（１１０）はデータレジスタ（ＤＲ）であ
り、主メモリ（１）からの読み出しデータ（リクエスト
データ）を−時的に保持する。（１１１）はデータレジ
スタ（ＤＲ）であり、主メモリ（１）への書き込みデー
タ（リプレースデータ）を−時的に保持する。

次に動作について説明する。第２図は第１図のキャッシ
ュコントローラ（１０８）のデータ転送制御手順を示す
フローチャートである。ステップＳ５１ではリクエスト
を待ち、リクエストがあると対応する処理に進む。

ＣＰＵ　（７）からのデータ読み出しリクエストがある
とステップＳ５２に進み、続くステップＳ５３では比較
部（１０７）の出力を調べて、ＡＲ１０６の読み出しア
ドレスがディレクトリ（１０４）のアドレス群にヒツト
するか否かを調べる。ヒツトした時はステップＳ６４に
進み、キャッシュメモリ（１０３）の対応ブロックから
直ちにリクエストデータな読み出し、ＤＲ（１０５）を
介してＣＰＵ　（７）に渡す。

また、ステップＳ５３の判別でミスヒツトした時はステ
ップＳ５４でメモリバス（２）を占有し、続くステップ
Ｓ５５でメモリバス（２）のバスリクエストを行う。即
ち、キャッシュコントローラ（１０８）はＡＲ（１０６
）側のアドレスを選択するセレクト信号をアドレス発生
部（１０９）に出力し、これによりアドレス発生部（１
０９）はＡＲ（１０６）のリクエストアドレスを含む主
メモリブロックのまず先頭アドレスを発生してアドレス
バス（２１）に読み出しリクエストを出力する。ステッ
プ３５６では、キャッシュメモリ（１０３）における最
近の最も使用頻度の少ないブロックをリプレースブロッ
クとして決定し、まずそのブロックの先頭データを読み
出す。

ステップＳ５７ではそのデータのダーティピットを検査
し、もしダーティビットがＯＮの時はステップ３５８に
進み、リプレースブロックデークによるメモリバス（２
）のバスリクエストを行う。

即ち、キャッシュコントローラ（１０８）はリプレース
アドレスを選択するセレクト信号をアドレス発生部（１
０９）に出力し、これによりアドレス発生部（１０９）
は当該リプレースデータの書き込みアドレスによるリク
エストをアドレスバス（２１）に出力する。同時にＤＲ
（１１１）には当該リプレースデータがセットされる。

ステップＳ５９ではステップＳ５５で読み出しリクエス
トしたデータがＤＲＩＩＯに転送されるのを待つ。一般
に主メモリ（１）のメモリサイクルはキャッシュメモリ
（１０３）のメモリサイクルより数十倍も遅い。ＤＲＩ
ＩＯにリクエストデータが転送されるとステップＳ６０
でそのデータをキャッシュメモリ（１０３）の当該アド
レスに配憶する。主メモリ（１）においてはステツブ５
５５の読み出しリクエストが終了することによって引き
続きステップＳ５８の書き込みリクエストが受は付けら
れる。ステップＳ６１ではＤＲ（１１１）のリプレース
データが主メモリ（１）に書き込まれるのを待ち、書き
込まれるとステップＳ６２でリクエストブロックの全転
送終了か否かを判別する。転送終了でなければステップ
Ｓ５５に戻り、次のデータの転送を行う。

また転送終了ならディレクトリ（１０４）の対応場所に
ＡＲ（１０６）から得たリクエストブロックのアドレス
情報を格納する。また、ステップＳ５７の判別でダーテ
ィビットがＯＮでない時はステップＳ５８の処理を省略
でき、よってステップ５６１の待ち時間も無い。従って
リプレースデータ（ダーティデータ）が少ないほどリプ
レースブロックの転送時間は小さい。ステップ３６３で
はメモリバス（２）の占有を解除する。ステップＳ６４
ではリクエストデータをＣＰＵ　（７）に渡し、処理完
了する。

また、ＣＰＵ　（７）からのデータ書き込みリクエスト
があるとステップＳ６５に進み、続（ステップＳ６６で
は比較部（１０７）の出力を調べて、ＡＲ１０６の書き
込みアドレスがディレクトリ（１０４）のアドレス群に
ヒツトするか否かを調べる。ヒツトした時はステップＳ
７７に進み、キャッシュメモリ（１０３）の対応するデ
ータを直ちに更新し、ステップＳ７８でそのダーティビ
ットをセットする。

また、ステップＳ６６の判別でミスヒツトした時はステ
ップＳ６７でメモリバス（２）を占有し、ステップＳ６
８ではリクエストブロックによるバスリクエストを行う
。ステップＳ６９ではキャッシュメモリ（１０３）にお
ける最近の最も使用頻度の少ないブロックをリプレース
ブロックとして決定し、まずそのブロックの先頭データ
を読み出す。ステップＳ７０ではそのデータのダーティ
ビットを検査し、もしダーティピットがＯＮの時はステ
ップＳ７１に進み、リプレースブロックのデータによる
バスリクエストを行う。ステップＳ７２ではステップＳ
６８で読み出しりクエストしたデータがＤＲＩＩＯに転
送されるのを待つ。ＤＲＩＩＯにデータが転送されると
ステップＳ７２でそのデータをキャッシュメモリ（１０
３）の当該アドレスに記憶する。ステップＳ７４ではＤ
Ｒ（１１１）のリプレースデータが主メモリ　（１）に
書き込まれるのを待ち、書き込まれるとステップＳ７５
でリクエストブロックの全転送終了か否かを判別する。

転送終了でない時はステップＳ６８に戻り、転送終了な
らディレクトリ（１０４）の対応場所にリクエストブロ
ックのアドレス情報を格納する。また、ステップＳ７０
の判別でダーティビットがＯＮでない時はステップＳ７
１の処理を省略でき、かつステップ３７３の待ち時間も
無い。ステップＳ７６ではメモリバス（２）の占有を解
除する。ステップＳ７７ではキャッシュメモリ　（１０
３）の対応するデータを更新し、同時にステップＳ７８
ではダーティビットをセットする。

かくしてメモリバス（２）及びＡＲ（１０６）のアドレ
ス情報が有効に利用され、従来のような退避用レジスタ
（５）は必要ない。

なお、上記実施例では２個のＣＰＵによる密結合共有メ
モリ型マルチプロセッサシステムを想定して説明したが
、ＣＰＵ０数は何個でも良い。

また、上記実施例ではブロックデータのリクエスト先及
びリプレース先を主メモリとしたが、他のキャッシュメ
モリをリクエスト先又はリプレース先にしても良い。

［発明の効果］ この発明は以上説明したように、比較部が検出したミス
ヒツトによりリプレースブロックの各データを検査し、
このリプレースデータのグーティフラグがオンの時はリ
クエストアドレスに基づく他のメモリからのデータ転送
とリプレースデータの他のメモリへの転送とを交互に行
なわしめるので、メモリバスの有効利用を図れると共に
退避用レジスフ群を省略できる等の効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例のキャッシュメモリ装置の
構成を示すブロック図、第２図は第１図のキャッシュコ
ントローラ（１０８）のデータ転送制御手順を示すフロ
ーチャート、第３図は従来のキャッシュメモリ装置を利
用したマルチプロセッサシステムのブロック図、第４図
は第３図のキャッシュメモリ装置の動作を説明するフロ
ーチャートである。 図において（１）は主メモリ、（２）はメモリバス、（
３）はキャッシュメモリ、（４）はディレクトリ、（５
）は退避用レジスタ、（６）はキャッシュコントローラ
、（７）はＣＰＵ、（８）はＣＰＵバス、（２１）はメ
モリのアドレスバス、（２２）はメモリのデータバス、
（８１）はＣＰＵのアドレスバス、（８２）はＣＰＵの
データバス、（１０１）はキャッシュメモリ装置のアド
レスバス、（１０２）はキャッシュメモリ装置のデータ
バス、（１０５）はデータレジスタ（ＤＲ）、（１０Ｂ
）はアドレスレジスタ（ＡＲ）、（１０７）は比較部、
（１０８）はキャッシュコントローラ、（１０９）はア
ドレス発生部、（１１０）、（１１１）はデータレジス
タ（Ｄ　Ｒ）である なお、各図中同一符号は同−又は相当部分を示すものと
する。

Claims (1)

1. 【特許請求の範囲】 キャッシュメモリ装置に対するリクエスト アドレスとディレクトリを比較することによりミスヒッ
   トを検出する比較部と、 この比較部がミスヒットを検出したことによりリプレー
   スブロックの各データを検査し、このリプレースデータ
   のダーティフラグがオンの時は前記リクエストアドレス
   に基づく他のメモリからのデータ転送と前記リプレース
   データの他のメモリへの転送とを交互に行なわしめるキ
   ャッシュコントローラと、 このキャッシュコントローラからの制御信号に基づいて
   前記リクエストアドレスに基づく他のメモリからのデー
   タ転送要求と前記リプレースデータの他のメモリへの転
   送要求の各アドレスを出力するアドレス発生部とを備え
   たことを特徴とするキャッシュメモリ装置。