JPH11143770A

JPH11143770A - 多バンクｄｒａｍ制御装置

Info

Publication number: JPH11143770A
Application number: JP9307709A
Authority: JP
Inventors: Hideyuki Baba; 秀行馬場
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-11-10
Filing date: 1997-11-10
Publication date: 1999-05-28

Abstract

(57)【要約】【課題】アクセル効率が高くＤＲＡＭの特徴利点を生
かすことができる多バンクＤＲＡＭ制御装置を提供す
る。【解決手段】複数のバンクを有するＤＲＡＭにアクセ
スするアドレスの順番を、任意の１つのバンクにプリチ
ャージを行うと同時に他の異なるバンクに書き込み又は
プリチャージのアクセスを行うように設定する。又は、
複数のバンクを有するＤＲＡＭにアクセスするアドレス
の順番を、同一バンクの同一ロウアドレスにおいて、カ
ラムアドレスを変えるだけで順次アクセスするように設
定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多バンクＤＲＡＭ
の制御装置に関する。

【０００２】

【従来の技術】従来のメモリコントローラは、ＤＲＡＭ
に対するアクセス要求に従って要求された順番にアドレ
スを指定し、ＤＲＡＭへの読み出しと書き込みを行って
いる。

【０００３】近年のＤＲＡＭは、ＳＤＲＡＭに代表され
るように２つ又は４つのバンクを有している。また最近
になりメモリセルを多バンクにするＤＲＡＭの他に、複
数のデータレジスタをＤＲＡＭに内蔵し、キャッシュメ
モリのようにこのデータレジスタを使用するＤＲＡＭが
開発され始めた。

【０００４】このような多バンクＤＲＡＭに対するアク
セス方式は、ＳＤＲＡＭを例にすると、同時に２つ又は
４つのバンクをアクティブ状態にしておくことによりバ
ンクと同じ数のロウ(ROW)アドレスもアクティブ状態と
なる。なお、アクティブ状態とは、ＤＲＡＭのセンスア
ンプに指定されたロウアドレスの全てのデータが転送さ
れていることをいう。このアクティブ状態にある２つ又
は４つのロウアドレスにアクセスする場合、カラム(COL
UMN)アドレスを変更するだけで高速にアクセスが可能と
なる。逆に、アクティブ状態にないロウアドレスにアク
セスする場合は、ＤＲＡＭ制御装置の制御動作の順序と
して、１）このロウアドレスが格納されているバンクを
アクティブ状態にして、２）カラムアドレスを指定して
ＤＲＡＭの読み出し及び書き込みを行う。また、アクテ
ィブ状態のバンクの異なるロウアドレスにアクセスする
場合は、１）アクティブ状態にないロウアドレスが格納
されるバンクのプリチャージを行い、２）このロウアド
レスが格納されているバンクをアクティブ状態にして、
３）カラムアドレスを指定してＤＲＡＭの読み出し及び
書き込みを行う。

【０００５】ここで具体的に次に示すアドレスのアクセ
スが発生した場合の例について説明する。ここでは４つ
のバンク（バンクＡ、バンクＢ、バンクＣ、バンクＤ）
を持つＳＤＲＡＭに対して異なる５つのアドレスに対す
る書き込み動作を行うときのメモリコントローラの動作
について説明する。

【０００６】メモリコントローラは以下に示す順番でア
クセスを行うとする。

【０００７】Ａ（Ｚ，ｚ）Ａ（Ｙ，ｙ）Ｂ（Ｘ，ｘ）Ｃ（Ｗ，ｗ）Ｄ（Ｖ，ｖ）

【０００８】ここでＡ、Ｂ、Ｃ、Ｄをバンク、Ｚ、Ｙ、
Ｘ、Ｗ、Ｖをロウアドレス、ｚ、ｙ、ｘ、ｗ、ｖをカラ
ムアドレスとする。

【０００９】このとき、メモリコントローラの動作の順
番としては以下に示す動作となる。

【００１０】バンクＡのアクティブコマンド＋ライト
コマンドの発行バンクＡのプリチャージコマンド＋バンクＡのアクテ
ィブコマンド＋ライトコマンドバンクＢのアクティブコマンド＋ライトコマンドの発
行バンクＣのアクティブコマンド＋ライトコマンドの発
行バンクＤのアクティブコマンド＋ライトコマンドの発
行

【００１１】

【発明が解決しようとする課題】しかしながら、上述の
従来のＤＲＡＭ制御装置では、以下に示す欠点を有す
る。即ち、上記動作に注目すると、同一バンクＡに
対して異なるロウアドレスＺとＹへのアクセスが連続し
て発生しているため、ロウアドレスＹへの書き込みの前
に、バンクＡのプリチャージ動作が発生している。バン
クＡのプリチャージ期間中は、バンクＡに対して書き込
みを行うことができないため、プリチャージが終了する
まで、コントローラは次の動作に移行することができな
い。同一バンクに対して異なるロウアドレスに連続して
書き込まれるため、ロウアドレスが変わるごとにプリチ
ャージ動作を実施することになり、アクセス効率が悪く
なる。

【００１２】本発明はかかる問題点に鑑みてなされたも
のであって、アクセル効率が高くＤＲＡＭの特徴利点を
生かすことができる多バンクＤＲＡＭ制御装置を提供す
ることを目的とする。

【００１３】

【課題を解決するための手段】本発明に係る多バンクＲ
ＤＡＭは、複数のバンクを有するＤＲＡＭにアクセスす
るアドレスの順番を、任意の１つのバンクにプリチャー
ジを行うと同時に他の異なるバンクにアクセスするよう
に設定することを特徴とする。

【００１４】本発明に係る他の多バンクＤＲＡＭ制御装
置は、複数のバンクを有するＤＲＡＭにアクセスするア
ドレスの順番を、同一バンクの同一ロウアドレスにおい
て、カラムアドレスを変えるだけで順次アクセスするよ
うに設定することを特徴とする。

【００１５】このＤＲＡＭ制御装置において、前記ＤＲ
ＡＭは同期式とすることができる。また、前記ＤＲＡＭ
は複数のバンクを有するキャッシュ用メモリ又はデータ
レジスタを内蔵するＤＲＡＭでとすることができる。

【００１６】また、前記他のバンクへのアクセスは、読
み出し若しくは書き込み又はプリチャージとすることが
できる。

【００１７】本発明においては、多バンクＤＲＡＭに対
して書き込むアドレスの順番を入れ替えることにより、
多バンクＤＲＡＭへのアクセス効率を向上させる。

【００１８】ＤＲＡＭは同一バンクのロウアドレスが変
化する毎にプリチャージが必要になるという問題点を具
備しているため、ランダムアクセス時の効率が悪くな
る。本発明は、この問題を克服するために多バンクＤＲ
ＡＭに対するアクセスの順番を入れ替え、ＤＲＡＭのプ
リチャージ時間を見かけ上削減する。これにより、アク
セス効率が向上する。また、同一バンクかつ同一ロウア
ドレスを連続してアクセスするようにアドレスを入れ替
えるため、不要なプリチャージが発生せず、多バンクＤ
ＲＡＭへのアクセス効率は向上する。

【００１９】

【発明の実施の形態】パーソナルコンピュータを例にと
ると、ＤＲＡＭ周辺の構成としては、ＣＰＵと、チップ
セットと、ＤＲＡＭとなる。ここでいうＣＰＵとは演算
を行い、チップセットとはＣＰＵとＤＲＡＭを橋渡しす
るメモリコントローラである。ＤＲＡＭへのアクセスは
ＣＰＵが必要なアドレスとデータをチップセット（メモ
リコントローラ）に教え、チップセットがＤＲＡＭにア
クセスを行っている。

【００２０】この場合、ＣＰＵはチップセットに対し必
要なデータを順番に要求するだけであり、チップセット
（コントローラ）も要求どおりに順番にＤＲＡＭへアク
セスを行う。順番どおりにアクセスを行えば、前述のよ
うに、同一バンクに対して異なるロウアドレスが連続し
てアクセスされるため、ＤＲＡＭへのアクセス効率が悪
くなる。

【００２１】多バンクＤＲＡＭの最大の利点は、バンク
を２つ以上持つことにより、各バンクが独立して動作で
きることである。即ち、１つのバンクに対し読み出し又
は書き込みを行うと同時に、他バンクのプリチャージ動
作を行うことができる。

【００２２】しかしながら、上述のＤＲＡＭに対する制
御では、この多バンクＤＲＡＭの最大の利点を十分に活
用していないことになる。前述のの動作に着目する
と、のバンクＡに対しプリチャージコマンドを発行
し、プリチャージが完了するまでの時間内で、の動作
つまりバンクＢの動作を行うことができる。

【００２３】このようにとの動作を入れ替えること
により、のプリチャージ時間をの動作と同じ時間で
実行することができるため、プリチャージ時間の間コン
トローラは待つ必要がなくなり、ＤＲＡＭのアクセス効
率は良くなる。

【００２４】そこで、本願第１発明の構成においては、
ＤＲＡＭにアクセスするアドレスの順番を入れ替え、任
意の１つのバンクにプリチャージを行うと同時に他の異
なるバンクにアクセスできるようにした。即ち、メモリ
コントローラがアクセスするＤＲＡＭのアドレスの順番
を以下に示す条件で入れ替えてアクセスを行う。

【００２５】同一バンクでかつ異なるロウアドレスの
番地を連続しないように入れ替える。

【００２６】において異なるロウアドレスの間に次
のアクセスを行う。同一バンク内で異なるロウアドレス
をアクセスすることになるので、このバンクのプリチャ
ージ動作を実施する。また、このバンクをプリチャージ
している間に異なるバンクのアドレスのアクセスを行
う。

【００２７】本願第２発明の構成においては、ＤＲＡＭ
にアクセスするアドレスの順番を入れ替え、同一バンク
の同一ロウアドレスでカラムアドレスを変えるだけで順
次アクセスするようにした。即ち、メモリコントローラ
がアクセスするＤＲＡＭのアドレスの順番を以下に示す
条件で入れ替えアクセスを行う。

【００２８】同一バンクかつ同一ロウアドレスの番地
を連続するように入れ替える。

【００２９】上述の如く、多バンクＤＲＡＭのバンクと
ロウアドレスを入れ替えるために、バンクアドレスを格
納するレジスタとロウアドレスを格納するレジスタを複
数個使用する。多バンクＤＲＡＭ制御装置が次々に要求
されるアドレスをこのレジスタ内に格納し、比較演算を
行い、多バンクＤＲＡＭへアクセスするアドレスに順番
を決定し、多バンクＤＲＡＭに対してアクセスを行う。

【００３０】次に、添付の図面を参照して本発明の実施
例の構成について更に説明する。図１は４つのバンクを
持つＳＤＲＡＭを例に、ランダムライトをＳＤＲＡＭに
実施した場合の実施例を示すシステムのブロック図であ
る。

【００３１】図１のブロック図に示すように、多バンク
ＤＲＡＭ制御装置１は、ＳＤＲＡＭ２のライトをコント
ロールする。ＣＰＵ（中央演算装置）は、演算する際に
必要なデータを多バンクＤＲＡＭ制御装置１に要求し、
ＳＤＲＡＭ２にアクセスし、データの書込動作を行う。
多バンクＤＲＡＭ制御装置１は、ＳＤＲＡＭ２との間で
データを送受するプリチャージ／アクティブコマンド制
御回路１２及びライトコマンド制御回路１３と、アクテ
ィブ用レジスタ群１１、ライト用レジスタ１４、メモリ
用レジスタ群１７及びロウキャッシュレジスタ群１８か
らなる各種レジスタ群と、ＣＰＵからのメモリアクセス
要求制御回路１６と、を有する。

【００３２】ＳＤＲＡＭ２として、例えば、６４Ｍビッ
トＳＤＲＡＭ（２Ｍビット×８ビットバス×４バンク）
を使用する。このとき、バンクアドレスは２ビット（Ａ
１２、Ａ１３）、ロウアドレスは１２ビット（Ａ０〜Ａ
１１）、カラムアドレスは９ビット（Ａ０〜Ａ８）の構
成となる。

【００３３】次に、各種レジスタの構成について説明す
る。なお、各レジスタの初期値は全て”０”である。

【００３４】図２に示すように、メモリ用レジスタ群１
７はＣＰＵからのＳＤＲＡＭに対するライト用のアドレ
スと書き込むデータを格納するレジスタ群であり、ここ
ではこのレジスタの数を８個とした。メモリ用レジスタ
のアドレスには、リードのみのデータが格納されてお
り、ここでは８個のレジスタとしているため、アドレス
は１から８までのデータがあらかじめ設定されている。
メモリ用レジスタのフラグには、リード／ライト可能な
１ビットの情報で”０”か”１”のデータが格納され
る。メモリ用レジスタに格納されているライトデータが
ＳＤＲＡＭに書き込まれているときは”０”が、書き込
まれていないときは”１”のデータがフラグに格納され
ている。

【００３５】メモリ用レジスタのバンクアドレスには、
リード／ライト可能なＳＤＲＡＭにアクセスするための
バンクアドレスが格納されている。ここではＳＤＲＡＭ
のバンクが４個であるため、バンクアドレスは２ビット
の情報を持ち、”００Ｈ”、”０１Ｈ”、”１０
Ｈ”、”１１Ｈ”のいずれかのデータが格納され、ＳＤ
ＲＡＭのバンク選択時に使用される。

【００３６】メモリ用レジスタのロウアドレス及びカラ
ムアドレスには、リード／ライト可能なＳＤＲＡＭにア
クセスするためのロウアドレス及びカラムアドレスが夫
々格納されている。ここではロウアドレスが１２ビッ
ト、カラムアドレスが９ビットの情報を持つ。メモリ用
レジスタのライトデータには、リード／ライト可能なＳ
ＤＲＡＭに書き込むためのライトデータが書き込まれて
いる。

【００３７】図３はライト用レジスタ１４の構成図を示
す。ライト用レジスタ１４は、ＳＤＲＡＭ２ライトデー
タを書き込み際に必要なデータが格納されている。ライ
ト用レジスタはここでは１個とした。ライト用レジスタ
のフラグには、リード／ライト可能な１ビットの情報
で”０”か”１”のデータが格納される。ライト動作が
終了した時は”０”が、ライト動作中の時は”１”のデ
ータがフラグに格納されている。ライト用レジスタのバ
ンクアドレス、カラムアドレス、ライトデータは、メモ
リ用レジスタからのバンクアドレス、カラムアドレス、
ライトデータがそれぞれ書き込まれる。

【００３８】図４はロウキャッシュ用レジスタ群１８の
構成図を示す。ロウキャッシュ用レジスタは、現在ＳＤ
ＲＡＭがアクティブ中（センスアンプに格納されている
データ）の各バンクのロウアドレスのデータ群が格納さ
れている。ここではＳＤＲＡＭのバンク４個であるた
め、ロウキャッシュ用レジスタは４個とした。

【００３９】ロウキャッシュ用レジスタのフラグは、格
納されているロウアドレスが有効か無効かの情報を示
す。このフラグはＳＤＲＡＭの各バンクに最初にアクセ
スする場合に使用される。一度各バンクアクセスされれ
ば、フラグは”１”となる。

【００４０】ロウキャッシュ用レジスタのバンクアドレ
スには、リードのみのデータが格納されており、ＳＤＲ
ＡＭのバンクアドレス分の情報を持つ。ここではバンク
アドレスは２ビットの情報を持ち。”００Ｈ”、”０１
Ｈ”、”１０Ｈ”、”１１Ｈ”のいずれかのデータが格
納されている。

【００４１】ロウキャッシュ用レジスタのロウアドレス
には、リード／ライト可能なデータが格納されており、
現在ＳＤＲＡＭがアクティブ中（センスアンプに格納さ
れているデータ）の各バンクのロウアドレスのデータ群
が格納されている。ここでは１２ビットのデータが格納
される。

【００４２】図５はアクティブ用レジスタ群１１の構成
図を示す。アクティブ用レジスタには、ＳＤＲＡＭにプ
リチャージとバンクアクティブ動作を行う際に必要なデ
ータが格納されている。アクティブ用レジスタはＳＤＲ
ＡＭのバンクの数だけ持ち、ここでは４個とした。

【００４３】アクティブ用レジスタのフラグには、リー
ド／ライト可能な１ビットの情報で”０”か”１”のデ
ータが格納される。プリチャージ動作が終了したとき
は”０”が、プリチャージとバンクアクティブ動作中の
ときは”１”のデータがフラグに格納されている。

【００４４】アクティブ用レジスタのバンクアドレスと
ロウアドレスは、メモリ用レジスタ群１７からのバンク
アドレスとロウアドレスが夫々書き込まれる。

【００４５】図６乃至１３に書き込むアドレス順番を変
えるアルゴリズムを示す。図６乃至９は初期動作のフロ
ーチャート、図１０はライト制御系のフローチャート、
図１１乃至１３はアクティブ制御系のフローチャートで
ある。

【００４６】先ず、図６乃至９を参照して初期動作のア
ルゴリズムを説明する。初期動作は、メモリ用レジスタ
に格納されているＳＤＲＡＭにライトするデータをライ
ト制御２系統とアクティブ制御１系統に分類する処理を
行う。これらの系統の動作はロウキャッシュ用レジスタ
にヒットしたアドレス、即ちアクセスしようとするアド
レスが同一バンクで同一ロウアドレスのアクセスのみラ
イトし、ミスヒットしたアドレス、即ちアクセスしよう
とするアドレスが同一バンクで異なるロウアドレスのア
クセスはプリチャージとアクティブ動作が完了後、ライ
トするというアルゴリズムとなっている。

【００４７】同一バンクで同一ロウアドレスのデータを
優先して書き込むための処理が、ステップＳ１０、Ｓ１
４、Ｓ１５、Ｓ１６、Ｓ１７の動作である。

【００４８】同一バンクで異なるロウアドレスが連続し
てアクセスする場合の処理が、ステップＳ１０、Ｓ１
４、Ｓ１５、Ｓ１６、Ｓ２４の動作であり、ステップＳ
２４はミスヒットしたアドレスを次回のアクセス時には
ヒットするためのアクティブにする動作である。

【００４９】前述の処理の後、前回のミスヒットデータ
を優先して書き込むようにした処理がステップＳ１０、
Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１７の動作である。

【００５０】ライト制御２系統への移行は、同一バンク
のロウキャッシュ用レジスタに格納されているロウレジ
スタのデータとメモリ用レジスタに格納されているロウ
レジスタのデータが一致したときにのみ、ライト制御系
の動作に移行する（ステップＳ１３，Ｓ１６）。ライト
制御２系統の分岐はステップＳ１０で判断する。

【００５１】次に、図１０を参照してライト制御系の動
作について説明する。この動作は、全てにおいて最優先
の処理であり、ロウキャッシュ用レジスタにヒットした
アドレスのデータを最優先して書き込む。先ず、前のラ
イト動作が完了するまで待つ（ステップＳ１７）。その
後、ライト動作を開始する（ステップＳ１８）。その
後、ライトコマンドの発行のためにライト用レジスタに
データを書き込む（ステップＳ１９）。

【００５２】次いで、メモリ用レジスタに書き込みが完
了することを示すようにフラグ”０”をセットする（ス
テップＳ２０）。その後、初期動作に戻る。その後、実
際にＳＤＲＡＭに書き込みを行い（ステップＳ２１）、
ライト用レジスタのフラグを”０”にする（ステップＳ
２２）。その後、ステップＳ１０で分岐し、プリチャー
ジしたあとすぐにこのアドレスのデータをライトするた
めの動作であり、このとき始めてバンクのプリチャージ
とバンクアクティブを完了したことを示すフラグ”０”
をセットする（ステップＳ２３）。

【００５３】次に、図１１乃至１３を参照してアクティ
ブ制御系の動作について説明する。ステップＳ１６の動
作でロウキャッシュ用レジスタにミスヒットしたこと
になり、次回ヒットするためにバンクのプリチャージ動
作とアクティブコマンドの動作を行う。

【００５４】ステップＳ２５において、アクティブにし
ようとするバンクが、プリチャージとバンクアクティブ
中であれば、ステップＳ１へ戻り、次のアドレスをスキ
ャンする。

【００５５】ステップＳ２６では、ライトの処理を優先
させるためにこの動作を実行する。

【００５６】ステップＳ２８、Ｓ２９、Ｓ３０で、プリ
チャージを実施するバンクがライト中でないことを確認
してから、ステップＳ３１への移行の処理を続ける。

【００５７】このように、本発明は、多バンクＤＲＡＭ
に対するアクセスの順番を入れ替え、ＤＲＡＭのプリチ
ャージ時間を見かけ上削減する。これにより、アクセス
効率が向上し、また、同一バンクかつ同一ロウアドレス
を連続してアクセスするようにアドレスを入れ替えるた
め、不要なプリチャージが発生せず、多バンクＤＲＡＭ
へのアクセス効率は向上する。

【００５８】多バンクＤＲＡＭの最大の特徴は、各バン
クが独立して動作することである。特に任意のバンクを
アクセスすると同時に他の任意のバンクのアクセスが可
能となる。但し、読み出し動作と書き込み動作は、ＤＲ
ＡＭのデータバスを共に使用するため、読み出し又は書
き込み動作を各バンクに対して同時に実施することはで
きない。しかし、他のデータバスを使用しない動作であ
るプリチャージの動作は他の動作である読み出し及び書
き込みを実行している間でも可能である。また、ある一
つのバンクのプリチャージを実行している間での他のバ
ンクのプリチャージ動作が可能である。このプリチャー
ジを他の動作と同時に実施できるという多バンクＤＲＡ
Ｍの特徴を最大に引き出したのが本発明である。

【００５９】

【発明の効果】以上説明したように、本発明は、ライト
を行うアドレスの順番を入れ替えることにより、プリチ
ャージ期間中に他のバンクのライトを実施することがで
き、また、同時に４バンク全てのプリチャージが可能で
ある。このため、多バンクＤＲＡＭのアクセス効率を著
しく高めることができる。

【図面の簡単な説明】

【図１】本発明の実施例に係る多バンクＤＲＡＭ制御装
置を示すシステムブロック図である。

【図２】メモリ用レジスタの構成を示す図である。

【図３】ライト用レジスタの構成を示す図である。

【図４】ロウキャッシュ用レジスタの構成を示す図であ
る。

【図５】アクティブ用レジスタの構成を示す図である。

【図６】本発明の実施例で使用する初期動作のフローチ
ャートである。

【図７】同じく本発明の実施例で使用する初期動作のフ
ローチャートである。

【図８】同じく本発明の実施例で使用する初期動作のフ
ローチャートである。

【図９】同じく本発明の実施例で使用する初期動作のフ
ローチャートである。

【図１０】本発明の実施例で使用するライト制御系のフ
ローチャートである。

【図１１】本発明の実施例で使用するアクティブ制御系
のフローチャートである。

【図１２】本発明の実施例で使用するアクティブ制御系
のフローチャートである。

【図１３】本発明の実施例で使用するアクティブ制御系
のフローチャートである。

【符号の説明】

１：多バンクＤＲＡＭ制御装置２：ＳＤＲＡＭ１１：アクティブレジスタ群１２：プリチャージ／アクティブコマンド制御回路１３：ライトコマンド制御回路１４：ライト用レジスタ１５：メモリライト制御回路１６：ＣＰＵからのメモリアクセス要求制御回路１７：メモリ用レジスタ群１８：ロウキャッシュレジスタ群

Claims

【特許請求の範囲】

【請求項１】複数のバンクを有するＤＲＡＭにアクセ
スするアドレスの順番を、任意の１つのバンクにプリチ
ャージを行うと同時に他の異なるバンクにアクセスする
ように設定することを特徴とする多バンクＤＲＡＭ制御
装置。
【請求項２】複数のバンクを有するＤＲＡＭにアクセ
スするアドレスの順番を、同一バンクの同一ロウアドレ
スにおいて、カラムアドレスを変えるだけで順次アクセ
スするように設定することを特徴とするＤＲＡＭ制御装
置。
【請求項３】前記ＤＲＡＭは同期式であることを特徴
とする請求項１又は２に記載の多バンクＤＲＡＭ制御装
置。
【請求項４】前記ＤＲＡＭは、複数のバンクを有する
キャッシュ用メモリ又はデータレジスタを内蔵するＤＲ
ＡＭであることを特徴とする請求項１乃至３のいずれか
１項に記載の多バンクＤＲＡＭ制御装置。
【請求項５】前記他のバンクへのアクセスは、読み出
し又は書き込みであることを特徴とする請求項１に記載
の多バンクＤＲＡＭ制御装置。
【請求項６】前記他のバンクへのアクセスは、プリチ
ャージであることを特徴とする請求項１に記載の多バン
クＤＲＡＭ制御装置。