JPH11328950A - 半導体メモリおよびメモリシステム - Google Patents

Abstract

(57)【要約】 【課題】 ロウアクセスを高速に行うことにより、向上
したパフォーマンスを有する半導体メモリを提供する。 【解決手段】 半導体メモリ１０００は、複数のメモリ
セル１００４と、複数のメモリセル１００４のうち、ロ
ウアドレスとカラムアドレスとに対応するメモリセル１
００４にアクセスするアクセス部とを備えている。複数
のメモリセル１００４は、少なくとも１つの高速メモリ
セル１００４ａと少なくとも１つの低速メモリセル１０
０４ｂとを含む。少なくとも１つの高速メモリセル１０
０４ａは、少なくとも１つの特定のカラムアドレスにそ
れぞれ割り当てられている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のメモリセル
を含み、その複数のメモリセルのそれぞれはロウアドレ
スとカラムアドレスとを用いて指定される半導体メモリ
およびメモリシステムに関する。

【０００２】

【従来の技術】複数のメモリセルのうちアクセスすべき
メモリセルをロウアドレスとカラムアドレスとを用いて
指定する半導体メモリとしては、ダイナミックランダム
アクセスメモリ（ＤＲＡＭ）が代表的である。ＤＲＡＭ
は、ロウアドレスが指定された後に最初に指定されたカ
ラムアドレスに対応するアクセス（以下、「ロウアクセ
ス」という）が遅く、その最初に指定されたカラムアド
レスに続くカラムアドレスに対応するアクセス（以下、
「カラムアクセス」という）が比較的早いという特性を
有している。この特性は、ロウアドレスに対応するワー
ド線を活性化するのに時間がかかるけれども、いったん
そのワード線が活性化された後は、そのワード線に接続
されているメモリセルに比較的高速にアクセスすること
ができるという事実に基づいている。

【０００３】例えば、パーソナルコンピュータのメイン
メモリにＤＲＡＭが使用される場合には、メモリコント
ローラは、ＤＲＡＭに対して１回のロウアクセスを行っ
た後、３回または７回のカラムアクセス（いわゆるペー
ジアクセス）を行う。これにより、２サイクル目以降の
アクセスが高速化される。ロウアクセスは、所望のロウ
アドレスと所望のカラムアドレスとに応答して行われ
る。カラムアクセスは、ロウアドレスを維持したままカ
ラムアドレスを順次変化させることにより行われる。こ
のようなアクセスは、Ｌ１もしくはＬ２キャッシュのラ
インフィルのために行われる。

【０００４】メモリコントローラは、４サイクルまたは
８サイクルのメモリアクセスが終了した後は、ロウアド
レスに対応するワード線を活性状態から非活性状態にす
る。その後、メモリコントローラは、メインメモリに対
する次のアクセス要求を受け取るまで待機する。

【０００５】メモリセルに高速にアクセスするための方
法としては、主として以下に説明する２つの方法が知ら
れている。

【０００６】１つ目の方法は、複数のロウアドレスに対
応する全カラムアドレス分のデータをＳＲＡＭに格納す
る方法である。この方法は、Ｅｎｈａｎｃｅｄ Ｍｅｍ
ｏｒｙ Ｓｙｓｔｅｍｓ Ｉｎｃ．によって提唱されて
いる。

【０００７】この方法を採用したＤＲＡＭは、例えば、
４個のＳＲＡＭ Ｃａｃｈｅを有することができる。４
個のＳＲＡＭ Ｃａｓｈｅのそれぞれは、ロウアドレス
に対応する全カラムアドレス分のデータ（以下、「１ペ
ージ分のデータ」という）を格納することができる。従
って、４個のＳＲＡＭ Ｃａｃｈｅを用いて、４種類の
ロウアドレスに対応する４ページ分のデータを格納する
ことができる。

【０００８】このようにすることによって、キャッシュ
ラインフィルごとに発生する４サイクルまたは８サイク
ルの最初のアクセスは、ＳＲＡＭ Ｃａｃｈｅに格納さ
れている数ページ分のデータに対するアクセスである場
合に限り高速化される。

【０００９】２つ目の方法は、複数のメモリセルを複数
のバンクに区分して、その複数のバンクをそれぞれ独立
にアクセスする方法である。この方法は、最近開発が進
んでいるＳｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭやＲａｍｂ
ｕｓ ＤＲＡＭに採用されている。

【００１０】この方法を採用したＤＲＡＭは、例えば、
８個または１６個のバンクを有することができる。各バ
ンクは、センスアンプにより１ページ分のデータを保持
することができる。従って、ロウアドレスに対応するワ
ード線の活性状態を維持することにより、そのワード線
に対するアクセスはページアクセスとなる。その結果、
キャッシュフィルサイクルにおける最初のカラムアドレ
スに対応するアクセスが高速化される。

【００１１】

【発明が解決しようとする課題】しかしながら、上述し
た２つの方法によれば、いずれも、１ページ分のデータ
を読み出すためのロウアクセスが遅い。従って、メモリ
パフォーマンスを飛躍的に向上させることができない、
という問題があった。

【００１２】本発明は、カラムアクセスに先だって行わ
れるロウアクセスを高速に行うことにより、一層向上し
たパフォーマンスを有する半導体メモリおよびメモリシ
ステムを提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明の半導体メモリ
は、複数のメモリセルと、前記複数のメモリセルのう
ち、ロウアドレスとカラムアドレスとに対応するメモリ
セルにアクセスするアクセス部とを備え、前記複数のメ
モリセルは、第１のアクセス速度でアクセスされ得る少
なくとも１つの第１のメモリセルと、第１のアクセス速
度よりも早い第２のアクセス速度でアクセスされ得る少
なくとも１つの第２のメモリセルとを含み、前記少なく
とも１つの第２のメモリセルは、少なくとも１つの特定
のカラムアドレスにそれぞれ割り当てられており、これ
により、上記目的が達成される。

【００１４】前記第１のメモリセルはＤＲＡＭセルであ
り、前記第２のメモリセルはＳＲＡＭセルであってもよ
い。

【００１５】前記少なくとも１つの特定のカラムアドレ
スは、前記ロウアアドレスに対応する複数のアクセス単
位のうちすべてのアクセス単位の先頭アドレスを指して
いてもよい。

【００１６】前記複数のメモリセルは、複数のバンクに
区分されていてもよい。

【００１７】前記少なくとも１つの特定のカラムアドレ
スは、前記ロウアアドレスに対応する複数のアクセス単
位のうち選択されたアクセス単位の先頭アドレスを指し
ていてもよい。

【００１８】前記少なくとも１つの特定のカラムアドレ
スに対応する情報は、前記ロウアドレスと同時に前記半
導体メモリに入力されてもよい。

【００１９】前記アクセス部は、前記第１のメモリセル
をプリチャージしている間に、前記第２のメモリセルに
対するアクセスを開始してもよい。

【００２０】前記第１のメモリセルと前記第２のメモリ
セルとは、同一構成のメモリセルであってもよい。

【００２１】前記半導体メモリのメモリアレイは、第１
のサブアレイと第２のサブアレイとに少なくとも分割さ
れており、前記第１のサブアレイは前記少なくとも１つ
の第１のメモリセルを含み、前記第２のサブアレイは前
記少なくとも１つの第２のメモリセルを含み、前記第１
のサブアレイにおける少なくとも１つの特定のカラムア
ドレスが前記第２のサブアレイにおける前記第２のメモ
リセルに割り当てられていてもよい。

【００２２】本発明のメモリシステムは、半導体メモリ
と前記半導体メモリを制御するメモリコントローラとを
備えたメモリシステムであって、前記半導体メモリは、
複数のメモリセルと、前記複数のメモリセルのうち、ロ
ウアドレスとカラムアドレスとに対応するメモリセルに
アクセスするアクセス部とを備え、前記複数のメモリセ
ルは、第１のアクセス速度でアクセスされ得る少なくと
も１つの第１のメモリセルと、第１のアクセス速度より
も早い第２のアクセス速度でアクセスされ得る少なくと
も１つの第２のメモリセルとを含み、前記少なくとも１
つの第２のメモリセルは、少なくとも１つの特定のカラ
ムアドレスにそれぞれ割り当てられており、これによ
り、上記目的が達成される。

【００２３】前記第１のメモリセルはＤＲＡＭセルであ
り、前記第２のメモリセルはＳＲＡＭセルであってもよ
い。

【００２４】前記複数のメモリセルは、複数のバンクに
区分されていてもよい。

【００２５】以下、作用を説明する。

【００２６】請求項１に係る発明では、少なくとも１つ
の第２のメモリセル（すなわち、高速メモリセル）は、
少なくとも１つの特定のカラムアドレスにそれぞれ割り
当てられている。その特定のカラムアドレスは、ロウア
ドレスが指定された後に最初に指定される確率が高いカ
ラムアドレスに設定される。これにより、ロウアクセス
が高速メモリセルに対するアクセスとなる確率が高くな
る。これにより、半導体メモリのパフォーマンスが向上
する。

【００２７】請求項４に係る発明では、複数のメモリセ
ルは、複数のバンクに区分されている。これにより、ロ
ウアクセスが高速メモリセルに対するアクセスとなる確
率が飛躍的に高くなる。これは、シングルバンクメモリ
に比較して、ロウアドレスが指定された後に最初に指定
される確率が高いカラムアドレスをより少ない数のカラ
ムアドレスに限定することができるからである。その結
果、半導体メモリのパフォーマンスが飛躍的に向上す
る。

【００２８】請求項１０に係る発明では、少なくとも１
つの第２のメモリセル（すなわち、高速メモリセル）
は、少なくとも１つの特定のカラムアドレスにそれぞれ
割り当てられている。その特定のカラムアドレスは、ロ
ウアドレスが指定された後に最初に指定される確率が高
いカラムアドレスに設定される。これにより、ロウアク
セスが高速メモリセルに対するアクセスとなる確率が高
くなる。これにより、半導体メモリのパフォーマンスが
向上する。その結果、メモリシステムのパフォーマンス
も向上する。

【００２９】請求項１２に係る発明では、複数のメモリ
セルは、複数のバンクに区分されている。これにより、
ロウアクセスが高速メモリセルに対するアクセスとなる
確率が飛躍的に高くなる。これは、シングルバンクメモ
リに比較して、ロウアドレスが指定された後に最初に指
定される確率が高いカラムアドレスをより少ない数のカ
ラムアドレスに限定することができるからである。その
結果、メモリシステムのパフォーマンスが飛躍的に向上
する。

【００３０】

【発明の実施の形態】はじめに、図１および図２を参照
して本発明の原理を説明する。

【００３１】図１は、本発明をシングルバンクメモリ１
０００に適用した場合におけるメモリセルアレイ１００
２の構成を示す。メモリセルアレイ１００２は、複数の
メモリセル１００４を含む。複数のメモリセル１００４
のそれぞれは、複数のワード線のうちの１つに接続され
ている。複数のメモリセル１００４は、少なくとも１つ
の高速メモリセル１００４ａ（図１において黒丸で示さ
れる）と、少なくとも１つの低速メモリセル１００４ｂ
（図１において白丸で示される）とを含む。高速メモリ
セル１００４ａは、例えば、ＳＲＡＭセルであり得る。
低速メモリセル１００４ｂは、例えば、ＤＲＡＭセルで
あり得る。

【００３２】ここで、高速メモリセル１００４ａとは、
低速メモリセル１００４ｂに比べて高速にアクセスされ
得るメモリセルをいい、低速メモリセル１００４ｂと
は、高速メモリセルに比べて低速にアクセスされ得るメ
モリセルをいう。このように、本明細書では、「高速」
および「低速」という用語は、絶対的な速度ではなく、
相対的な速度を表す用語として使用される。

【００３３】図１に示されるように、１本のワード線上
には、高速メモリセル１００４ａと低速メモリセル１０
０４ｂとが混在して配置される。高速メモリセル１００
４ａは、ロウアドレスに対応するワード線が活性化され
た後に最初に指定される確率が高いカラムアドレスに対
応するように配置される。

【００３４】シングルバンクメモリ１０００では、複数
のロウアドレスに対応する複数のワード線を同時に活性
状態に維持することはできない。従って、例えば、ロウ
アドレスＡｄｒ１に対応するワード線１０１０が活性状
態である場合には、ロウアドレスＡｄｒ２に対応するワ
ード線１０２０は非活性状態である。

【００３５】ワード線１０１０が活性状態である場合に
おいて、ワード線１０２０上のメモリセル１００４に対
するアクセスが発生した場合には、いったんワード線１
０１０を活性状態から非活性状態に戻してプリチャージ
した後、ワード線１０２０を活性化させる必要がある。
例えば、パーソナルコンピュータの表示画面においてア
クティブなウィンドウを第１のアプリケーションのウィ
ンドウから第２のアプリケーションのウィンドウに移し
た場合がこの場合に相当する。

【００３６】その後、ワード線１０１０上のメモリセル
１００４に再びアクセスが戻った場合には、ワード線１
０１０を再び活性化させる必要がある。例えば、パーソ
ナルコンピュータの表示画面においてアクティブなウィ
ンドウを第２のアプリケーションのウィンドウから第１
のアプリケーションのウィンドウに戻した場合がこの場
合に相当する。

【００３７】このように２本のワード線を交互に活性化
させる場合には、活性状態にある一方のワード線をいっ
たん非活性状態にしなければならず、ロウアドレスに対
応するワード線が活性化された後に最初に指定されるカ
ラムアドレスはワード線が活性化される度に異なる確率
が高いから、非常に多くのカラムアドレスをロウアドレ
スが指定された後に最初に指定されるカラムアドレスの
候補としなければならない。従って、シングルバンクメ
モリ１０００では、高速メモリセル１００４ａに割り当
てられるべきカラムアドレスの数は非常に多くなってし
まう。このことは、シングルバンクメモリ１０００のチ
ップ面積やコストを増大させる原因となる。

【００３８】特定のカラムアドレスは、各ロウアドレス
に対応する複数のアクセス単位（実際のシステムにおい
て好適なアクセスの単位）１０３０のそれぞれの先頭ア
ドレスを指すように設定されていることが好ましい。例
えば、パーソナルコンピュータ（ＰＣ）などを用いたシ
ステムにおいて、キャッシュラインフィルなどの関係か
ら１６個の連続アドレスに対応するメモリセルが通常ま
とまってアクセスされる場合には、上記アクセス単位は
１６ビットに設定される。シングルバンクメモリ１００
０のアクセス単位１０３０が１６ビットである場合に
は、複数のアクセス単位１０３０のそれぞれに対して、
そのアクセス単位１０３０の先頭から数ビットに対応す
るいくつかのメモリセル１００４を高速メモリセル１０
０４ａとすることが好ましい。図１に示される例では、
アクセス単位１０３０の先頭から４ビットに対応するメ
モリセル１００４を高速メモリセル１００４ａとしてい
る。

【００３９】図２は、本発明をマルチバンクメモリ２０
００に適用した場合におけるメモリセルアレイ２００２
の構成を示す。メモリセルアレイ２００２は、複数のメ
モリセル２００４を含む。複数のメモリセル２００４
は、複数のバンクに区分される。図２に示される例で
は、複数のメモリセル２００４は、２つのバンク２００
２ａと２００２ｂとに区分されている。複数のメモリセ
ル２００４のそれぞれは、複数のワード線のうちの１つ
に接続されている。複数のメモリセル２００４は、少な
くとも１つの高速メモリセル２００４ａ（図２において
黒丸で示される）と、少なくとも１つの低速メモリセル
２００４ｂ（図２において白丸で示される）とを含む。
高速メモリセル２００４ａは、例えば、ＳＲＡＭセルで
あり得る。低速メモリセル２００４ｂは、例えば、ＤＲ
ＡＭセルであり得る。

【００４０】マルチバンクメモリ２０００では、複数の
ロウアドレスに対応する複数のワード線を同時に活性状
態に維持することができる。図２に示される例では、ロ
ウアドレスＡｄｒ１に対応するワード線２０１０とロウ
アドレスＡｄｒ２に対応するワード線２０２０とが同時
に活性状態に維持される。その結果、ワード線２０１０
上のメモリセルとワード線２０２０上のメモリセルとに
交互にアクセスが発生する場合でも、活性状態にある一
方のワード線を非活性状態にする必要がない。このこと
は、ロウアドレスが指定された後に最初に指定されるカ
ラムアドレスの候補を非常に少ない数のカラムアドレス
に絞り込むことを可能にする。これは、シングルバンク
メモリ１０００に比較して、ロウアドレスが指定された
後に最初に指定されるカラムアドレスが特定のカラムア
ドレスに集中する確率が高いからである。従って、マル
チバンクメモリ２０００では、シングルバンクメモリ１
０００に比較して、高速メモリセル２００４ａに割り当
てられるべきカラムアドレスの数を少なくすることが可
能である。

【００４１】特定のカラムアドレスは、各ロウアドレス
に対応する複数のアクセス単位（実際のシステムにおい
て好適なアクセスの単位）２０３０のうち選択された少
なくとも１つのアクセス単位２０３０の先頭アドレスを
指すように設定されていることが好ましい。例えば、マ
ルチバンクメモリ２０００のアクセス単位２０３０が１
６ビットである場合には、複数のアクセス単位２０３０
のうち選択された少なくとも１つのアクセス単位２０３
０に対して、そのアクセス単位２０３０の先頭から数ビ
ットに対応するいくつかのメモリセル２００４を高速メ
モリセル２００４ａとすることが好ましい。図２に示さ
れる例では、アクセス単位２０３０の先頭から４ビット
に対応するメモリセル２００４を高速メモリセル２００
４ａとしている。このように、マルチバンクメモリ２０
００に配置される高速メモリセル２００４ａは、シング
ルバンクメモリ１０００に配置される高速メモリセル１
００４ａからいくつかの高速メモリセル１００４ａを間
引くことによって得られる。

【００４２】以下、図面を参照して本発明の実施の形態
を説明する。

【００４３】（実施の形態１）図３は、本発明の実施の
形態１の半導体メモリ１のメモリ空間３０００の概念を
示す。メモリ空間３０００は、１６個のバンク３０１０
に区分されている。図３では、１６個のバンク３０１０
は、それぞれ、ＢＡＮＫ０〜ＢＡＮＫ１５と表記されて
いる。１６個のバンク３０１０は、互いに独立にアクセ
スされ得る。

【００４４】半導体メモリ１は、１チップで構成されて
いる。半導体メモリ１は、２Ｋ×２Ｋの４Ｍビットの記
憶容量を有している。より詳細には、半導体メモリ１
は、１６バンク×７ビット（１２８Ｒｏｗ）×１１ビッ
ト（２０４８Ｃｏｌｕｍｎ）×１ビットＩ／Ｏのメモリ
構成を有している。１ビットのデータが半導体メモリ１
に入力され、または、半導体メモリ１から出力される。

【００４５】半導体メモリ１は、複数のメモリセルを有
している。複数のメモリセルは、少なくとも１つの高速
メモリセル（例えば、ＳＲＡＭセル）と、少なくとも１
つの低速メモリセル（ＤＲＡＭセル）とを含む。

【００４６】図３に示されるように、Ｘ軸方向はワード
線方向（ワード線が延びる方向）を示し、Ｙ軸方向はビ
ット線方向（ビット線が延びる方向）を示す。Ｘ軸方向
に沿って、２Ｋ個のロウアドレスｈｅｘ０００〜ｈｅｘ
７ＦＦが割り当てられている。Ｙ軸方向に沿って、２Ｋ
個のカラムアドレスｈｅｘ０００〜ｈｅｘ７ＦＦが割り
当てられている。ここで、ｈｅｘは１６進数表記を示
す。

【００４７】図３において、斜線の領域は、高速メモリ
セルに割り当てられている領域（以下、「高速メモリセ
ル領域」という）を示し、それ以外の領域は、低速メモ
リセルに割り当てられている領域（以下、「低速メモリ
セル領域」という）を示す。高速メモリセル領域は、例
えば、２０４８（Ｒｏｗ）×３２（Ｃｏｌｕｍｎ）とい
うメモリ構成を有するＳＲＡＭによって実現され得る。
低速メモリセル領域は、例えば、２０４８（Ｒｏｗ）×
２０１６（Ｃｏｌｕｍｎ）というメモリ構成を有するＤ
ＲＡＭによって実現され得る。

【００４８】高速メモリセル領域は、ロウアドレスｈｅ
ｘ０００からロウアドレスｈｅｘ７ＦＦにわたってＸ軸
方向に沿って形成され、Ｙ軸方向に沿って特定の間隔を
あけて形成される。このように、高速メモリセル領域
は、メモリ空間３０００において複数の帯領域として形
成される。

【００４９】図３に示される例では、８個の帯領域が、
Ｙ軸方向に沿って２５６アドレス毎に形成されている。
８個の帯領域のそれぞれは、Ｘ軸方向に２０４８ビット
の幅を有し、Ｙ軸方向に４ビットの幅を有する領域であ
る。あるいは、帯領域のＹ軸方向の幅（ビット幅）は、
８ビットであってもよいし、１６ビットであってもよ
い。

【００５０】ロウアドレスが指定された後、最初に指定
されるカラムアドレスが特定のカラムアドレス（すなわ
ち、ｈｅｘ０００、ｈｅｘ１００、ｈｅｘ２００、ｈｅ
ｘ３００、ｈｅｘ４００、ｈｅｘ５００、ｈｅｘ６０
０、ｈｅｘ７００）に一致する場合には、そのロウアド
レスとそのカラムアドレスとに対応するアクセスは高速
に行われる。これは、その特定のカラムアドレスから所
定のバースト長ビット（図３に示される例では４ビッ
ト。８ビットまたは１６ビットでもよい）の範囲に含ま
れるカラムアドレスが高速メモリセルに割り当てられて
いるからである。

【００５１】高速メモリセルに対するアクセスを行って
いる間に、ロウアドレスに対応するすべての低速メモリ
セルが活性化される。従って、アクセス対象が高速メモ
リセルから低速メモリセルに移った場合でも、その低速
メモリセルに対して高速にアクセスすることが可能にな
る。

【００５２】このように、ロウアドレスに対応するすべ
ての低速メモリセルが活性化されるまで、高速メモリセ
ルが”ワンポイントリリーフ”としてメモリアクセスを
担当するように、高速メモリセルが配置される。これに
より、切れ目のないアクセスを実現することができる。

【００５３】特定のカラムアドレスは、ロウアドレスが
指定された後に最初に指定されるカラムアドレスがその
特定のカラムアドレスにヒットする確率が高くなるよう
に予め設定されている。このように特定のカラムアドレ
スを設定することにより、半導体メモリ１のパフォーマ
ンスが向上する。

【００５４】ロウアドレスが指定された後に最初に指定
されるカラムアドレスが特定のカラムアドレスにヒット
する確率は、複数のメモリセルが複数のバンクに区分さ
れ、ロウアドレスに対応するワード線の活性化がキャッ
シュフィルサイクルごとに解除されない半導体メモリ
（すなわち、マルチバンクメモリ）においては飛躍的に
増大する。なぜなら、マルチバンクメモリでは、シング
ルバンクメモリに比べて、ロウアドレスが指定された後
に最初に指定されるカラムアドレスが、特定のカラムア
ドレスに集中する確率が高いからである。その特定のカ
ラムアドレスは、例えば、ｈｅｘ０００、ｈｅｘ１０
０、ｈｅｘ２００、ｈｅｘ３００、ｈｅｘ４００、ｈｅ
ｘ５００、ｈｅｘ６００、ｈｅｘ７００という非常に切
りのいい数字を有する２５６アドレス毎のカラムアドレ
スである。このようなカラムアドレスを高速メモリセル
用のカラムアドレスに設定することによって、ほとんど
すべてのロウアクセスが高速メモリセルから始まること
になる。これにより、半導体メモリ１のパフォーマンス
が向上する。

【００５５】また、マルチバンクメモリでは、アクセス
対象が第１のバンクの第１のロウアドレスから第２のバ
ンクの第２のロウアドレスに移った場合でも、第１のロ
ウアドレスに対応するワード線の活性状態が維持され
る。従って、アクセス対象が第２の第２のバンクの第２
のロウアドレスから第１のバンクの第１のロウアドレス
に戻った場合には、その第１のロウアドレスに対応する
アクセスはやはり高速になる。このような高速アクセス
は、シングルバンクメモリでは不可能である。

【００５６】なお、図３に示される例では、高速メモリ
セル領域がＹ軸方向に沿って２５６アドレスごとに形成
されるとした。しかし、本発明はこれに限定されない。
より多くの高速メモリセルを搭載することができる場合
には、高速メモリセル領域をより小さい間隔で（例え
ば、１２８または６４アドレスごとに）形成してもよ
い。あるいは、あまり多くの高速メモリセルを搭載する
ことができない場合には、高速メモリセル領域をより大
きな間隔で（例えば、５１２または１０２４アドレスご
とに）形成してもよい。

【００５７】例えば、８個のバンクを有する半導体メモ
リは、８ページ分のデータを高速に読み出し／書き込み
可能に持つこととなる。１６個のバンクを有する半導体
メモリは、１６ページ分のデータを高速に読み出し／書
き込み可能に持つこととなる。ロウアドレスに対応する
ワード線の活性化が解除されてそのワード線とは異なる
ワード線が活性化されるのは、シーケンシャルアクセス
からロウアクセスに移る場合、実行中のアプリケーショ
ンが切り替わる場合、ハードディスクドライブ（ＨＤ
Ｄ）などの周辺デバイスからメインメモリへのアクセス
が起動される場合などであると考えられる。

【００５８】図４は、半導体メモリ１の構成を示す。半
導体メモリ１は、２０４８（Ｒｏｗ）×２０１６（Ｃｏ
ｌｕｍｎ）のＤＲＡＭセルアレイ２と、２０４８（Ｒｏ
ｗ）×３２（Ｃｏｌｕｍｎ）のＳＲＡＭセルアレイ３と
を含む。半導体メモリ１全体の記憶容量は、４１９４３
０４ビット（４Ｍビット）である。

【００５９】ＤＲＡＭセルアレイ２は、１６個のバンク
（図４では、ＢＡＮＫ０〜ＢＡＮＫ１５と表記されてい
る）に区分されている。１６個のバンクのそれぞれは、
１２８（Ｒｏｗ）×２０１６（Ｃｏｌｕｍｎ）というメ
モリ構成を有している。１６個のバンクは、互いに独立
してアクセスされ得る。

【００６０】あるロウアドレスが指定されると、そのロ
ウアドレスに対応するすべてのカラムアドレス分のデー
タ（すなわち、１ページ分のデータに相当する２０１６
ビット）がセンスアンプ４にラッチされる。ロウアクセ
スを行うには、センスアンプ４によって１ページ分のデ
ータが増幅される時間が必要である。従って、１ページ
分のデータをセンスアンプ４にラッチするまでに時間が
かかるものの、いったん１ページ分のデータがセンスア
ンプ４にラッチされた後は、データの読み出しおよび書
き込みが高速に行われる。

【００６１】また、センスアンプ４は、１６個のバンク
のそれぞれに対して設けられている。センスアンプ４
は、１６個のバンクのそれぞれに対して活性化され得
る。従って、センスアンプ４は、最大で１６ページ分の
データをラッチすることができる。

【００６２】ＳＲＡＭセルアレイ３は、８種類の特定の
カラムアドレス（すなわち、ｈｅｘ０００、ｈｅｘ１０
０、ｈｅｘ２００、ｈｅｘ３００、ｈｅｘ４００、ｈｅ
ｘ５００、ｈｅｘ６００、ｈｅｘ７００）に対応する８
個のカラムブロック５（図４では、Ｃｏｌｕｍｎ Ｂｌ
ｏｃｋ０、Ｃ−Ｂｌｋ１〜Ｃ−Ｂｌｋ７と表記されてい
る）を含む。８個のカラムブロック５のそれぞれは、２
０４８（Ｒｏｗ）×４ビットというメモリ構成を有して
いる。また、８個のカラムブロック５のそれぞれは、Ｄ
ＲＡＭセルアレイ２の各バンクに対応するよう１６個の
バンクに区分されている。

【００６３】図５は、半導体メモリ１の動作タイミング
を示す。以下、図４および図５を参照して、半導体メモ
リ１の動作を説明する。

【００６４】時刻Ｔ０では、チップイネーブル信号／Ｃ
ＥがＬｏｗレベルであり、かつ、ＲＡＳ信号／ＲＡＳが
Ｌｏｗレベルである。コマンドデコーダ１３は、Ｌｏｗ
レベルのチップイネーブル信号／ＣＥとＬｏｗレベルの
ＲＡＳ信号／ＲＡＳとに応答して、ロウアドレスラッチ
１０にイネーブル信号を送る。ロウアドレスラッチ１０
は、このイネーブル信号に応答して、アドレスバス（Ａ
０〜Ａ１０）上のアドレスをロウアドレスとして取り込
み、それを保持する。

【００６５】また、時刻Ｔ０では、制御信号ＣＡ−ＳＴ
ＲＢがＬｏｗレベルである。３ビットデコーダ１１は、
カラムアドレスバス（ＣＡ０〜ＣＡ２）から３ビットの
データを受け取り、この３ビットのデータをデコードす
る。この３ビットのデータは、アクセスされるべき特定
のカラムアドレス（ｈｅｘ０００、ｈｅｘ１００、ｈｅ
ｘ２００、ｈｅｘ３００、ｈｅｘ４００、ｈｅｘ５０
０、ｈｅｘ６００、ｈｅｘ７００のいずれか）を指定す
るために使用される。

【００６６】３ビットのデータは、ｂｉｎ０００〜ｂｉ
ｎ１１１の８種類の値をとり得る。ここで、ｂｉｎは２
進数表記を示す。３ビットデータの８種類の値は、それ
ぞれ、特定のカラムアドレスに対応づけられている。例
えば、３ビットデータの値ｂｉｎ０００は、特定のカラ
ムアドレスｈｅｘ０００に対応する。

【００６７】３ビットデコーダ１１は、３ビットのデー
タがｂｉｎ０００である場合には、カラムアドレスｈｅ
ｘ０００をアンプおよびカラムセレクタ６に出力する。
アンプおよびカラムセレクタ６は、３ビットデコーダか
ら出力されるカラムアドレスに応じて、ＳＲＡＭセルア
レイ３の８個のカラムブロック５のうちの１つを選択す
る。

【００６８】なお、カラムアドレスバス（ＣＡ０〜ＣＡ
２）から入力される３ビットのデータの値と特定のカラ
ムアドレスとの対応関係は、プログラムドカラムアドレ
ス１４に格納されており、プログラムドカラムアドレス
１４の内容を変更することによりその対応関係を変更す
ることができる。例えば、３ビットデータの値ｂｉｎ０
００が特定のカラムアドレスｈｅｘ７００に対応するよ
うに対応関係を変更することができる。プログラムドカ
ラムアドレス１４は、例えば、不揮発性メモリである。

【００６９】ロウアドレスデコーダおよびバンクセレク
タ９は、ロウアドレスラッチ１０に保持されているロウ
アドレスに応じて、ＳＲＡＭセルアレイ３の選択された
１つのバンクの選択された１つのワード線を活性化す
る。その結果、選択されたカラムブロック５の選択され
たバンクから、４ビットのデータが出力される。

【００７０】データアライナおよびパラレル／シリアル
変換器７は、ＳＲＡＭセルアレイ３から出力される４ビ
ットのパラレルデータを１ビットのシリアルデータに変
換する。１ビットのシリアルデータは、Ｉ／Ｏ制御およ
びデータラッチ８を介して、順次、半導体メモリ１の外
部に出力される。

【００７１】さらに、ロウアドレスデコーダおよびバン
クセレクタ９は、ロウアドレスラッチ１０に保持されて
いるロウアドレスに応じて、ＤＲＡＭセルアレイ２の選
択されたバンクの選択されたワード線を活性化する。

【００７２】時刻Ｔ２では、チップイネーブル信号／Ｃ
ＥがＬｏｗレベルであり、かつ、ＣＡＳ信号／ＣＡＳが
Ｌｏｗレベルである。コマンドデコーダ１３は、Ｌｏｗ
レベルのチップイネーブル信号／ＣＥとＬｏｗレベルの
ＣＡＳ信号／ＣＡＳとに応答して、カラムアドレスラッ
チ１２にイネーブル信号を送る。カラムアドレスラッチ
１２は、このイネーブル信号に応答して、アドレスバス
（Ａ０〜Ａ１０）上のアドレスをカラムアドレスとして
取り込み、それを保持する。

【００７３】センスアンプおよびカラムデコーダ４は、
カラムアドレスラッチ１２に保持されているカラムアド
レスに応じて、ＤＲＡＭセルアレイ２における活性化さ
れたワード線に対応する２０１６ビットのデータ（１ペ
ージ分のデータ）を選択する。その結果、ＤＲＡＭセル
アレイ２の選択されたバンクから、選択された２０１６
ビットのデータが出力される。

【００７４】データアライナおよびパラレル／シリアル
変換器７は、ＳＲＡＭセルアレイ３から出力される４ビ
ットのパラレルデータを１ビットのシリアルデータに変
換し、ＤＲＡＭセルアレイ２から出力されるデータと整
列させる。整列後のデータは、Ｉ／Ｏ制御およびデータ
ラッチ８を介して、順次、半導体メモリ１の外部に出力
される。

【００７５】ＳＲＡＭセルアレイ３のデータは、ＤＲＡ
Ｍセルアレイ２のデータよりも高速に出力される。従っ
て、Ｉ／Ｏ制御およびデータラッチ８から出力されるデ
ータのうち最初の４ビットのデータはＳＲＡＭセルアレ
イ３からのデータとなり、その最初の４ビットに続くデ
ータはＤＲＡＭセルアレイ２からのデータとなる（図５
参照）。

【００７６】ＳＲＡＭセルからのデータは、基準時刻Ｔ
０から２クロック後の時刻Ｔ２から出力することができ
る（ＳＲＡＭセルに対するアクセス時間を２０ｎｓ以下
に設定している）。一方、ＤＲＡＭセルからのデータ
は、基準時刻Ｔ０から４クロック後の時刻Ｔ４からでな
いと出力されない（ＲＡＳアクセス時間を２０ｎｓに設
定している。）。半導体メモリ１では、特定のカラムア
ドレスに対して、ＤＲＡＭセルに対する低速アクセスが
ＳＲＡＭセルに対する高速アクセスに置き換えられる。
これにより、半導体メモリ１のパフォーマンスを全体と
して向上させることが可能になる。

【００７７】ここでは、クロック信号ＣＬＫの周波数は
１００ＭＨｚであり、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ
Ｔｒａｎｓｆｅｒ）を行う場合を想定している。この
場合、データの１サイクルが５ｎｓであり、４ビットの
シリアルデータを出力するのに２０ｎｓかかる。また、
ｔＲＡＣ（ＲＡＳアクセス時間）＝４０ｎｓ、ｔＣＡＣ
（ＣＡＳアクセス時間）＝２０ｎｓ、ｔＡＣ（ＳＲＡＭ
アクセス時間）＝２０ｎｓとすると、ロウアクセス起動
タイミング（Ｔ０、Ｔ８）から２０ｎｓ経過後にＳＲＡ
Ｍセルアレイ３から４ビットのデータが出力され、その
出力に２０ｎｓかかり、その後（起動から６０ｎｓ経過
後）にＤＲＡＭセルアレイ２からｔＲＡＣのタイミング
で次のデータが出力される。この後、２０ｎｓごとにＣ
ＡＳ信号／ＣＡＳをＬｏｗレベルにすることにより、ｔ
ＣＡＣ（２０ｎｓ）のサイクルでデータが出力される。
その結果、図５に示されるように、データが途切れるこ
となく連続したデータ出力が実現される。

【００７８】データを半導体メモリ１に書き込む場合に
は、Ｉ／Ｏ制御およびデータラッチ８はそのデータをラ
ッチする。Ｉ／Ｏ制御およびデータラッチ８にラッチさ
れたデータは、カラムアドレスに従って、ＤＲＡＭセル
アレイ２またはＳＲＡＭセルアレイ３に書き込まれる。
カラムアドレスが特定のカラムアドレスに一致する場合
には、データはＳＲＡＭセルアレイ３に書き込まれる。
それ以外の場合には、データはＤＲＡＭセルアレイ２に
書き込まれる。

【００７９】半導体メモリ１は、ロウアドレスが比較的
頻繁に変化し、ロウアドレスが指定された後に最初に指
定されるカラムアドレスが特定のカラムアドレスに一致
する確率が高い場合に非常に有効である。実際、Ｗｉｎ
ｄｏｗｓなどの基本ソフトウェアの上で複数のアプリケ
ーションが実行されており、ハードディスクドライブ
（ＨＤＤ）に対するアクセスも頻繁に行われる状況で
は、ロウアドレスが比較的頻繁に変化し、アプリケーシ
ョンの切り替わりやハードディスクドライブ（ＨＤＤ）
からのデータ転送が開始される際のカラムアドレスは、
特定のいくつかのカラムアドレスに集中すると予想され
る。例えば、そのような特定のカラムアドレスは、ｈｅ
ｘ０００、ｈｅｘ１００などの切りのいい数字を有する
カラムアドレスである。従って、このような特定のカラ
ムアドレスに高速メモリセル（例えば、ＳＲＡＭセル）
を割り当て、それ以外のカラムアドレスに低速メモリセ
ル（例えば、ＤＲＡＭセル）を割り当てておくことによ
り、半導体メモリ１に対するアクセスを全体として高速
化することができる。

【００８０】また、半導体メモリ１は、１６個のバンク
を有している。１６個のバンクのそれぞれは、ワード線
が活性化された後はセンスアンプおよびカラムデコーダ
４において１ページ分のデータを保持することができ
る。従って、半導体メモリ１全体としては、１６ページ
分のデータを高速で読み書きできる状態にしておくこと
ができる。このため、ロウアドレスが各バンクで活性化
されているワード線に対応するロウアドレスにヒットす
れば、従来のＤＲＡＭと同様にカラムアドレスがランダ
ムに変化しても高速なアクセスを提供することができ
る。

【００８１】本実施の形態では、特定のカラムアドレス
を表す情報は、ロウアドレスおよびカラムアドレスとは
独立に、カラムアドレスバス（ＣＡ０〜ＣＡ２）から３
ビットデコーダ１１に入力される。特定のカラムアドレ
スを表す情報は、ロウアドレスと同時に入力される。こ
のことは、ロウアクセス時にＳＲＡＭセルを選択するこ
とを可能にする。その結果、ＳＲＡＭセルに対するアク
セスを高速に行うことができる。なお、特定のカラムア
ドレスを表す情報を入力するための専用ピンを設けるこ
とは必須ではない。例えば、Ｒａｍｂｕｓ ＤＲＡＭな
どに採用されているぱパケット入力を用いて特定のカラ
ムアドレスを表す情報を入力する場合にはそのような専
用ピンは不要となる。

【００８２】（実施の形態２）図６は、本発明の実施の
形態２の半導体メモリ１０１のメモリ空間４０００の概
念を示す。メモリ空間４０００は、１６個のバンク４０
１０に区分されている。図６では、１６個のバンク４０
１０は、それぞれ、ＢＡＮＫ０〜ＢＡＮＫ１５と表記さ
れている。１６個のバンク４０１０は、互いに独立にア
クセスされ得る。

【００８３】半導体メモリ１０１は、６４Ｍビットの記
憶容量を有している。より詳細には、半導体メモリ１０
１は、１６バンク×９ビット（５１２Ｒｏｗ）×９ビッ
ト（５１２Ｃｏｌｕｍｎ）×１６ビットＩ／Ｏのメモリ
構成を有している。半導体メモリ１０１には、１６個の
Ｉ／Ｏが設けられている。図６では、１６個のＩ／Ｏ
は、Ｉ／Ｏ＃０〜Ｉ／Ｏ＃１５と表記されている。１ビ
ットのデータが各Ｉ／Ｏに入力され、または、各Ｉ／Ｏ
から出力される。

【００８４】図６において、斜線の領域は高速メモリセ
ル領域（例えば、ＳＲＡＭセル領域）を示し、それ以外
の領域は低速メモリセル領域（例えば、ＤＲＡＭセル領
域）を示す。

【００８５】高速メモリセル領域は、各Ｉ／Ｏごとに２
つずつ設けられている。高速メモリセル領域は、Ｙ軸方
向に８ビットの幅を有する領域である。各Ｉ／Ｏにおけ
る高速メモリセル領域は、９ビットのカラムアドレス
（ｈｅｘ０００〜ｈｅｘ１ＦＦ）のうちｈｅｘ０００、
ｈｅｘ１００（２５６アドレス毎）に対応するように設
けられている。

【００８６】図７は、半導体メモリ１０１の構成を示
す。半導体メモリ１０１の構成は、ＤＲＡＭセルアレイ
１０２とＳＲＡＭセルアレイ１０３と１ビットデコーダ
１１０とを除いて、図４に示される半導体メモリ１の構
成と同一である。図７において、図４に示される構成要
素と同一の機能を有する構成要素には同一の参照番号を
付し、その説明を省略する。

【００８７】半導体メモリ１０１は、８１９２（Ｒｏ
ｗ）×７９３６（Ｃｏｌｕｍｎ）のＤＲＡＭセルアレイ
１０２と、８１９２（Ｒｏｗ）×２５６（Ｃｏｌｕｍ
ｎ）のＳＲＡＭセルアレイ１０３とを含む。

【００８８】ＤＲＡＭセルアレイ１０２は、１６個のバ
ンク（図７では、ＢＡＮＫ０〜ＢＡＮＫ１５と表記され
ている）に区分されている。１６個のバンクのそれぞれ
は、５１２（Ｒｏｗ）×７９３６（Ｃｏｌｕｍｎ）とい
うメモリ構成を有している。１６個のバンクは、互いに
独立してアクセスされ得る。

【００８９】ＳＲＡＭセルアレイ１０３は、１６個のＩ
／Ｏにそれぞれ対応する１６個のカラムブロック１０５
（図７では、Ｃｏｌｕｍｎ Ｂｌｏｃｋ０、Ｃ−Ｂｌｋ
１〜Ｃ−Ｂｌｋ１５）を含む。１６個のカラムブロック
１０５のそれぞれは、カラムアドレスｈｅｘ０００のた
めの５１２（Ｒｏｗ）×８（Ｃｏｌｕｍｎ）というメモ
リ構成と、カラムアドレスｈｅｘ１００のための５１２
（Ｒｏｗ）×８（Ｃｏｌｕｍｎ）というメモリ構成とを
有している。カラムアドレスｈｅｘ０００に対して８ビ
ットの連続データが割り当てられ、カラムアドレスｈｅ
ｘ１００に対して８ビットの連続データが割り当てられ
る。従って、カラムブロック１０５は、８ビット×２＝
１６ビットのデータ幅を有している。

【００９０】１ビットデコーダ１１０は、カラムアドレ
スバス（ＣＡ）から１ビットのデータを受け取り、この
１ビットのデータをデコードする。この１ビットのデー
タは、アクセスされるべき特定のカラムアドレス（図６
および図７に示される例では、ｈｅｘ０００またはｈｅ
ｘ１００のいずれか）を指定するために使用される。例
えば、１ビットデコーダ１１０は、１ビットのデータの
値が「０」である場合には特定のカラムアドレスｈｅｘ
０００をアンプおよびカラムセレクタ６に出力し、１ビ
ットのデータの値が「１」である場合には特定のカラム
アドレスｈｅｘ１００をアンプおよびカラムセレクタ６
に出力する。アンプおよびカラムセレクタ６は、１ビッ
トデコーダ１１０から出力されるカラムアドレスに応じ
て、ＳＲＡＭセルアレイ１０３をアクセスする。なお、
カラムアドレスバス（ＣＡ）から入力される１ビットの
データの値と特定のカラムアドレスとの対応関係は、プ
ログラムドカラムアドレス１４に格納されており、プロ
グラムドカラムアドレス１４の内容を変更することによ
りその対応関係を変更することができる。

【００９１】半導体メモリ１０１では、データのバース
ト長は８ビットである。クロック信号ＣＬＫの周波数は
１００ＭＨｚである。クロック信号ＣＬＫの立ち上がり
エッジと立ち下がりエッジとに同期して５ｎｓごとにデ
ータが出力される。

【００９２】図８は、半導体メモリ１０１の動作タイミ
ングを示す。以下、図７および図８を参照して、半導体
メモリ１０１の動作を説明する。

【００９３】時刻Ｔ４では、ＲＡＳ信号／ＲＡＳがＬｏ
ｗレベルであり、かつ、ＣＡＳ信号／ＣＡＳがＨｉｇｈ
レベルであり、かつ、ライトイネーブル信号／ＷＥがＬ
ｏｗレベルである。ＬｏｗレベルのＲＡＳ信号／ＲＡＳ
とＨｉｇｈレベルのＣＡＳ信号／ＣＡＳとＬｏｗレベル
のライトイネーブル信号／ＷＥとに応答して、時刻Ｔ０
で入力されたロウアドレスに対応するＤＲＡＭセルアレ
イ１０２のワード線のプリチャージが起動される。

【００９４】また、時刻Ｔ４では、制御信号ＣＡ−ＳＴ
ＲＢがＬｏｗレベルである。Ｌｏｗレベルの制御信号Ｃ
Ａ−ＳＴＲＢに応答して、カラムアドレスバス（ＣＡ）
から１ビットデコーダ１１０に特定のカラムアドレスを
示す１ビットのデータが入力される。

【００９５】上述したワード線がプリチャージされる期
間（２０ｎｓ）が経過した後に、時刻Ｔ５においてＲＡ
Ｓ信号／ＲＡＳが再びＬｏｗレベルとされる。Ｌｏｗレ
ベルのＲＡＳ信号／ＲＡＳに応答して、時刻Ｔ５で入力
されるロウアドレスに対応するＳＲＡＭセルアレイ１０
３のワード線が活性化される。

【００９６】時刻Ｔ４において、特定のカラムアドレス
を示す１ビットのデータを入力することにより、時刻Ｔ
４から１サイクル（２０ｎｓ）後の時刻Ｔ５からデータ
を出力することが可能になる。これは、ＤＲＡＭセルメ
モリ１０２のワード線をプリチャージすることと並行し
てＳＲＡＭセルメモリをアクセスすることができるから
である。ＳＲＡＭセルメモリ１０３からのデータは、５
ｎｓごとに８ビットバーストの形式で出力される。従っ
て、データの出力期間は４０ｎｓである。

【００９７】一方、ＤＲＡＭセルアレイ１０２にアクセ
スする場合には、データの出力期間は６０ｎｓとなる。
データの出力期間は、ｔＲＰ（ＲＡＳプリチャージ時
間）とｔＲＡＣ（ＲＡＳアクセス時間）との合計であ
り、ｔＲＰ＝２０ｎｓであり、ｔＲＡＣ＝４０ｎｓであ
るからである。

【００９８】半導体メモリ１０１では、ワード線をプリ
チャージするためのプリチャージ期間（２０ｎｓ）と１
ビットのデータを入力してからデータの出力が開始され
るまでの期間（２０ｎｓ）とを重複させることにより、
データが２０ｎｓだけ早く出力されるように構成されて
いる。このようにして、データの出力期間を短縮するこ
とにより、図８に示されるように、データ出力を途切れ
ることなく連続して行うことが可能になる。

【００９９】なお、データのバースト長やサイクルタイ
ム（クロック信号ＣＬＫの周波数）は、設計に応じて適
切に選択され得る。これにより、どのような場合でも、
データ出力を途切れることなく連続して行うことができ
る。

【０１００】（実施の形態３）図９は、本発明の実施の
形態３のメモリシステム３の構成を示す。メモリシステ
ム３は、メモリモジュール２０１と、メモリモジュール
２０１を制御するメモリコントローラ２０４とを含む。
メモリモジュール２０１とメモリコントローラ２０４と
は、情報を伝送するための伝送線路（例えば、データバ
スやアドレスバス）を介して接続されている。

【０１０１】メモリモジュール２０１は、２個のＳＲＡ
Ｍデバイス２０３と、８個のＤＲＡＭデバイス２０２と
を含む。

【０１０２】ＳＲＡＭデバイス２０３は、１Ｍビット×
１８ビットのメモリ構成を有している。ＳＲＡＭデバイ
ス２０３の記憶容量は１８Ｍビットである。ＳＲＡＭデ
バイス２０３には、２０ビットのアドレスが入力され
る。ＳＲＡＭデバイス２０３は、入力されたアドレスに
応答して、８ビットのデータをクロック信号ＣＬＫに同
期して出力する。

【０１０３】ＤＲＡＭデバイス２０２は、４バンク×１
Ｍビット×１８ビットのメモリ構成を有している。ＤＲ
ＡＭデバイス２０２の記憶容量は７２Ｍビットである。
ＤＲＡＭデバイス２０２には、１３ビットのアドレス
（Ｂａｎｋ＆Ｒｏｗ）と９ビットのアドレス（Ｃｏｌｕ
ｍｎ）とがそれぞれ共通のアドレスバス（１３ビット）
を介して入力される。ＤＲＡＭデバイス２０２は、入力
されたアドレスに応答して、８ビットのデータをクロッ
ク信号ＣＬＫに同期して出力する。

【０１０４】メモリモジュール２０１では、複数のＤＲ
ＡＭデバイス２０２からデータが同時に出力され得るた
め、データバスのビット幅は３６ビット（データを伝送
するための３２ビットとパリティビットを伝送するため
の４ビット）である。データバスには、２個のＳＲＡＭ
デバイス２０３のデータピンがパラレルに接続されてお
り、８個のＤＲＡＭデバイス２０２のデータピンが、２
個のＤＲＡＭデバイス２０２を一組としてパラレルに、
４組のＤＲＡＭデバイス２０２がシリーズに接続されて
いる。

【０１０５】メモリモジュール２０１は、６４Ｍバイト
のメモリモジュールとして機能する。メモリモジュール
２０１には、図１０に示されるように、ｈｅｘ００００
０００〜ｈｅｘ３ＦＦＦＦＦＦのメモリ空間が割り当て
られている。このメモリ空間は、ＤＲＡＭデバイス２０
２とＳＲＡＭデバイス２０３とによってカバーされてい
る。ＤＲＡＭデバイス２０２はロウアクセスが遅い。こ
のため、メモリモジュール２０１では、ロウアクセスは
ＳＲＡＭデバイス２０３を用いて行われ、ロウアクセス
に続くカラムアクセスはＤＲＡＭデバイス２０２を用い
て行われる。

【０１０６】このように、メモリモジュール２０１で
は、ＤＲＡＭデバイス２０２では時間のかかる特定のカ
ラムアドレスに対するアクセスをＳＲＡＭデバイス２０
３に代替させることにより、全体のパフォーマンスを向
上させている。

【０１０７】ＳＲＡＭデバイス２０３に入力される２０
ビットのアドレスのうち、上位から１３ビットのアドレ
スは、ＤＲＡＭデバイス２０２のアドレスバスに接続さ
れている。残りの７ビットのアドレスは、ＤＲＡＭデバ
イス２０２における所定のカラムアドレスに割り当てら
れている。この７ビットのアドレスのうち下位の３ビッ
トは、８ビットバーストに対応する最初のカラムアドレ
スの決定に関連している。この７ビットのアドレスのう
ち上位の４ビットは、３２ビットごとの１６種類のアド
レス（すなわち、ｈｅｘ００００、ｈｅｘ００２０、ｈ
ｅｘ００４０、ｈｅｘ００６０、・・・、ｈｅｘ０１Ｃ
０、ｈｅｘ０１Ｄ０）に１対１で割り当てられている。

【０１０８】図１１は、ＤＲＡＭデバイス２０２の単体
に対して、ＳＲＡＭデバイス２０３の一部がどのように
対応づけられているかを示す。ＤＲＡＭデバイス２０２
の９ビットのカラムアドレスが上述した１６種類のアド
レスにヒットした場合には、ＳＲＡＭデバイス２０３の
チップイネーブル信号／ＣＥなどの制御信号がアクティ
ブにされる。このようにして、ヒットしたアドレスに格
納されているデータがＳＲＡＭデバイス２０３から読み
出され、または、与えられたデータがヒットしたアドレ
スに書き込まれる。

【０１０９】上述した７ビットのアドレスを、図４、図
６に示されるカラムアドレスバス（ＣＡ０〜ＣＡ２また
はＣＡ）から入力されるアドレスとして使用し、制御信
号ＣＡ−ＳＴＲＢの代わりにＳＲＡＭデバイス２０３の
制御信号を使用することにより、図１２に示すような連
続したデータ出力が可能となるのである。

【０１１０】ＤＲＡＭデバイス２０２における特定のカ
ラムアドレスに対応するアクセス（すなわち、ロウアク
セス）は、高速アクセスが可能なＳＲＡＭデバイス２０
３を用いて行われる。これにより、ロウアクセスが高速
化される。また、ＳＲＡＭデバイス２０３にアクセスし
ている間にＤＲＡＭデバイス２０２を活性化することが
できるので、ＳＲＡＭデバイス２０３からＤＲＡＭデバ
イス２０２にアクセスが移った場合でも、アクセスは依
然として高速となる。

【０１１１】また、図１０に示されるように、図９のＤ
ＲＡＭデバイスグループＡ〜Ｄが順番にメモリマップ上
に割り当てられている場合には、ＤＲＡＭデバイス２０
２におけるバンクのコンフリクトを低減させることがで
きる。

【０１１２】上述した実施の形態は、キャッシュメモリ
を内蔵し、カラムアドレス方向にある程度連続的な読み
書きを行うパーソナルコンピュータ（ＰＣ）やワークス
テーションでは特に有効である。さらに、特定のカラム
アドレスを不揮発性メモリセル等を用いてプログラム可
能としてもよい。このことは、特定のカラムアドレスを
アプリケーション毎に最適化することを可能にする。例
えば、グラフィック用のアプリケーションに適するよう
にユーザが特定のカラムアドレスを再設定できるように
してもよい。このようにすれば、本発明の半導体メモリ
をキャッシュメモリのないグラフィックのような分野に
も適応することが可能になる。これにより、本発明の半
導体メモリの汎用性が増す。

【０１１３】（実施の形態４）図１３は、本発明の実施
の形態４の半導体メモリ５００１のメモリアレイ空間５
０００の概念を示す。

【０１１４】半導体メモリ５００１は、５１２（Ｒｏ
ｗ）×１０２４（Ｃｏｌｕｍｎ）×１ビットＩ／Ｏの５
１２Ｋビットのメモリアレイを有している。１ビットの
データが半導体メモリ５００１に入力され、または、半
導体メモリ５００１から出力される。このメモリアレイ
は、２つのサブアレイ（すなわち、ノーマルアレイとプ
リフェッチアレイ）に分割されている。ノーマルアレイ
とプリフェッチアレイのそれぞれは、個別に活性化さ
れ、または、非活性化され得る。

【０１１５】ノーマルアレイおよびプリフェッチアレイ
は、それぞれ、複数のメモリセルを含む。ノーマルアレ
イに含まれる複数のメモリセルと、プリフェッチアレイ
に含まれる複数のメモリセルとは、同一の構成を有して
いる。それにもかかわらず、プリフェッチアレイのメモ
リセルに対するアクセスは、ノーマルアレイのメモリセ
ルに対するアクセスよりも高速に行われる。例えば、ノ
ーマルアレイおよびプリフェッチアレイは、それぞれ、
複数のＤＲＡＭセルを含む。

【０１１６】ノーマルアレイにおける特定のカラムアド
レスは、プリフェッチアレイのメモリセルに割り当てら
れている。これにより、ノーマルアレイにおける特定の
カラムアドレスに対応するアクセスをプリフェッチアレ
イのメモリセルに対するアクセスに代替することができ
る。

【０１１７】なお、メモリアレイを３以上のサブアレイ
に分割してもよい。この場合には、一のサブアレイにお
ける特定のカラムアドレスが、他のサブアレイのメモリ
セルに割り当てられる。これにより、一のサブアレイに
おける特定のカラムアドレスに対応するアクセスを他の
サブアレイのメモリセルに対するアクセスに代替するこ
とができる。

【０１１８】図１３において、斜線の領域は、プリフェ
ッチアレイが担当する領域（以下、「プリフェッチアレ
イ領域」という）を示し、それ以外の領域は、ノーマル
アレイが担当する領域（以下、「ノーマルアレイ領域」
という）を示す。プリフェッチアレイ領域は、例えば、
６４（Ｒｏｗ）×１０２４（Ｃｏｌｕｍｎ）というメモ
リ構成を有するＤＲＡＭのアレイによって実現され得
る。ノーマルアレイ領域は、例えば、５１２（Ｒｏｗ）
×８９６（Ｃｏｌｕｍｎ）というメモリ構成を有するＤ
ＲＡＭのアレイによって実現され得る。

【０１１９】プリフェッチアレイ領域は、ロウアドレス
ｈｅｘ０００からロウアドレスｈｅｘ１ＦＦにわたって
Ｘ軸方向に沿って形成され、Ｙ軸方向に沿って特定の間
隔をあけて形成される。このように、プリフェッチアレ
イ領域は、メモリアレイ空間５０００において複数の帯
領域として形成される。

【０１２０】図１３に示される例では、１６個の帯領域
が、Ｙ軸方向に沿って６４アドレス毎に形成されてい
る。１６個の帯領域のそれぞれは、Ｘ軸方向に５１２ビ
ットの幅を有し、Ｙ軸方向に８ビットの幅を有する領域
である。

【０１２１】ロウアドレスが指定された後、最初に指定
されるカラムアドレスが特定のカラムアドレス（すなわ
ち、ｈｅｘ０００、ｈｅｘ０４０、・・・、ｈｅｘ３Ｃ
０のいずれか）に一致する場合には、そのロウアドレス
とそのカラムアドレスとに対応するアクセスは高速に行
われる。これは、その特定のカラムアドレスから所定の
バースト長ビット（図１３に示される例では８ビット）
の範囲に含まれるカラムアドレスがプリフェッチアレイ
のメモリセルに割り当てられているからである。

【０１２２】プリフェッチアレイのメモリセルに対する
アクセスを行っている間に、ロウアドレスに対応するノ
ーマルアレイのすべてのメモリセルルが活性化される。
従って、アクセス対象がプリフェッチアレイのメモリセ
ルからノーマルアレイのメモリセルに移った場合でも、
そのノーマルアレイのメモリセルに対して高速にアクセ
スすることが可能になる。

【０１２３】このように、ロウアドレスに対応するノー
マルアレイのすべてのメモリセルが活性化されるまで、
プリフェッチアレイのメモリセルが”ワンポイントリリ
ーフ”としてメモリアクセスを担当するように、ノーマ
ルアレイとプリフェッチアレイとが構成される。これに
より、切れ目のないアクセスを実現することができる。

【０１２４】ノーマルアレイにおける特定のカラムアド
レスは、ロウアドレスが指定された後に最初に指定され
るカラムアドレスがその特定のカラムアドレスにヒット
する確率が高くなるように予め設定されている。このよ
うにノーマルアレイにおける特定のカラムアドレスを設
定することにより、半導体メモリ５００１のパフォーマ
ンスが向上する。

【０１２５】ロウアドレスが指定された後に最初に指定
されるカラムアドレスがその特定のカラムアドレスにヒ
ットする確率は、複数のメモリセルが複数のバンクに区
分され、ロウアドレスに対応するワード線の活性化がキ
ャッシュフィルサイクルごとに解除されない半導体メモ
リ（すなわち、マルチバンクメモリ）においては飛躍的
に増大する。なぜなら、マルチバンクメモリでは、シン
グルバンクメモリに比べて、ロウアドレスが指定された
後に最初に指定されるカラムアドレスが、特定のカラム
アドレスに集中する確率が高いからである。その特定の
カラムアドレスは、例えば、ｈｅｘ０００、ｈｅｘ０４
０、・・・、ｈｅｘ３Ｃ０という非常に切りのいい数字
を有する６４アドレス毎のカラムアドレスである。この
ようなカラムアドレスをプリフェッチアレイのメモリセ
ルに割り当てることによって、ほとんどすべてのロウア
クセスがプリフェッチアレイのメモリセルから始まるこ
とになる。これにより、半導体メモリ５００１のパフォ
ーマンスが向上する。

【０１２６】また、マルチバンクメモリでは、アクセス
対象が第１のバンクの第１のロウアドレスから第２のバ
ンクの第２のロウアドレスに移った場合でも、第１のロ
ウアドレスに対応するワード線の活性状態が維持され
る。従って、アクセス対象が第２の第２のバンクの第２
のロウアドレスから第１のバンクの第１のロウアドレス
に戻った場合には、その第１のロウアドレスに対応する
アクセスはやはり高速になる。このような高速アクセス
は、シングルバンクメモリでは不可能である。

【０１２７】なお、図１３に示される例では、プリフェ
ッチアレイ領域がＹ軸方向に沿って６４アドレスごとに
形成されるとした。しかし、本発明はこれに限定されな
い。アプリケーションに適合するようにプリフェッチア
レイ領域をより小さい間隔で形成してもよいし、より大
きな間隔で（例えば、１２８または２５６アドレスごと
に）形成してもよい。

【０１２８】プリフェッチアレイに含まれる複数のワー
ド線のうち活性化されていないワード線に対応するロウ
アドレスが指定された場合には、プリフェッチアレイの
メモリセルに対する高速アクセスは期待できない。しか
し、プリフェッチアレイでは、現在アクセスされている
メモリセルの近傍のロウアドレスに対応するワード線が
活性化されている。従って、実際のシステム上では、プ
リフェッチアレイにおいて活性化されていないワード線
に対応するロウアドレスが指定される確率を低く抑える
ことができるので、問題はない。

【０１２９】例えば、８個のバンクを有する半導体メモ
リは、８ページ分のデータを高速に読み出し／書き込み
可能に持つこととなる。１６個のバンクを有する半導体
メモリは、１６ページ分のデータを高速に読み出し／書
き込み可能に持つこととなる。ロウアドレスに対応する
ワード線の活性化が解除されてそのワード線とは異なる
ワード線が活性化されるのは、シーケンシャルアクセス
からロウアクセスに移る場合、実行中のアプリケーショ
ンが切り替わる場合、ハードディスクドライブ（ＨＤ
Ｄ）などの周辺デバイスからメインメモリへのアクセス
が起動される場合などであると考えられる。

【０１３０】図１４は、半導体メモリ５００１の構成を
示す。半導体メモリ５００１のメモリアレイは、５１２
（Ｒｏｗ）×８９６（Ｃｏｌｕｍｎ）のノーマルアレイ
５００２と、６４（Ｒｏｗ）×１０２４（Ｃｏｌｕｍ
ｎ）のプリフェッチアレイ５００３という２つのサブア
レイに分割されている。

【０１３１】プリフェッチアレイ５００３の１本のワー
ド線は、ノーマルアレイ５００２における８本のワード
線を担当するようになっている。例えば、プリフェッチ
アレイ５００３の１本のワード線ＷＬｐ０は、ノーマル
アレイ５００２の８本のワード線ＷＬｎ０〜ＷＬｎ７に
それぞれ対応するように８個の領域ＷＬｐ０（８ｎ）〜
ＷＬｐ０（８ｎ＋７）に区分されている。

【０１３２】ノーマルアレイ５００２におけるワード線
ＷＬｎ０に対応する特定のカラムアドレス（ｈｅｘ００
０、ｈｅｘ０４０、・・・、ｈｅｘ３Ｃ０）が、プリフ
ェッチアレイ５００３のワード線ＷＬｐ０の領域ＷＬｐ
０（８ｎ）における１６個のメモリセルに割り当てられ
ている。１６個のメモリセルのそれぞれは８ビットの幅
を有している。従って、ワード線ＷＬｐ０の領域ＷＬｐ
０（８ｎ）は、１２８（＝８×１６）ビットの幅を有し
ている。

【０１３３】同様にして、ノーマルアレイ５００２にお
けるワード線ＷＬｎ１に対応する特定のカラムアドレス
（ｈｅｘ０００、ｈｅｘ０４０、・・・、ｈｅｘ３Ｃ
０）が、プリフェッチアレイ５００３のワード線ＷＬｐ
０の領域ＷＬｐ０（８ｎ＋１）における１６個のメモリ
セルに割り当てられている。１６個のメモリセルのそれ
ぞれは８ビットの幅を有している。従って、ワード線Ｗ
Ｌｐ０の領域ＷＬｐ０（８ｎ＋１）は、１２８（＝８×
１６）ビットの幅を有している。

【０１３４】このように、ノーマルアレイ５００２にお
けるｈｅｘ０００から始まる６４ビット毎の特定のカラ
ムアドレスが、プリフェッチアレイ５００３のメモリセ
ルに割り当てられる。従って、これらの特定のカラムア
ドレスに対応するデータは、プリフェッチアレイ５００
３における１本のワード線に対応する複数のメモリセル
に格納される。プリフェッチアレイ５００３は、１０２
４（＝１２８×８）ビットの幅を有している。

【０１３５】以下、半導体メモリ５００１の基本的な動
作を説明する。

【０１３６】はじめに、９ビットのロウアドレスが半導
体メモリ５００１に入力される。ロウデコーダおよびワ
ード線ドライバ５００４は、ロウアドレスに従ってノー
マルアレイ５００２の複数のワード線（ＷＬｎ０〜ＷＬ
５１１）のうち１本のワード線を選択し、その選択され
たワード線を駆動する。

【０１３７】ロウアドレスの上位６ビットは、ロウデコ
ーダおよびワード線ドライバ５００５に供給される。ロ
ウデコーダおよびワード線ドライバ５００５は、ロウア
ドレスの上位６ビットに従ってプリフェッチアレイ５０
０３の複数のワード線（ＷＬｐ０〜ＷＬｐ６３）のうち
１本のワード線を選択し、その選択されたワード線を駆
動する。

【０１３８】ノーマルアレイ５００２において選択され
た１本のワード線が駆動されると、そのワード線に接続
されているメモリセルがセンスアンプドライバ５００６
Ｄとセンスアンプ５００６とによって増幅される。この
ようにして、ノーマルアレイ５００２が活性化される。

【０１３９】プリフェッチアレイ５００３において選択
された１本のワード線が駆動されると、そのワード線に
接続されているメモリセルがセンスアンプドライバ５０
０７Ｄとセンスアンプ５００７とによって増幅される。
このようにして、プリフェッチアレイ５００３が活性化
される。

【０１４０】次に、１０ビットのカラムアドレスが半導
体メモリ５００１に入力される。カラムデコーダ５００
８は、カラムアドレスの上位７ビットに従ってカラムス
イッチＣＳＷ１を制御する。カラムスイッチＣＳＷ１に
よって選択されたノーマルアレイ５００２のデータがロ
ーカルデータ線ＬＤに出力される。

【０１４１】ノーマルアレイ５００２の１本のワード線
に対応する８９６ビットのデータは、８ビットずつの１
１２のグループに分類されている。この１１２のグルー
プのうちのどのグループを選択するかがカラムアドレス
の上位７ビットによって決定される。選択されたグルー
プに対応する８ビットのデータがローカルデータ線ＬＤ
に出力される。

【０１４２】なお、カラムアドレスのうち下位３ビット
のアドレスは、連続出力される８ビットのデータの各々
に論理的に割り当てられる。

【０１４３】図１５は、１本のワード線における論理ア
ドレスと物理アドレスとの関係を示している。図１５に
示されるように、６４ビットに対応する論理アドレス０
〜６３のうち、先頭の８ビットに対応する論理アドレス
０〜７がプリフェッチアレイ５００３に割り当てられ、
先頭の８ビットに続く５６ビットに対応する論理アドレ
ス８〜６３がノーマルアレイ５００２に割り当てられて
いる。

【０１４４】従って、ロウアドレスが指定された場合に
おいて、６４カラムアドレスごとの８ビットのデータ
は、プリフェッチアレイ５００３から出力されることと
なる。ノーマルアレイ５００２において活性化されてい
るワード線の近傍ロウアドレスと特定のカラムアドレス
とに対応するプリフェッチアレイ５００３内のメモリセ
ルを活性化状態としておくことにより、そのメモリセル
に対するアクセスを高速に行うことができる。

【０１４５】ここで、図１４に示されるノーマルアレイ
５００２では、ｈｅｘ０００から６４アドレス毎の１６
個の特定のカラムアドレス（すなわち、ｈｅｘ０００、
ｈｅｘ０４０、ｈｅｘ０８０、・・・、ｈｅｘ３Ｃ０）
にはデータが格納されていない。カラムアドレスがこれ
らの特定の１６個のアドレスのいずれかにヒットする場
合には、セレクト信号ＳｅｌがＨｉｇｈレベルとされ
る。その結果、カラムデコーダ５００８が反応しなくな
る。一方、セレクト信号ＳｅｌがＨｉｇｈレベルである
場合には、カラムデコーダ５００９が反応するようにな
る。

【０１４６】カラムデコーダ５００９には、ロウアドレ
スの下位３ビットと、特定のカラムアドレスを示す４ビ
ットのデータとが供給される。カラムデコーダ５００９
は、ロウアドレスの下位３ビットと特定のカラムアドレ
スを示す４ビットのデータとに従ってカラムスイッチＣ
ＳＷ２を制御する。カラムスイッチＣＳＷ２によって選
択されたプリフェッチアレイ５００３のデータがローカ
ルデータ線ＬＤに出力される。

【０１４７】プリフェッチアレイ５００３の１本のワー
ド線に対応する１０２４ビットのデータは、１２８ビッ
トずつの８個の領域に割り当てられており、８個の領域
のそれぞれは１６個の８ビット幅のメモリセルを含んで
いる。８個の領域のうちのどの領域を選択するかがロウ
アドレスの下位３ビットによって決定される。この選択
された領域は、ノーマルアレイ５００２における８本１
組のワード線のうち選択された１本のワード線に対応す
る。この選択された領域に含まれる１６個のメモリセル
のうちどのメモリセルを選択するかが特定のカラムアド
レスを示す４ビットのデータによって決定される。この
選択されたメモリセルは、１６個の特定のカラムアドレ
ス（ｈｅｘ０００、ｈｅｘ０４０、ｈｅｘ０８０、・・
・、ｈｅｘ３Ｃ０）のうち選択された１つのカラムアド
レスに対応する。選択されたメモリセルに対応する８ビ
ットのデータがローカルデータ線ＬＤに出力される。

【０１４８】このように、セレクト信号Ｓｅｌに応じ
て、カラムデコーダ５００８およびカラムデコーダ５０
０９の一方を選択的に活性化することにより、ノーマル
アレイ５００２およびプリフェッチアレイ５００３の一
方から選択的にデータが出力される。すなわち、ノーマ
ルアレイ５００２からデータが出力される場合には、プ
リフェッチアレイ５００３からはデータが出力されず、
プリフェッチアレイ５００３からデータが出力される場
合には、ノーマルアレイ５００２からはデータが出力さ
れない。従って、ノーマルアレイ５００２とプリフェッ
チアレイ５００３とに共通にローカルデータ線ＬＤを設
けることができる。これにより、半導体メモリ５００１
のチップ面積を削減することができる。

【０１４９】ローカルデータ線ＬＤに出力された８ビッ
トのデータは、リードアンプ５０１０によって増幅さ
れ、グローバルデータ線ＧＤに出力される。グローバル
データ線ＧＤに出力されたデータは、例えば、図１６に
示されるＩ／Ｏ回路ＲＤを介して半導体メモリ５００１
の外部に出力される。

【０１５０】（実施の形態５）図１６は、本発明の実施
の形態５の半導体メモリ６００１の構成を示す。

【０１５１】半導体メモリ６００１は、１６Ｍビットの
記憶容量を有するＤＲＡＭである。より詳細には、半導
体メモリ６００１は、４バンク×９（Ｒｏｗ）×１０
（Ｃｏｌｕｍｎ）×８ビットＩ／Ｏのメモリ構成を有し
ている。半導体メモリ６００１のメモリコア６００２
は、３２個の５１２Ｋのメモリアレイコア６００３を有
している。

【０１５２】メモリコア６００２は、４個のバンク６０
０４に区分されている。図１６では、４個のバンク６０
０４は、それぞれ、ＢＡＮＫ１〜ＢＡＮＫ４と表記され
ている。４個のバンク６００４は、互いに独立にアクセ
スされ得る。

【０１５３】半導体メモリ６００１には、８個の入出力
（Ｉ／Ｏ）が設けられている。図１６では、８個のＩ／
Ｏは、Ｉ／Ｏ＃０〜Ｉ／Ｏ＃７と表記されている。１ビ
ットのデータが各Ｉ／Ｏに入力され、または、各Ｉ／Ｏ
から出力される。

【０１５４】ロウアドレスラッチ６０１１は、アドレス
バス（Ａ０〜Ａ１０）から１１ビットのロウアドレスを
ラッチする。ロウアドレスラッチ６０１１は、ロウアド
レスの上位２ビットをバンク選択回路６０１６に供給す
る。バンク選択回路６０１６は、ロウアドレスの上位２
ビットに従って４個のバンク６００４のうちの１つを選
択する。４個のバンク６００４のそれぞれは、ロウアド
レスに応じて互いに独立に活性化され得る。従って、最
大で４バンク分のデータがセンスアンプ（図示せず）に
よってラッチされ得る。

【０１５５】カラムアドレスラッチ６０１２は、アドレ
スバス（Ａ０〜Ａ１０）から１０ビットのカラムアドレ
スをラッチする。カラムアドレスは、例えば、アドレス
バス（Ａ０〜Ａ１０）の上位１０ビットに対応する。カ
ラムアドレスのラッチは、ロウアドレスのラッチとは異
なるタイミングで行われる。

【０１５６】特定アドレスラッチ６０１３は、カラムア
ドレスバス（ＣＡ０〜ＣＡ３）から４ビットのデータを
ラッチする。この４ビットのデータは、特定のカラムア
ドレスを指定するために使用される。４ビットのデータ
は、制御信号ＣＡ−ＳＴＲＢがＬｏｗレベルの状態でク
ロック信号ＣＬＫがＬｏｗレベルからＨｉｇｈレベルに
遷移したタイミングに応答して特定アドレスラッチ６０
１３にラッチされる。

【０１５７】制御信号ＣＡ−ＳＴＲＢがＬｏｗレベルの
状態でクロック信号ＣＬＫがＬｏｗレベルからＨｉｇｈ
レベルに遷移した時から１サイクルの間は、イネーブル
ジェネレータ６０１４は、セレクト信号ＳｅｌをＨｉｇ
ｈレベルとする。

【０１５８】各５１２Ｋのメモリアレイコア６００３
は、図１４に示される半導体メモリ５００１と同一の構
成を有している。図１６には示されていないが、セレク
ト信号Ｓｅｌは、各５１２Ｋのメモリアレイコア６００
３のカラムデコーダ５００８とカラムデコーダ５００９
とに供給される。セレクト信号ＳｅｌがＨｉｇｈレベル
である場合には、プリフェッチアレイ５００３のための
カラムデコーダ５００９が活性化され、ノーマルアレイ
５００２のためのカラムデコーダ５００８は非活性化さ
れる。

【０１５９】プリチャージコントローラ６０１５は、チ
ップセレクト信号／ＣＳ、ＲＡＳ信号／ＲＡＳ、ライト
イネーブル信号／ＷＥがいずれもＬｏｗレベルである状
態に応答して、ロウアドレスに従ってノーマルアレイ５
００２をプリチャージし、チップセレクト信号／ＣＳ、
ＲＡＳ信号／ＲＡＳ、ライトイネーブル信号／ＷＥ、Ｃ
ＡＳ信号／ＣＡＳ、制御信号ＣＡ−ＳＴＲＢがいずれも
Ｌｏｗレベルである状態に応答して、ロウアドレスに従
ってノーマルアレイ５００２とプリフェッチアレイ５０
０３とをプリチャージする。プリフェッチアレイ５００
３とノーマルアレイ５００２をプリチャージするとき
は、連続データの読み書きがとだえる可能性がある。

【０１６０】図１７は、半導体メモリ６００１のメモリ
空間６０００の概念を示す。図１７において、斜線の領
域が、プリフェッチアレイ５００３に割り当てられてい
る領域を示す。従って、ロウアクセスに対応するカラム
アドレスがｈｅｘ０００から６４アドレス毎のいずれか
のカラムアドレスである場合には、プリフェッチアレイ
５００３のメモリセルからデータが出力される。

【０１６１】図１８は、半導体メモリ６００１の動作タ
イミングを示す。以下、図１６および図１８を参照し
て、半導体メモリ６００１の動作を説明する。

【０１６２】時刻Ｔ０では、チップセレクト信号／ＣＳ
がＬｏｗレベルであり、かつ、ＲＡＳ信号／ＲＡＳがＬ
ｏｗレベルである。ロウアドレスラッチ６０１１は、Ｌ
ｏｗレベルのチップセレクト信号／ＣＳとＬｏｗレベル
のＲＡＳ信号／ＲＡＳとに応答して、アドレスバス（Ａ
０〜Ａ１０）上のアドレスをロウアドレスとしてラッチ
する。

【０１６３】また、時刻Ｔ０では、制御信号ＣＡ−ＳＴ
ＲＢがＬｏｗレベルである。特定アドレスラッチ６０１
３は、カラムアドレスバス（ＣＡ０〜ＣＡ３）上の４ビ
ットのデータをラッチする。この４ビットのデータとロ
ウアドレスとに基づいて、プリフェッチアレイ５００３
から８ビットのデータが時刻Ｔ２から出力される。この
ようにして、ロウアクセスが実行される。

【０１６４】時刻Ｔ０では、ＣＡＳ信号／ＣＡＳはＬｏ
ｗレベルにならず、その代わりに制御信号ＣＡ−ＳＴＲ
ＢがＬｏｗレベルとなる。その結果、ロウアクセスが実
行される。ＣＡＳ信号／ＣＡＳおよび制御信号ＣＡ−Ｓ
ＴＲＢのどちらをＬｏｗレベルにするかは、アクセス対
象のアドレスに基づいて、メモリコントローラによって
決定される。

【０１６５】時刻Ｔ３では、ＣＡＳ信号／ＣＡＳがＬｏ
ｗレベルである。カラムアドレスラッチ６０１２は、Ｌ
ｏｗレベルのＣＡＳ信号／ＣＡＳに応答して、アドレス
バス（Ａ０〜Ａ１０）上のアドレスをカラムアドレスと
してラッチする。ロウアドレスとカラムアドレスとに基
づいて、ノーマルアレイ５００２から８ビットのデータ
が時刻Ｔ４から出力される。このようにして、カラムア
クセスが実行される。

【０１６６】時刻Ｔ４では、アドレスバス（Ａ０〜Ａ１
０）から新たなロウアドレスがラッチされるとともに、
ノーマルアレイ５００２のプリチャージが開始される。
プリフェッチアレイ５００３はプリチャージされず、依
然として活性化された状態が維持される。

【０１６７】また、時刻Ｔ５では、カラムアドレスバス
（ＣＡ０〜ＣＡ２）から新たな４ビットのデータがラッ
チされる。この新たな４ビットのデータと新たなロウア
ドレスとに基づいて、プリフェッチアレイ５００３から
８ビットのデータが時刻Ｔ６から出力される。このよう
にして、ロウアクセスが実行される。

【０１６８】ノーマルアレイ５００２がプリチャージさ
れている間に、プリフェチアレイ５００３に対するアク
セスが開始される。このように、ノーマルアレイ５００
２をプリチャージするためのプリチャージ期間と４ビッ
トのデータを入力してからプリフェッチアレイ５００３
からデータの出力が開始されるまでの期間とを重複させ
ることにより、プリフェッチアレイ５００３からのデー
タを早く出力することが可能になる。このようにして、
データの出力期間を短縮することにより、図１８に示さ
れるように、データ出力を途切れることなく連続して行
うことが可能になる。

【０１６９】半導体メモリ６００１は、ロウアドレスが
比較的頻繁に変化し、ロウアドレスが指定された後に最
初に指定されるカラムアドレスが特定のカラムアドレス
に一致する確率が高い場合に非常に有効である。実際、
Ｗｉｎｄｏｗｓなどの基本ソフトウェアの上で複数のア
プリケーションが実行されており、ハードディスクドラ
イブ（ＨＤＤ）に対するアクセスも頻繁に行われる状況
では、ロウアドレスが比較的頻繁に変化し、アプリケー
ションの切り替わりやハードディスクドライブ（ＨＤ
Ｄ）からのデータ転送が開始される際のカラムアドレス
は、特定のいくつかのカラムアドレスに集中すると予想
される。例えば、そのような特定のカラムアドレスは、
ｈｅｘ０００、ｈｅｘ０４０などの切りのいい数字を有
するカラムアドレスである。従って、このような特定の
カラムアドレスにプリフェッチアレイ５００３のメモリ
セル（例えば、ＤＲＡＭセル）を割り当て、それ以外の
カラムアドレスにノーマルアレイ５００２のメモリセル
（例えば、ＤＲＡＭセル）を割り当てておくことによ
り、半導体メモリ６００１に対するアクセスを全体とし
て高速化することができる。

【０１７０】また、半導体メモリ６００１は、４個のバ
ンク６００３を有している。４個のバンク６００３のそ
れぞれは、ワード線が活性化された後はセンスアンプ５
００６またはセンスアンプ５００７において１ページ分
のデータを保持することができる。従って、半導体メモ
リ６００１全体としては、４ページ分のデータを高速で
読み書きできる状態にしておくことができる。このた
め、ロウアドレスが各バンクで活性化されているワード
線に対応するロウアドレスにヒットすれば、従来のＤＲ
ＡＭと同様にカラムアドレスがランダムに変化しても高
速なアクセスを提供することができる。

【０１７１】なお、メモリコントローラは、活性化され
ているノーマルアレイ５００２とプリフェッチアレイ５
００３のアドレスを常時把握しており、次のアクセスの
ためのアドレスが現在活性化されているプリフェッチア
レイ５００３にヒットするか否かを判定する。ヒットす
る場合（すなわち、次のアクセスに必要なデータがプリ
フェッチアレイ５００３に格納されている場合）には、
ノーマルアレイ５００２のみがプリチャージされる。そ
の結果、図１８に示すような動作で切れ目のないデータ
出力が実現される。ヒットしない場合（すなわち、次の
アクセスに必要なデータがプリフェッチアレイ５００３
に格納されていない場合）には、メモリコントローラ
は、図１９に示されるように時刻Ｔ５で、ノーマルアレ
イ５００２とプリフェッチアレイ５００３とを同時にプ
リチャージするようにチップセレクト信号／ＣＳ、ＲＡ
Ｓ信号／ＲＡＳ、ＣＡＳ信号／ＣＡＳ、ライトイネーブ
ル信号／ＷＥ、制御信号ＣＡ−ＳＴＲＢをいずれもＬｏ
ｗレベルにする。次のアクセスのためのアドレスに対応
するノーマルアレイ５００２とプリフェッチアレイ５０
０３のワード線が活性化される。この場合は、通常のＲ
ＡＳアクセスとなりデータの出力に切れ目が発生する
（時刻Ｔ６〜Ｔ７）。

【０１７２】本実施の形態では、特定のカラムアドレス
を表す情報は、ロウアドレスおよびカラムアドレスとは
独立に、カラムアドレスバス（ＣＡ０〜ＣＡ２）から特
定アドレスラッチ６０１３に入力される。特定のカラム
アドレスを表す情報は、ロウアドレスと同時に入力され
る。このことは、ロウアクセス時にプリフェッチアレイ
のメモリセルを選択することを可能にする。その結果、
プリフェッチアレイのメモリセルに対するアクセスを高
速に行うことができる。なお、特定のカラムアドレスを
表す情報を入力するための専用ピンを設けることは必須
ではない。例えば、半導体メモリ６００１へのアドレス
情報とコントロール情報とをプロトコル形式で入力する
ようにすると、ロウアドレスとカラムアドレスとが同一
パケットで入力される。この場合には、そのような専用
ピンは不要となる。

【０１７３】（実施の形態６）図２０は、本発明の実施
の形態６のメモリシステム７０００の構成を示す。メモ
リシステム７０００は、メモリモジュール７０２０と、
メモリモジュール７０２０を制御するメモリコントロー
ラ７０１０とを含む。メモリモジュール７０２０とメモ
リコントローラ７０１０とは、情報を伝送するための伝
送線路（例えば、データバスやアドレスバス）を介して
接続されている。

【０１７４】メモリモジュール７０２０は、２個のプリ
フェッチ用ＤＲＡＭデバイス（Ｐ−ＤＲＡＭ）７０３０
と、８個のノーマル用ＤＲＡＭデバイス（Ｎ−ＤＲＡ
Ｍ）７０４０とを含む。

【０１７５】Ｐ−ＤＲＡＭ７０３０、Ｎ−ＤＲＡＭ７０
４０は、４Ｍ×１８ビットのメモリ構成を有している。
これらのＤＲＡＭデバイスの記憶容量は７２Ｍビットで
ある。これらのＤＲＡＭデバイスは、例えば、シンクロ
ナスＤＲＡＭであり得る。これらのＤＲＡＭデバイスに
は、１２ビットのアドレス（Ｂａｎｋ＆Ｒｏｗ）と１０
ビットのアドレス（Ｃｏｌｕｍｎ）とがそれぞれ共通の
アドレスバス（１２ビット）を介して入力される。これ
らのＤＲＡＭデバイスは、入力されたアドレスに応答し
て、８ビットのデータをクロック信号ＣＬＫに同期して
出力する。

【０１７６】メモリモジュール７０２０では、複数のＤ
ＲＡＭデバイスからデータが同時に出力され得るため、
データバスのビット幅は３６ビット（データを伝送する
ための３２ビットとパリティビットを伝送するための４
ビット）である。データバスには、２個のＰ−ＤＲＡＭ
７０３０のデータピンがパラレルに接続されており、８
個のＮ−ＤＲＡＭ７０４０のデータピンが、２個のＮ−
ＤＲＡＭ７０４０を一組としてパラレルに、４組のＮ−
ＤＲＡＭ７０４０がシリーズに接続されている。

【０１７７】メモリモジュール７０２０は、６４Ｍバイ
トのメモリモジュールとして機能する。メモリモジュー
ル７０２０には、図２１に示されるように、ｈｅｘ００
０００００〜ｈｅｘ３ＦＦＦＦＦＦのメモリ空間が割り
当てられている。このメモリ空間は、Ｐ−ＤＲＡＭ７０
３０とＮ−ＤＲＡＭ７０４０とによってカバーされてい
る。Ｎ−ＤＲＡＭ７０４０はロウアクセスが遅い。この
ため、メモリモジュール７０２０では、ロウアクセスは
Ｐ−ＤＲＡＭ７０３０を用いて行われ、ロウアクセスに
続くカラムアクセスはＮ−ＤＲＡＭ７０４０を用いて行
われる。

【０１７８】このように、メモリモジュール７０２０で
は、Ｎ−ＤＲＡＭ７０４０では時間のかかる特定のカラ
ムアドレスに対するアクセスをＰ−ＤＲＡＭ７０３０に
代替させることにより、全体のパフォーマンスを向上さ
せている。

【０１７９】図２２は、ＤＲＡＭデバイス単体に対する
メモリ空間の概念を示す。Ｐ−ＤＲＡＭ７０３０は、ｈ
ｅｘ０００から３２アドレス毎の８ビット幅の空間を担
当し、Ｎ−ＤＲＡＭ７０４０がプリチャージされても基
本的にプリチャージされない。これにより、ＣＡＳアク
セスの速度でデータを読み書きすることができる。その
結果、図２３に示されるような連続したデータ出力が可
能となるのである。

【０１８０】また、図２１に示されるように、図２０の
ＤＲＡＭデバイスグループＡ〜Ｄが順番にメモリマップ
上に割り当てられている場合には、ＤＲＡＭデバイスに
おけるバンクのコンフリクトを低減させることができ
る。

【０１８１】上述した実施の形態は、キャッシュメモリ
を内蔵し、カラムアドレス方向にある程度連続的な読み
書きを行うパーソナルコンピュータ（ＰＣ）やワークス
テーションでは特に有効である。さらに、特定のカラム
アドレスを不揮発性メモリセル等を用いてプログラム可
能としてもよい。このことは、特定のカラムアドレスを
アプリケーション毎に最適化することを可能にする。例
えば、グラフィック用のアプリケーションに適するよう
にユーザが特定のカラムアドレスを再設定できるように
してもよい。このようにすれば、本発明の半導体メモリ
をキャッシュメモリのないグラフィックのような分野に
も適応することが可能になる。これにより、本発明の半
導体メモリの汎用性が増す。

【０１８２】

【発明の効果】本発明によれば、特定のカラムアドレス
に高速メモリセルが割り当てられているため、カラムア
クセスに先だって最初に実行されるロウアクセスがある
確率に従って高速化される。実際のアプリケーションに
即するように特定のカラムアドレスを設定し、高速メモ
リセルのアクセスの高速性と、高速メモリセル以外のメ
モリセルの一旦ロウアクセスした後のアクセスの高速性
とを、うまくメモリコントローラで制御し両立させるこ
とによって、従来の半導体メモリの欠点であるロウ方向
のランダムアクセス速度を向上させることができる。こ
れにより、メモリシステム全体のパフォーマンスを向上
させることができる。

【０１８３】なお、半導体メモリのメモリアレイが複数
のサブアレイに分割されている場合には、一のサブアレ
イにおける特定のカラムアドレスを他のサブアレイにお
けるメモリセルに割り当てることにより、上述した効果
と同様の効果を得ることができる。これは、ロウアクセ
スがある確率に従って高速化されるからである。

【図面の簡単な説明】

【図１】本発明をシングルバンクメモリ１０００に適用
した場合におけるメモリセルアレイ１００２の構成を示
す図である。

【図２】本発明をマルチバンクメモリ２０００に適用し
た場合におけるメモリセルアレイ２００２の構成を示す
図である。

【図３】本発明の実施の形態１の半導体メモリ１のメモ
リ空間３０００の概念を示す図である。

【図４】半導体メモリ１の構成を示すブロック図であ
る。

【図５】半導体メモリ１の動作タイミングを示すタイミ
ングチャートである。

【図６】本発明の実施の形態２の半導体メモリ１０１の
メモリ空間４０００の概念を示す図である。

【図７】半導体メモリ１０１の構成を示すブロック図で
ある。

【図８】半導体メモリ１０１の動作タイミングを示すタ
イミングチャートである。

【図９】本発明の実施の形態３のメモリシステム３の構
成を示すブロック図である。

【図１０】メモリシステム３のメモリマップを示す図で
ある。

【図１１】メモリシステム３のメモリ空間の概念を示す
図である。

【図１２】メモリシステム３の動作タイミングを示すタ
イミングチャートである。

【図１３】本発明の実施の形態４の半導体メモリ５００
１のメモリアレイ空間５０００の概念を示す図である。

【図１４】半導体メモリ５００１の構成を示すブロック
図である。

【図１５】１本のワード線における論理アドレスと物理
アドレスとの関係を示す図である。

【図１６】本発明の実施の形態５の半導体メモリ６００
１の構成を示すブロック図である。

【図１７】半導体メモリ６００１のメモリ空間６０００
の概念を示す図である。

【図１８】半導体メモリ６００１の動作タイミングを示
すタイミングチャートである。

【図１９】半導体メモリ６００１の動作タイミングを示
すタイミングチャートである。

【図２０】本発明の実施の形態６のメモリシステム７０
００の構成を示すブロック図である。

【図２１】メモリシステム７０００のメモリマップを示
す図である。

【図２２】メモリシステム７０００のメモリ空間の概念
を示す図である。

【図２３】メモリシステム７０００の動作タイミングを
示すタイミングチャートである。

【符号の説明】

１０００ シングルバンクメモリ １００２ メモリセルアレイ １００４ メモリセル １００４ａ 高速メモリセル １００４ｂ 低速メモリセル １０１０、１０２０ ワード線 １０３０ アクセス単位 ２０００ マルチバンクメモリ ２００２ メモリセルアレイ ２００２ａ、２００２ｂ バンク ２００４ メモリセル ２００４ａ 高速メモリセル ２００４ｂ 低速メモリセル ２０１０、２０２０ ワード線 ２０３０ アクセス単位

Claims (12)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルと、 前記複数のメモリセルのうち、ロウアドレスとカラムア
   ドレスとに対応するメモリセルにアクセスするアクセス
   部とを備え、 前記複数のメモリセルは、第１のアクセス速度でアクセ
   スされ得る少なくとも１つの第１のメモリセルと、第１
   のアクセス速度よりも早い第２のアクセス速度でアクセ
   スされ得る少なくとも１つの第２のメモリセルとを含
   み、 前記少なくとも１つの第２のメモリセルは、少なくとも
   １つの特定のカラムアドレスにそれぞれ割り当てられて
   いる、半導体メモリ。
2. 【請求項２】 前記第１のメモリセルはＤＲＡＭセルで
   あり、前記第２のメモリセルはＳＲＡＭセルである、請
   求項１に記載の半導体メモリ。
3. 【請求項３】 前記少なくとも１つの特定のカラムアド
   レスは、前記ロウアアドレスに対応する複数のアクセス
   単位のうちすべてのアクセス単位の先頭アドレスを指
   す、請求項１に記載の半導体メモリ。
4. 【請求項４】 前記複数のメモリセルは、複数のバンク
   に区分されている、請求項１に記載の半導体メモリ。
5. 【請求項５】 前記少なくとも１つの特定のカラムアド
   レスは、前記ロウアアドレスに対応する複数のアクセス
   単位のうち選択されたアクセス単位の先頭アドレスを指
   す、請求項４に記載の半導体メモリ。
6. 【請求項６】 前記少なくとも１つの特定のカラムアド
   レスに対応する情報は、前記ロウアドレスと同時に前記
   半導体メモリに入力される、請求項１に記載の半導体メ
   モリ。
7. 【請求項７】 前記アクセス部は、前記第１のメモリセ
   ルをプリチャージしている間に、前記第２のメモリセル
   に対するアクセスを開始する、請求項１に記載の半導体
   メモリ。
8. 【請求項８】 前記第１のメモリセルと前記第２のメモ
   リセルとは、同一構成のメモリセルである、請求項１に
   記載の半導体メモリ。
9. 【請求項９】 前記半導体メモリのメモリアレイは、第
   １のサブアレイと第２のサブアレイとに少なくとも分割
   されており、前記第１のサブアレイは前記少なくとも１
   つの第１のメモリセルを含み、前記第２のサブアレイは
   前記少なくとも１つの第２のメモリセルを含み、前記第
   １のサブアレイにおける少なくとも１つの特定のカラム
   アドレスが前記第２のサブアレイにおける前記第２のメ
   モリセルに割り当てられている、請求項１に記載の半導
   体メモリ。
10. 【請求項１０】 半導体メモリと前記半導体メモリを制
    御するメモリコントローラとを備えたメモリシステムで
    あって、 前記半導体メモリは、 複数のメモリセルと、 前記複数のメモリセルのうち、ロウアドレスとカラムア
    ドレスとに対応するメモリセルにアクセスするアクセス
    部とを備え、 前記複数のメモリセルは、第１のアクセス速度でアクセ
    スされ得る少なくとも１つの第１のメモリセルと、第１
    のアクセス速度よりも早い第２のアクセス速度でアクセ
    スされ得る少なくとも１つの第２のメモリセルとを含
    み、 前記少なくとも１つの第２のメモリセルは、少なくとも
    １つの特定のカラムアドレスにそれぞれ割り当てられて
    いる、メモリシステム。
11. 【請求項１１】 前記第１のメモリセルはＤＲＡＭセル
    であり、前記第２のメモリセルはＳＲＡＭセルである、
    請求項１０に記載のメモリシステム。
12. 【請求項１２】 前記複数のメモリセルは、複数のバン
    クに区分されている、請求項１０に記載のメモリシステ
    ム。