KR100234866B1

KR100234866B1 - 직렬 액세스 메모리 장치

Info

Publication number: KR100234866B1
Application number: KR1019970001815A
Authority: KR
Inventors: 히로아키 이케다
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1996-01-23
Filing date: 1997-01-23
Publication date: 1999-12-15
Also published as: KR970060213A; US5703822A; JP2940457B2; JPH09198862A

Abstract

직렬 액세스 메모리 장치에서, 다수의 제 1 세그먼트(11a)로 분활되는 제 1 메모리부(1a)와 다수의 제 2 세그먼트(11b)로 분할되는 제 2 메모리부(1b)가 제공된다. 제 1 메모리부의 제 1 대기(latency)(τa)는 제 2 메모리부의 제 2 대기보다 짧다. 제 1 및 제 2 메모리부의 세그먼트의 직렬 액세스는 동시에 시작된다. 제 1 메모리부의 세그먼트의 직렬 액세스는 제 2 대기와 상응하는 시간 주기내에 완료된다.

Description

직렬 액세스 메모리 장치

본 발명은 영상 처리 또는 그와 같은 시스템에서 사용되는 직렬 액세스 메모리 장치에 관한다.

직렬 액세스 메모리의 제 1 종래 기술에서, 메모리부는 행렬 디코더, 감지 증폭기, 열 선택 회로 및 그와 같은 장치를 포함한다. 메모리부의 메모리 셀은 다수의 세그먼트로 분할되고 각각의 세그먼트는 예를 들어 64 메모리셀로 형성된다. 세그먼트중 하나는 어드레스 버퍼에 의해 액세스된다.

기입 모드에서, 데이터 레지스터로부터 지정된 64－비트의 데이터가 동시에 기입된다. 한편, 판독 모드에서는 지정된 세그먼트에서 데이터 레지스터로 64－비트의 데이터가 동시에 판독된다. 메모리부와 데이터 레지스터는 64－비트 데이터 버스에 의해 상호접속되어 있음을 유념해야 한다.

또한, 데이터 레지스터는 8 비트의 작은 비트 폭을 갖는 입력/출력 단자를 갖는다.

직렬 메모리 장치의 제 1 종래 기술에서, 기입 모드에서 데이터 레지스터는 직렬－대－병렬 변환을 실행하도록 동작된다. 즉, 8개의 8－비트 입력 데이터가 데이터 버스를 통해 64－비트로 변환된다. 한편, 판독 모드에서, 데이터 레지스터는 병렬－대－직렬 변환을 실행하도록 동작된다. 즉, 데이터 버스상의 64－비트는 8개의 8－비트 출력 데이터 신호로 변환된다.

직렬 액세스 메모리 장치의 제 1 종래 기술은 상세히 후술한다.

그렇지만, 위에서 언급한 직렬 액세스 장치의 제 1 종래 기술은 메모리부의 대기때문에 데이터 전송 속도가 낮다.

데이터 전송 속도를 향상시키기 위한 한가지 방법은 대기 시간을 줄이는 고속 스태틱 랜덤 액세스 메모리를 메모리부로서 사용하는 것인데, 그렇지만, SRAM은 고가이기 때문에 제조 비용이 많이 들고 칩의 크기가 증가하여 생산량이 줄어들게 된다. 또한, 다른 방법은 직렬 액세스 시간에 대한 대기 시간을 줄이기 위해 데이터 버스와 데이터 레지스터의 비트 폭을 증가시키는 것인데, 그렇지만 이 경우에는 데이터 버스와 데이터 레지스터의 크기가 증가하게 된다.

직렬 액세스 메모리 장치의 제 2 종래의 기술(참조 : JP－A－232797)에서, 다수의 고속 SRAM 뱅크와 다수의 저속 다이나믹 랜덤 액세스 메모리(DRAM) 뱅크가 제공된다. SRAM 뱅크의 출력과 DRAM 뱅크의 출력은 선택기를 통해 출력 레지스터에 선택적으로 접속되며 출력 레지스터도 또한 출력 단자에 접속되어 있다.

직렬 액세스 메모리의 제 2 종래 기술에서, SRAM 뱅크와 DRAM 뱅크는 동시에 액세스된다. 그러므로, DRAM 뱅크의 대기가 비교적 길더라도 SRAM 뱅크의 판독 데이터는 DRAM 뱅크의 대기동안 출력 레지스터로 전송되기 때문에 데이터 전송 속도는 실질적으로 향상될 수 있다.

직렬 액세스 메모리의 제 2 종래 기술도 또한 상세히 후술된다.

그렇지만, 직렬 액세스 메모리의 제 2 종래 기술에서 SRAM 뱅크와 DRAM 뱅크가 동시에 액세스되기 때문에 직렬 액세스 길이가 긴 경우에는 뱅크의 수 뿐만 아니라 그 주변회로의 수도 많아질 필요가 있으므로 장치의 크기가 증가하게 된다.

본 발명의 목적은 장치의 크기를 증가시킴없이 또한 제조 비용을 증가 시키지 않고 직렬 액세스 메모리 장치의 데이터 전송 속도를 증가시키는 것이다.

본 발명에 따라 직렬 액세스 메모리 장치에서, 다수의 제 1 세그먼트로 분할되는 제 1 메모리부와 다수의 제 2 세그먼트로 분할되는 제 2 메모리부가 제공된다. 제 1 메모리부의 제 1 대기 시간은 제 2 메모리부의 제 2 대기 시간보다 더 짧다. 제 1 및 제 2 메모리부의 세그먼트의 직렬 액세스는 동시에 시작된다. 제 1 메모리부의 세그먼트의 직렬 액세스는 제 2 대기 시간에 상응하는 시간 주기내에 완료된다.

또한, 다수의 제 3 세그먼트 분할되는 제 3 메모리부가 제공된다. 제 3 메모리부의 제 3 대기 시간은 제 1 메모리부의 제 1 대기 시간보다 더 짧다. 제 3 메모리부의 세그먼트의 직렬 액세스도 또한 제 1 및 제 2 메모리부와 함께 동시에 시작된다. 제 3 메모리부의 세그먼트의 직렬 액세스는 제 1 대기 시간에 상응하는 시간주기내에 완료된다.

본 발명은 첨부된 도면을 참조하여 종래 기술과 비교된 바와 같이 후술되는 바와 같은 설명으로부터 분명하게 될 것이다.

제1도는 직렬 액세스 메모리 장치의 제 1 종래 기술을 도시하는 블록도.

제2a 내지 제2d도는 제1도 장치의 동작을 도시하는 시간선도.

제3도는 직렬 액세스 메모리 장치의 제 2 종래 기술을 도시하는 블록도.

제4도는 본 발명에 따른 직렬 액세스 메모리 장치의 제 1 실시예를 도시하는 회로도.

제5a도는 제4도의 메모리부(1a)와 그 주변회로의 블록 상세도.

제5b도는 제4도의 메모리부(1b)와 그 주변회로의 블록 상세도.

제6a도 내지 6l도는 제4, 5a, 5b도의 장치의 동작을 도시하는 시간선도.

제7도는 제4도의 메모리부의 상세도.

제8도는 본 발명에 따른 직렬 액세스 메모리 장치의 제 2 실시예를 나타내는 회로도.

제9도는 제8도의 메모리부(1c)와 그 주변회로의 블록 상세도.

제10a도 내지 10m도는 제8, 9도의 장치의 동작을 나타내는 시간선도.

제11도는 제8도의 메모리부의 블록 상세도.

〈도면의 주요부분에 대한 부호의 설명〉

101 : 메모리부 102 : 어드레스 버퍼

103 : 데이터 레지스터 104 : 메모리 제어회로

양호한 실시예를 설명하기 전에 도 1, 2a 내지 2d, 3을 참조하여 종래 기술의 직렬 액세스 메모리 장치에 대해 설명한다.

도 1에서, 제 1 종래 기술의 직렬 액세스 메모리 장치가 도시되어 있으며 참조번호 101은 행렬 디코더(row and column decoders), 감지 증폭기(sense amplifiers), 열 선택 회로(column selection circuit)등을 구비한 메모리부를 나타낸다. 메모리부(101)의 메모리 셀은 다수의 세그먼트(101a)로 분할되며 각 세그먼트는 예를 들어 64 메모리 셀을 갖는다. 세그먼트(101a)중 하나는 어드레스 버퍼(102)에 의해 액세스된다. 즉, 어드레스 버퍼(102)는 외부 어드레스 신호를 수신하여 세그먼트(101a)중 하나를 지정하는 내부 어드레스 신호 IADD를 발생한다.

기입 모드에서, 데이터 레지스터(103)로부터 지정된 세그먼트(101a)로 64－비트의 데이터가 동시에 기입된다. 한편, 판독 모드에서 지정된 세그먼트(101a)에서 데이터 레지스터로 64－비트의 데이터가 동시에 판독된다. 메모리부(101)와 데이터 레지스터(103)는 64－비트 데이터 버스 DB에 의해 상호접속되어 있다.

데이터 레지스터(103)는 8－비트 입력 데이터 신호를 수신하고 8－비트 데이터 출력 신호 DO를 발생하는 8－비트 입력/출력 단자를 갖는다.

메모리부(101), 어드레스 버퍼(102), 데이터 레지스터(103)는 메모리 제어회로(104)에 의해 제어되며, 이 제어 회로는 행 어드레스 스트로브 신호 RAS의 역신호, 열 어드레스 스트로브 신호 CAS의 역신호, 기입 인에이블 신호 WE의 역신호, 칩 선택 신호 CS의 역신호, 클럭 신호 CLK와 같은 제어 신호들을 수신한다.

도 1에서, 기입 모드에서 데이터 레지스터(103)는 직렬－대－병렬 변환을 수행하기 위해 메모리 제어회로(104)에 의해 동작된다. 즉, 8개의 8－비트 입력 데이터 신호 ID가 데이터 버스상에서 64－비트 신호로 변환된다. 한편, 판독 모드에서는 데이터 레지스터(103)가 병렬－대－직렬 변환을 수행하기 위해 메모리 제어회로(104)에 의해 동작된다. 즉, 데이터 버스 DB상의 64－비트 신호는 8개의 8－비트 출력 데이터 신호 DO로 변환된다.

도 1 장치의 판독 동작은 도 2a 내지 2d를 참조하여 설명된다.

먼저, 도 2b에 도시된 바와 같은 외부 어드레스 신호 ADD는 도 2a에 도시된 바와 같은 신호 CLK와 동기하여 어드레스 버퍼(102)에 래치된다. 이 경우에, 어드레스 버퍼(102)는 내부 어드레스 신호 A0를 발생한다. 그런 다음, 액세스가 메모리부(101)에서 시작되는 타이밍에서 메모리부(101)에서의 데이터 기입 동작 또는 판독 동작이 완료되는 타이밍까지의 적어도 대기시간동안 내부 어드레스 신호 A0는 어드레스 버퍼(102)에서 유지된다. 예를 들어 대기 시간은 10 사이클, 즉 10 ns×10=100ns 이다.

대기 시간이 도 2d에 도시된 바와 같이 경과된 후, 데이터 레지스터(102)는 8개의 8－비트 출력 데이터 신호 a0, a1,..., a7을 데이터 출력 신호 DO 로서 연속으로 발생한다. 예를 들어 신호 a0, a1,..., a7 각각의 출력에 필요한 시간이 1 사이클(10ns)이면, 직렬 액세스 길이 8(=64비트)에 필요한 시간은 100+10×8=180 ns 이다.

그러므로, 이 경우에 한 바이트당 데이터 전송 속도는 180ns/8=22.5ns 가 된다.

직렬 액세스 길이가 1024(=8192 비트) 일지라도, 데이터 전송 속도는 (100+10×8)×128/128=22.5ns (1)

도 1의 장치에서 데이터 속도를 향상시키기 위해 고속 SRAM을 메모리부(101)로서 사용하여 대기 시간을 줄이는 방법이 채택될 수 있는데, 그렇지만 SRAM은 고가이므로 제조비용을 증가시키고 칩의 크기가 증가하여 생산량이 감소된다. 또한, 직렬 액세스 시간에 대한 대기 시간의 비를 줄이기 위해 데이터 버스 DB의 비트 폭과 데이터 레지스터(103)를 증가시키는 방법이 채택될 수 있는데, 그렇지만 데이터 버스 DB 크기와 데이터 레지스터(103)의 크기가 증가하게 된다.

도 3에 제 2 종래 기술인 직렬 액세스 메모리 장치(참조 : JP－A－62－232797)가 도시되어 있으며 다수의 고속 SRAM 뱅크 201－1, 201-2, ...,201-m 과 다수의 저속 DRAM 뱅크 202-1, 202-2, ..., 202-n 이 제공된다. SRAM 뱅크 201-1, 201-2, ..., 201-m은 입력 레지스터 203-1, 203-2, ..., 203-m에 각각 접속되어 8－비트 입력 데이터 신호 DI를 수신한다. 또한, DRAM 뱅크 202-1, 202-2, ..., 202-n 는 입력 레지스터 204-1, 204-2, ..., 204-m에 각각 접속되어 8－비트 입력 데이터 신호 DI를 수신한다.

부가하여, 어드레스 레지스터(205)가 제공되어 외부 어드레스 신호 ADD를 수신하여 내부 어드레스 신호 IADD를 SRAM 뱅크 202-1, 202-2, ..., 202-m 과 DRAM 뱅크 202-1, 202-2, ... 202-n에 제공한다.

또한, 입력 레지스터(206)이 제공되어 행 어드레스 스트로브 신호 RAS의 역신호, 열 어드레스 스트로브 신호 CAS의 역신호, 기입 인에이블 신호 WE의 역신호, 칩 선택 신호 CE의 역신호, 클럭 신호 CLK와 같은 제어 신호를 수신한다. 제어 신호는 SRAM 제어회로(207)에 제공되어 SRAM 뱅크 202-1, 202-2, ..., 202-m를 제어 하고 DRAM 제어회로(208)에 제공되어 DRAM 뱅크 202-1, 202-2, ..., 202-n를 제어한다.

SRAM 뱅크 202-1, 202-2, ..., 202-m의 출력과 DRAM 뱅크 202-1, 202-2, ..., 202-n의 출력은 선택기(209)를 통해 출력 레지스터(210)에 접속되어 있으며 이 출력 레지스터도 또한 출력 단자 OUT에 접속되어 8－비트 출력 데이터 신호 DO를 출력한다.

도 3에서 SRAM 뱅크 202-1, 202-2, ..., 202-m와 DRAM 뱅크 202-1, 202-2, ..., 202-n은 동시에 액세스된다. 예를 들어, 판독 모드에서 먼저, SRAM 뱅크 202-1, 202-2, ..., 202-m의 판독 데이터는 선택기(209)를 통해 출력 레지스터(210)에 연속적으로 전송된다. 그 후, DRAM 뱅크 202-1, 202-2, ..., 202-n의 판독 데이타가 선택기(209)를 통해 출력 레지스터(210)에 연속적으로 전송된다.

그 후, DRAM 뱅크 202-1, 202-2, ..., 202-n의 대기시간이 비교적 길더라도 SRAM 뱅크 202-1, 202-2, ..., 202-m의 판독 데이터가 DRAM 뱅크 202-1, 202-2, ..., 202-n의 대기시간 동안 출력 레지스터(210)로 전송되기 때문에 데이터 전송 속도는 실질적으로 향상될 수 있다.

그렇지만, 도 3의 장치에서 모든 SRAM 뱅크 202-1, 202-2, ..., 202-m DRAM 뱅크 202-1, 202-2, ..., 202-n은 동시에 액세스되기 때문에 직렬 액세스 길이가 크면 뱅크의 수뿐만 아니라 그에 따른 주변회로의 수도 증가할 필요가 있기 때문에 장치의 크기는 증가하게 된다.

도 4에 본 발명의 양호한 실시예가 도시되어 있으며 비교적 짧은 대기 시간을 갖는 메모리부와 비교적 긴 대기시간을 갖는 메모리부가 제공된다. 메모리부(1a)의 메모리 셀은 미리 결정된 수의 메모리 셀 예를 들어 8개의 메모리 셀을 갖는 다수의 세그먼트(11a)로 분할된다. 유사하게 메모리부(1b)의 메모리 셀을 미리 결정된 수의 메모리 셀 예를 들어 8개의 메모리 셀을 갖는 다수의 세그먼트로 분할된다.

어드레스 버퍼(2)는 외부 어드레스 신호 ADD를 수신하고 또한 메모리부(1a, 1b)를 위한 내부 어드레스 신호 IADDa와 IADDb를 각각 발생한다. 이 경우에 어드레스 버퍼(2)는 메모리부(1a)의 대기시간동안 내부 어드레스 IADDa를 유지하고 메모리부(1b)의 대기시간동안 내부 어드레스 IADDb를 유지한다. 또한, 내부 어드레스 신호 IADD a 어드레스 카운터(3a)에 초기값으로서 제공되며 내부 어드레스 신호 IADDb는 어드레스 카운터(3b)에 초기값으로서 제공된다.

메모리부(1a)에 있는 세그먼트(11a)중 하나는 어드레스 카운터(3a)의 어드레스 신호 ADDa에 의해 액세스되고 메모리부(1b)에 있는 세그먼트(11b)중 하나는 어드레스 카운터(3b)의 어드레스 신호 ADDb에 의해 액세스된다.

어드레스 카운터(3a)의 어드레스 신호 ADDa는 메모리 제어회로(4a)에서 발생되는 래치 신호 LAa와 타이밍 신호 TSa에 의해 래치되어 증가하며 또한 어드레스 카운터(3b)의 어드레스 신호 ADDb는 메모리 제어회로(4b)에 의해 발생되는 래치 신호 LAa와 타이밍 신호 TSb에 의해 래치되어 증가한다.

메모리부(1a, 1b)는 입력/출력 버퍼(5)에 접속되어 있으며 이 버퍼는 또한 8－비트 출력 데이터 신호 DO를 발생하기 위해 입력/출력 단자에 접속되어 있다.

메모리부(1a), 어드레스 버퍼(2), 어드레스 카운터(3a), 입력/출력 버퍼(5)는 메모리 제어회로(4a)에 의해 제어된다. 또한, 메모리부(1b), 어드레스 버퍼(2), 어드레스 카운터(3b), 입력/출력 버퍼(5)는 메모리 제어회로(4b)에 의해 제어된다. 메모리 제어회로(4a, 4b)는 기입 인에이블 신호 WE의 역신호, 칩 선택 신호 CS의 역신호, 클럭 신호 CLK와 같은 제어신호 CNT를 수신한다는 점을 유념해야 한다.

도 5a에 도 4의 메모리부와 그 주변 회로를 상세하게 도시하고 있으며 어드레스 버퍼(2)는 메모리부(1a)를 위한 행 어드레스 래치 회로(21a)와 열 어드레스 래치 회로(22a)를 포함한다. 외부 어드레스 신호 ADD는 메모리 제어회로(4a)의 어드레스 유지신호 AHa에 의해 행 어드레스 래치 회로(21a)와 열 어드레스 래치 회로(22a)에 래치되어 유지된다.

어드레스 카운터(3a)는 열 카운터(31a)만을 포함한다. 그러므로, 행 어드레스 래치 회로(21a)으 출력은 메모리부(1a)의 행 디코더에 바로 전송된다. 한편, 열 어드레스 래치 회로(22a)의 출력은 열 카운터(31a)에 의해 증가하여 메모리부(1a)의 열 디코더에 전송되고 그래서 메모리부(1a)의 감지 증폭기와 열 선택 회로가 동작하게 된다.

메모리 제어회로(4a)는 클럭 카운터(41a), 제어신호 발생회로(41a), 어드레스 유지신호 AHa, 래치신호 LAa, 타이밍 신호 TSQ를 발생하는 어드레스 제어회로(43a), 입력/출력 제어회로(44a)를 포함한다. 상기 제어신호 발생회로(42a)는 메모리부(1a)의 대기시간에 상응하는 시간주기를 나타내는 클럭 신호 CLKa를 발생하고 이 신호를 어드레스 제어회로(43a)와 입력/출력 제어회로(44a)에 제공한다. 즉, 제어신호 발생회로(42a)는 클럭 카운터(41a)의 값에 따라 클럭 신호 CLK를 통과시킨다. 클럭 카운터(41a)는 칩 선택 신호 CS의 역신호의 하강 엣지에 의해 클리어된다. 또한, 래치 신호 LAa는 어드레스 유지신호 AHa의 상승 엣지의 짧게 지연된 타이밍에서 어드레스 제어회로(43a)에 의해 발생된다. 또한, 타이밍 신호 TSa는 클럭 신호 CLKa에 따라 어드레스 제어회로(43a)에 의해 발생된다.

즉, 메모리부(1a)에서 어드레스 신호 ADDa 에 의해 하나의 세그먼트(11a)가 선택되어 이 선택된 세그먼트의 8개의 메모리 셀은 모두 선택된 상태가 된다. 기입 모드에서, 입력 데이터 DI는 감지 증폭기와 열 선택 회로를 통해 입력/출력 회로(5)로부터 기입되고 또한 메모리 셀로 기입된다. 한편, 판독 모드에서는 메모리 셀로부터의 데이터가 감지 증폭기에 의해 감지되어 열 선택 회로를 통해 입력/출력 버퍼(5)로 전송된다.

도 5b에 도 4의 메모리부(1b)와 그 주변회로가 상세하게 도시되어 있으며 어드레스 버퍼(2)는 메모리부(1b)를 위한 행 어드레스 래치 회로(21b)와 열 어드레서 래치 회로(22b)를 포함한다. 외부 어드레스 신호 ADD는 메모리 제어회로(4b)의 어드레스 유지 신호 AHb에 의해 행 어드레스 래치 회로(21b)와 열 어드래스 래치 회로(22b)에 래치되어 유지된다.

어드레스 카운터(3b)는 열 카운터(31b)만을 포함한다. 그러므로, 행 어드레스 래치 회로(21b)의 출력은 메모리부(1b)의 행 디코더에 바로 전송된다. 한편, 열 어드레스 래치 회로(22b)의 출력은 열 카운터(31b)에 의해 증가되어 메모리부(1b)의 열 디코더에 전송되고 그래서 메모리부(1b)의 감지 증폭기와 열 선택회로가 동작하게 된다.

메모리 제어회로(4b)는 클럭 카운터(41b), 제어신호 발생회로(41b), 어드레스 유지신호 AHb, 래치 신호 LAa, 타이밍 신호 TSQ를 발생하는 어드레스 제어회로(43b), 입력/출력 제어회로(44b)를 포함한다. 상기 제어신호 발생회로(42a)는 메모리부(1a)의 대기시간에 상응하는 시간주기를 나타내는 클럭 신호 CLKb를 발생하고 이 신호를 어드레스 제어회로(43b)와 입력/출력 제어회로(44b)에 제공한, 즉, 제어신호 발생회로(42b)는 클럭 카운터(41b)의 값에 따라 클럭 신호 CLK를 통과시킨다. 클럭 카운터(41b)는 칩 선택 신호 CS의 역신호의 하강 엣지에 의해 클리어된다. 또한, 래치 신호 LAb는 어드레스 유지신호 AHb의 상스 엣지의 짧게 지연된 타이밍에서 어드레스 제어회로(43b)에 의해 발생된다. 또한, 타이밍 신호 TSb는 클럭 신호 CLKb에 따라 어드레스 제어회로(43b)에 의해 발생된다.

즉, 메모리부(1b)에서 어드레스 신호 ADDa 에 의해 하나의 세그먼트(11b)가 선택되어 이 선택된 세그먼트의 8개의 메모리 셀은 모두 선택된 상태가 된다. 기입 모드에서, 입력 데이터 DI는 감지 증폭기와 열 선택 회로를 통해 입력/출력 회로(5)로부터 기입되고 또한 메모리 셀로 기입된다. 한편, 판독 모드에서는 메모리 셀로부터의 데이터가 감지 증폭기에 의해 감지되어 열 선택 회로를 통해 입력/출력 버퍼(5)로 전송된다.

도 4, 5a, 5b의 동작은 도 6a 내지 6k를 참조하여 다음에 설명된다.

클럭 신호 CLK는 도 6a에 도시된 바와 같이 변환된다.

먼저, 칩 선택 신호 CS의 역신호는 도 6b에 도시된 바와 같이 하이에서 로우로 변환된다. 결과적으로, 어드레스 유지신호 AHa가 도 6c에 도시된 바와 같이 발생되고 짧은 시간이 지난 뒤 래치 신호 LAa가 도 6d에 도시된 바와 같이 발생된다. 그러므로, 도 6i에 도시된 바와 같은 외부 어드레스 신호 ADD의 제 1 부분은 어드레스 카운터(3a)뿐만 아니라 어드레스 버퍼(2)에 도 6j에 도시된 바와 같은 어드레스 A0로서 래치된다. 시간 주기 τa는 메모리부(1a)의 대기 시간에 상응한다는 것을 유념해야 한다. 결과적으로, 어드레스 A0에 의해 지정된 세그먼트(11a)가 선택된다. 예를 들어, 판독 모드에서, 선택된 세그먼트의 판독 데이터가 감지 증폭기에 의해 감지되어 열 선택 회로를 통해 입력/출력 버퍼(5)에 전송된다.

동시에, 어드레스 유지신호 AHb가 도 6f에 도시된 바와 같이 발생되고 짧은 시간이 지난 뒤 래치 신호 LAa가 도 6g에 도시된 바와 같이 발생된다. 그러므로, 도 6i에 도시된 바와 같은 외부 어드레스 신호 ADD의 제 2 부분은 어드레스 카운터(3b)뿐만 아니라 어드레스 버퍼(2)에 도 6j에 도시된 바와 같은 어드레스 B0로서 래치된다. 시간 주기 τb는 메모리부(1b)의 대기 시간에 상응한다는 것을 유념해햐한다. 결과적으로, 어드레스 B0에 의해 지정된 세그먼트(11b)가 선택된다. 예를 들어, 판독 모드에서, 선택된 세그먼트의 판독 데이터 감지 증폭기에 의해 감지되어 열 선택 회로를 통해 입력/출력 버퍼(5)에 전송된다.

시간 t2에서 메모리부(1a)의 대기시간 τa이 경과되었을 때 타이밍 신호 TSa는 도 6e에 도시된 바와 같이 발생된다. 결과적으로, 어드레스 카운터(3a)의 어드레스 ADDa 는 타이밍 신호 TSa에 동기하여 도 6j에 도시된 바와 같이 증가된다. 즉, 어드레스 카운터(3a)의 어드레스 ADDa는 연속적으로 다음과 같이 변화된다 :

도 5a의 제어신호회로(42a)는 유한수의 펄스, 이 경우에 7의 펄스를 갖는 클럭 신호 CLKa를 발생하도록 설계된다. 그러므로, 어드레스 카운터(3a)의 어드레스 ADDa는 A7에서 유지된다. 결과적으로, 어드레스 A1, A2,…, A7에 의해 지정된 세그먼트가 연속적으로 선택된다. 예를 들어, 판독 모드에서, 선택된 세그먼트의 판독 데이터가 감지 증폭기에 의해 감지되어 열 선택회로를 입력/출력 버퍼(5)로 전송된다.

그래서, 도 6l에 도시된 바와 같이, 입력/출력 버퍼(5)는 어드레스 A1, A2, …, A7에 상응하는 메모리부(1a)의 데이터를 발생한다.

시간 t3에서, 메모리부(1b)의 대기시간 τb이 경과되었을 때 타이밍 신호 TSb는 도 6h에 도시된 바와 같이 발생된다. 결과적으로, 어드레스 카운터(3b)의 어드레스 ADDb 는 타이밍 신호 TSb에 동기하여 도 6k에 도시된 바와 같이 증가된다. 즉, 어드레스 카운터(3b)의 어드레스 ADDb는 연속적으로 다음과 같이 변환된다 :

도 5b의 제어신호회로(42b)는 유한수의 펄스, 이 경우에 n의 펄스를 갖는 클럭 신호 CLKb를 발생하도록 설계된다. 그러므로, 어드레스 카운터(3b)의 어드레스 ADDb는 Bn에서 유지된다. 결과적으로, 어드레스 B1, B2, …, B7에 의해 지정된 세그먼트가 연속적으로 선택된다. 예를 들어, 판독 모드에서, 선택된 세그먼트의 판독 데이터가 감지 증폭기에 의해 감지되어 열 선택회로를 통해 입력/출력 버퍼(5)로 전송된다.

그래서, 도 6l에 도시된 바와 같이, 입력/출력 버퍼(5)는 어드레스 B1, B2, …, B7에 상응하는 메모리부(1b)의 데이터를 발생한다.

도 5a와 도 5b에서 행 어드레스 래치 회로(21b)도 또한 열 어드레스 래치 회로(21b)와 같이 작용한다면, 칩 선택 신호 CS의 역신호가 하이에서 로우로 변환될 때 도 7에 도시된 바와 같이, 어드레스 A1, A2,…, A7에 의해 지정된 메모리부(1a)의 세그먼트(11a)가 선택되고 계속해서 B1, B2, …, B7에 의해 지정된 메모리부(1b)의 세그먼트(11b)가 선택된다. 이 경우에는 어드레스 A1, A2,…, A7와 B1, B2, …, B7에 의해 지정된 모든 세그먼트는 동일한 행에 속하게 된다.

제 1 실시예에서, 고속의 메모리부(1a)의 세그먼트의 데이터가 저속의 메모리부(1b)의 세그먼트의 데이터가 입력/출력되기전에 입력되거나 출력되기 때문에 직렬 액세스에 필요한 시간에 대한 대기시간의 비는 실질적으로 감소될 수 있으며 이것은 1 바이트당 데이터 전송속도를 증가시킨다. 예를 들어, 메모리부(1a)의 대기시간이 20ns이면 메모리부(1b)의 대기시간이 100ns가 되고 하나의 세그먼트를 입력하거나 출력하는데 필요한 시간은 1 사이클(10ns)가 되며 직렬 액세스 길이 1024(=8192비트)에 필요한 시간은 (20+10×8+10×(1024-8)/1024=10.02 ns (2)

그래서 데이터 전송속도는 식 (1)에 나타난 종래기술과 비교해서 현저하게 증가될 수 있다.

또한, 제 1 실시예에서, 각 세그먼트의 데이터는 비트폭의 변환없이 입력/출력되기 때문에 제 1 도의 데이터 버퍼(103)가 필요없으며 이것은 회로의 구성을 간단하게 한다.

또한, 제 1 실시예에서 메모리부(1a)가 고가의 SRAM 구성으로 이루어지고 또한 메모리부(1b)가 저가의 DRAM 구성으로 이루어질지라도, DRAM 구성에 대한 SRAM의 구성의 비가 작게 될 수록 직렬 액세스 길이는 커지게 된다. 그러므로, 제조비용이 줄어들 수 있다.

도 4에서, 메모리부(1a)는 SRAM 구성을 가질 수 있으며 메모리부(1b)는 DRAM 구성을 가질 수 있다.

도 8에 본 발명에 따른 제 2 실시예가 도시되어 있으며 메모리부(1a)의 대기시간보다 더 짧은 대기시간 τa를 갖는 메모리부(1c)와 이 메모리부(1c)를 제어하기 위한 메모리 제어회로(4c)가 도 4의 소자에 부가되어 있다. 이 경우에 어드레스 버퍼(2)는 내부 어드레스 신호 IADDc를 발생하고 이것을 메모리부(1c)로 전송하는데, 그렇지만 어드레스 버퍼(2)의 구성을 간단하게 하기 위해 도 5a의 행 어드레스 래치 회로(21a)는 내부 어드레스 신호 IADDc를 발생할 수 있다.

도 9에 도 8의 메모리부(1c)와 그 주변회로가 상세하게 도시되어 있으며 메모리 제어회로(4c)는 클럭 카운터(41c), 제어신호 발생회로(41c), 입력/출력 제어회로(44c)를 포함한다. 제어신호 발생회로(41c)는 메모리부(1c)의 대기시간에 상응하는 시간주기를 나타내는 클럭 신호 CLKc를 발생하고 이것을 입력/출력 제어회로(44c)에 전송한다. 즉, 제어신호 발생회로(41c)는 클럭 카운터(41c)의 값에 따라 클럭 신호 CLK를 통과시킨다. 클럭 카운터(41a)는 칩 선택 신호 CS의 역신호의 하강 엣지에 의해 클리어된다는 것을 유념해야 한다.

도 8와 도 9의 장치의 동작을 도 10a 내지 도 10m를 참조하여 설명한다.

클럭 신호 CLK는 도 10a에 도시된 바와 같이 변환된다.

먼저, 시간 t1에서 칩 선택 신호 CS의 역신호는 도 10b에 도시된 바와 같이 하이에서 로우로 변환된다. 결과적으로, 어드레스 유지신호 AHa가 도 10c에 도시된 바와 같이 발생하고 짧은 시간이 지난 뒤 래치 신호 LAa가 도 6d에 도시된 바와 같이 발생된다. 그러므로, 도 10에 도시된 바와 같은 외부 어드레스 신호 ADD는 도 10k에 도시된 바와 같은 어드레스 A0로서 어드레스 카운터(3a)뿐만 아니라 어드레스 버퍼(2)에 래치된다. 또한, 어드레스 성분 C은 어드레스 신호 ADDc로서 메모리부(1c)에 전송된다. 시간 주기 τc는 메모리부(1c)의 대기시간에 상응한다는 것을 유념해야 한다. 결과적으로, 어드레스 C에 의해 지정된 세그먼트(11c)와 어드레스 A0에 의해 지정된 세그먼트(11a)가 선택된다. 예를 들어, 판독 모드에서 선택된 세그먼트의 판독 데이터는 감지 증폭기에 의해 감지되고 열 선택 회로를 통해 입력/출력 버퍼(5)에 전송된다.

동시에, 어드레스 신호 AHb는 도 10f에 도시된 바와 같이 발생되고 짧은 시간이 지난 뒤 래치 신호 LAa가 도 10g에 도시된 바와 같이 발생된다. 그러므로, 외부 어드레스 신호 ADD의 제 2 부분은 제 10l 도에 도시된 바와 같은 어드레스 B0로서 어드레스 카운터(3b)뿐만 아니라 어드레스 버퍼(2)에도 래치된다. 결과적으로, 어드레스 B0에 의해 지정된 세그먼트(11b)가 선택된다. 예를 들어, 판독 모드에서 선택된 세그먼트의 판독 데이터는 감지 증폭기에 의해 감지되어 열 선택회로를 통해 입력/출력 버퍼(5)에 전송된다.

시간 t2에서, 메모리부(1c)의 대기시간 τc이 경과되었을 때 입력/출력 버퍼(5)는 도 10m에 도시된 바와 같은 어드레스 C에 상응하는 메모리부(1c)의 데이터를 발생한다.

시간 t3에서, 메모리부(1a)의 대기시간 τa이 경과되었을 때 타이밍 신호 TSa는 도 10e에 도시된 바와 같이 발생된다. 결과적으로, 어드레스 카운터(3a)의 어드레스 ADDa는 타이밍 신호 TSa와 동기하여 도 10k에 도시된 바와 같이 증가한다. 즉, 어드레스 카운터(3a)의 어드레스 ADDa sms 연속적으로 다음과 같이 변환된다 :

그러므로, 어드레스 카운터(3a)의 어드레스 신호 ADDa는 A7에서 유지된다. 결과적으로, 어드레스 A1, A2,…, A7에 의해 지정된 세그먼트는 연속적으로 선택된다. 예를 들어, 판독 모드에서 선택된 세그먼트의 판독 데이터는 감지 증폭기에 의해 감지되어 열 선택회로를 입력/출력 버퍼(5)에 전송된다.

그래서, 도 10m에 도시된 바와 같이 입력/출력 버퍼(5)는 어드레스 A0, A1,…, A7에 상응하는 메모리부(1a)의 데이터를 발생한다.

시간 t4에서, 메모리부(1b)의 대기시간 τa이 경과되었을 때 타이밍 신호 TSb는 도 10h에 도시된 바와 같이 발생된다. 결과적으로, 어드레스 카운터(3a)의 어드레스 ADDb는 타이밍 신호 TSb에 동기해서 도 10l에 도시된 바와 같이 증가된다. 즉 어드레스 카운터(3b)의 어드레스 신호 ADDa는 연속적으로 다음과 같이 변환된다 :

그러므로, 어드레스 카운터(3b)의 어드레스 ADDb는 Bn에서 유지된다. 결과적으로, 어드레스 B1, B2, …, Bn에 의해 지정된 세그먼트는 연속적으로 선택된다. 예를 들어 선택된 세그멘트의 판독 데이터는 감지 증폭기에 의해 감지되어 열 선택 회로를 통해 입력/출력 버퍼(5)로 전송된다.

그래서, 도 10m에 도시된 바와 같이 입력/출력 버퍼(5)는 어드레스 B0, B1, …, Bn에 상응하는 메모리부(1b)의 데이터를 발생한다.

도 8 및 도 9에서 어드레스 신호 ADDa와 ADDb의 행 어드레스들이 어드레스 C와 동일하면 칩 선택 신호 CS의 역신호가 하이에서 로우로 변화될 때, 도 11에 도시된 바와 같이 어드레스 C에 의해 지정된 메모리부(1c)의 세그먼트(11c), 어드레스 A0, A1,…, A7에 의해 지정된 메모리부(1a)의 세그먼트(11a)가 선택되고 연속해서 어드레스 B0, B1, …, Bn에 의해 지정된 메모리부(1b)의 세그먼트(11b)가 선택된다. 이 경우에, 어드레스 C, A0, A1,…, A7 및 B0, B1, …, Bn에 의해 지정된 모든 세그먼트는 동일한 행에 속한다.

제 2 실시예에서, 고속 메모리부(1c)의 세그먼트의 데이터는 고속 메모리부(1a)의 세그먼트의 데이터가 입력/출력되기전에 입력되거나 출력되기 때문에 직렬 액세스에 필요한 시간에 대한 대기시간의 비는 1 바이트당 데이터 전송속도를 증가시키는 제 1 실시예에 비교해서 실질적으로 더욱 감소될 수 있다. 예를 들어, 메모리부(1c)의 대기시간이 10ns 이면 메모리부(1b)의 대기 시간은 100ns이고 하나의 세그먼트를 입력하거나 출력하는데 필요한 시간은 1 사이클(10ns) 이며, 직렬 액세스 길이 1024(=8192비트)에 필요한 시간은 다음과 같다.

(10+10×8+10×(1024-8)/1024

=10.01ns (3)

그래서 데이터 전송속도는 식 (1)에 나타난 종래기술에 비해 현저하게 증가될 수 있다.

위에서 언급한 바와 같이, 본 발명에 따라 직렬 액세스 메모리 장치의 데이터 전송속도는 현저하게 증가될 수 있으며 회로 구성은 간단하게 될 수 있다. 또한, 제조비용이 감소될 수 있다.

Claims

다수의 세그먼트(11a)로 분할되며 제 1 대기시간(τa)를 갖는 제 1 메모리부(1a) ; 다수의 세그먼트(11b)로 분할되면 상기 제 1 대기시간보다 더 긴 제 2 대기시간(τb)를 갖는 제 2 메모리부(1b) ; 상기 제 1 메모리부에 접속되어 있으며 상기 제 1 메모리부의 제 1 세그먼트를 액세스하기 위해 제 1 어드레스들(ADDa)을 연속적으로 발생하는 제 1 어드레싱 수단(2, 3a) ; 상기 제 2 메모리부에 접속되어 있으며 상기 제 2 메모리부의 제 2 세그먼트를 액세스하기 위해 제 2 어드레스들(ADDb)을 연속적으로 발생하는 제 2 어드레싱 수단(2, 3b) ; 상기 제 1 및 제 2 어드레싱 수단에 접속되어 있으며 상기 제 1 및 제 2 어드레싱 수단의 동작을 동시에 시작시키며 또한 상기 제 1 어드레싱 수단의 동작을 상기 제 2 대기시간에 상응하는 시간주기내에 종료시키는 제어수단(4a, 4b) ; 을 포함하는 것을 특징으로 하는 직렬 액세스 메모리 장치.
제1항에 있어서, 다수의 제 3 세그먼트(11c)로 분할되며 상기 제 1 대기시간보다 더 짧은 제 3 대기시간(τb)을 갖는 제 3 메모리부(1c) ; 상기 제 3 메모리부에 접속되어 있으며, 상기 제 3 메모리부의 제 3 세그먼트를 액세스하기 위해 제 3 어드레스(ADDc)를 연속적으로 발생하는제 3 어드레싱 수단(2, 3c) ; 상기 제 3 어드레싱 수단에도 접속되어 있으며 상기 제 3 어드레싱 수단의 동작을 상기 제 1 및 제 2 어드레싱 수단의 동작과 동시에 시작시키며 또한 상기 제 3 어드레싱 수단의 동작을 상기 제 1 대기시간에 상응하는 시간 주기내에 종료시키는 제어 수단(4a, 4b, 4c) ; 을 더 포함하는것을 특징으로하는 직렬 액세스 메모리 장치.
제1항에 있어서, 상기 제 1 및 제 2 메모리부에 접속된 입력/출력 버퍼(5)를 더 포함하는 것을 특징으로 하는 직렬 액세스 메모리 장치.
제2항에 있어서, 상기 제 1 , 제 2 , 제 3 메모리부부에 접속된 입력/출력 버퍼(5)를 더 포함하는 것을 특징으로 하는 직렬 액세스 메모리 장치.
제1항에 있어서, 상기 제 1 어드레스들의 행 성분은 상기 제 2 어드레들의 행 성분과 동일한 것을 특징으로 하는 직렬 액세스 메모리 장치.
제2항에 있어서, 상기 제 1 어드레스들의 행 성분과 상기 제 2 어드레스들의 행 성분은 상기 제 3 어드레스들의 행 성분과 동일한 것을 특징으로 하는 직렬 액세스 메모리 장치.
제1항에 있어서, 상기 제 1 메모리부는 SRAM 구성을 가지면 상기 제 2 메모리부는 DRAM 구성을 갖는 것을 특징으로 하는 직렬 액세스 메모리 장치.