DE10154066B4 - Integrierter Speicher und Verfahren zum Betrieb eines integrierten Speichers - Google Patents

Integrierter Speicher und Verfahren zum Betrieb eines integrierten Speichers Download PDF

Info

Publication number
DE10154066B4
DE10154066B4 DE10154066A DE10154066A DE10154066B4 DE 10154066 B4 DE10154066 B4 DE 10154066B4 DE 10154066 A DE10154066 A DE 10154066A DE 10154066 A DE10154066 A DE 10154066A DE 10154066 B4 DE10154066 B4 DE 10154066B4
Authority
DE
Germany
Prior art keywords
column
memory
read
memory cells
data signals
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10154066A
Other languages
English (en)
Other versions
DE10154066A1 (de
Inventor
Peter SCHRÖGMEIER
Stefan Dr. Dietrich
Sabine Kieser
Christian Weis
Michael Markert
Thomas Hein
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10154066A priority Critical patent/DE10154066B4/de
Priority to US10/287,501 priority patent/US6882554B2/en
Publication of DE10154066A1 publication Critical patent/DE10154066A1/de
Application granted granted Critical
Publication of DE10154066B4 publication Critical patent/DE10154066B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/067—Single-ended amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

Integrierter Speicher
– mit einem Speicherzellenfeld (2), das Zeilenleitungen (WL) zur Auswahl von Speicherzellen (MC) und Spaltenleitungen (BL) zum Lesen oder Schreiben von Datensignalen über zugeordnete Schreib-Lese-Verstärker (11,12,21,22; SAO-SA3) und Spaltenauswahlleitungen (CSLl,CSL2; CSL) zum Aktivieren der Schreib-Lese-Verstärker (11,12,21,22; SAO-SA3) aufweist, wobei jeweils eine Gruppe von Speicherzellen (MC) einer vorbestimmten Anzahl zu einer Zeilen- und Spaltenadresse gehört,
– mit einer der vorbestimmten Anzahl entsprechenden Mehrzahl von Anschlußpads (5; 15,25; 35) zur Ein- und Ausgabe der in den Speicherzellen (MC) gespeicherten Datensignale, wobei jede Speicherzelle einer Gruppe von Speicherzellen einem der Anschlußpads (5; 15,25;35) zugeordnet ist, und
– mit einer Steuerschaltung (7) zur Steuerung eines Speicherzugriffs auf die Speicherzellen, die derart ausgebildet und betreibbar ist, daß sie mit einer Spaltenadresse zumindest zwei verschiedene Spaltenauswahlleitungen (CSL1,CSL2) aktiviert und eine der Spaltenauswahlleitungen bei zwei oder mehreren Spaltenadressen aktiviert:

Description

  • Die vorliegende Erfindung betrifft einen integrierten Speicher mit einem Speicherzellenfeld, das Zeilenleitungen zur Auswahl von Speicherzellen und Spaltenleitungen zum Lesen oder Schreiben von Datensignalen über zugeordnete Schreib-Lese-Verstärker und Spaltenauswahlleitungen zum Aktivieren der Schreib-Lese-Verstärker aufweist, wobei jeweils eine Gruppe von Speicherzellen einer vorbestimmten Anzahl zu einer Zeilen- und Spaltenadresse gehören, mit einer der vorbestimmten Anzahl entsprechenden Mehrzahl von Anschlußpads zur Ein- und Ausgabe der in den Speicherzellen gespeicherten Datensignale, wobei jede Speicherzelle einer Gruppe von Speicherzellen einem der Anschlußpads zugeordnet ist.
  • Ein integrierter Speicher weist im allgemeinen ein Speicherzellenfeld auf, das Zeilenleitungen und Spaltenleitungen umfaßt. Die Speicherzellen sind dabei in Kreuzungspunkten der Spalten- und Zeilenleitungen angeordnet. Die Speicherzellen sind jeweils über einen Auswahltransistor, dessen Steuereingang mit einer der Zeilenleitungen verbunden ist, mit einer der Spaltenleitungen verbunden, über die ein Datensignal ausgelesen bzw. eingeschrieben wird. Eine Zeilenleitung wählt entsprechende Auswahltransistoren aus, wobei diese geöffnet werden. Ist der jeweilige Auswahltransistor offen, so kann die Ladung, die in der Zellkapazität gespeichert ist, auf die entsprechende Spaltenleitung und von dort in einen Schreib-Lese-Verstärker gelangen. Über Spaltenauswahlleitungen werden mehrere lokale Schreib-Lese-Verstärker geöffnet, die den Zellen einer ausgewählten Spaltenleitung zugeordnet sind.
  • Insbesondere in Graphikspeicherchips wird üblicherweise unter einer vollständigen Adresse, also unter einer Zeilen- und Spaltenadresse, nicht nur ein Bit gespeichert, sondern eine Mehrzahl von Bits, beispielsweise 32 Bits. Übliche Organisationen für Graphikspeicher sind zur Zeit sogenannte x16 und x32 Organisationen. Für von einem Prozessor verwendete Hauptspeicher sind x4, x8 und x16 Organisationen üblich. Zum Lesen oder Schreiben der Datenbits sind dann auf dem Speicherchip eine entsprechende Anzahl von Anschlußpads vorgesehen, die eine eindeutige Zuordnung zu den unter einer Zeilen-/Spaltenadresse abgelegten Datenbits haben. Die zu einer Zeilen-/Spaltenadresse gehörenden Datenbits sind herkömmlicherweise auf dem Chiplayout in unmittelbarer Nähe zueinander angeordnet.
  • Insbesondere für solche Anwendungen ist es bekannt, beispielsweise jeweils zwei Schreib-Lese-Verstärker mit einer Spaltenauswahlleitung anzusteuern. Zwei Zeilenleitungen oder Wortleitungen sind gekoppelt und gehören zur selben Zeilenadresse. Zwei der Speicherzellen enthalten Daten, die zu einer Zeilen-/Spaltenadresse gehören. Für einen Speicherzugriff wird die Spaltenauswahlleitung aktiv und steuert die zwei Schreib-Lese-Verstärker an. Auf diese Weise werden zwei Datenbits, die zu einer Zeilen-/Spaltenadresse gehören, verstärkt. Die Spaltenauswahlleitungen sind im allgemeinen mit einer Spaltenadresse fest gekoppelt.
  • Da die Fläche der Anschlußpads wesentlich größer ist als die Fläche einer Speicherzelle, ergibt sich dabei das Problem, daß die Signalleitungen und damit die Signallaufzeiten für einige der Datenbits sehr lang sind. Die Signallaufzeit für das entfernteste Datenbit bestimmt dabei die gesamte Zugriffszeit für das unter der Zeilen-/Spaltenadresse gespeicherte Datenwort.
  • In Itoh et al.: "Limitations and Challenges of Multigigabit DRAM Chip Design", in: IEEE Journal of Solid-State Circuits, Vol. 32, No. 5, Mai 1997, Seiten 624 bis 634 sind integrierte Speicher beschrieben, die jeweils Speicherzellenfelder mit Zeilenleitungen zur Auswahl von Speicherzellen und Spalten leitungen zum Lesen oder Schreiben von Datensignalen aufweisen, wobei jeweils eine Gruppe von Speicherzellen einer vorbestimmten Anzahl zu einer Zeilenadresse und Spaltenadresse gehört. Die in den Speicherzellen gespeicherten Datensignale werden über eine Mehrzahl von I/O-Pins ausgelesen. Hierbei sind an eine I/O-Leitung insbesondere acht Datenleitungen aus dem Speicherzellenfeld angeschlossen. Um einen Hochgeschwindigkeitsbetrieb zu ermöglichen, werden entlang einer aktivierten Wortleitung alle Datenleitungen ausgelesen und parallel weiterverarbeitet.
    •
  • Der Erfindung liegt die Aufgabe zugrunde, einen gattungsgemäßen integrierten Speicher anzugeben, bei dem die Laufzeiten und Leitungslängen auf dem Speicherchip verkleinerbar sind.
  • Diese Aufgabe wird durch einen integrierten Speicher nach Anspruch 1 gelöst.
  • Die Erfindung stellt weiterhin ein Verfahren zum Betrieb eines derartigen integrierten Speichers nach Anspruch 6 bereit.
  • Bevorzugte Ausgestaltungen sind Gegenstand der Unteransprüche.
  • Erfindungsgemäß ist die Steuerschaltung des integrierten Speichers, die zur Steuerung eines Speicherzugriffs auf die Speicherzellen dient, derart ausgebildet und betreibbar, daß sie für eine Spaltenadresse zumindestens zwei verschiedene Spaltenauswahlleitungen aktiviert und eine der Spaltenauswahlleitungen bei zwei oder mehreren Spaltenadressen aktiviert.
  • Die Erfindung beruht also auf dem Gedanken, die Spaltenauswahlleitungen nicht mehr mit einer Spaltenadresse fest zu koppeln, sondern eine Spaltenauswahlleitung bei zwei oder mehreren Spaltenadressen zu aktivieren. Dadurch können die Datenbits, die zu einer der Spaltenadressen gehören, an verschiedenen Orten auf dem Speicherchip gespeichert werden. Diese Möglichkeit bietet also den Vorteil, daß die Laufzeit angeglichen und minimiert werden kann, da Datenbits möglichst nahe an den I/O-Schaltungen des Chips gespeichert können.
  • Dementsprechend sind in einer Ausführungsform der Erfindung zur Angleichung der Laufzeiten die mit einer Spaltenadresse aktivierten Spaltenauswahlleitungen relativ zu den Anschlußpads so angeordnet, daß im wesentlichen eine gleiche Signallaufzeit zwischen den jeweiligen Speicherzellen der Gruppe von Speicherzellen und dem jeweils zugeordneten Anschlußpad erreicht ist.
  • In einer bevorzugten Ausgestaltung ist das Speicherzellenfeld des integrierten Speichers in Speicherbänken organisiert, und die verschiedenen Spaltenauswahlleitungen, die bei einer Spaltenadresse aktiviert werden, sind in verschiedenen Speicherbänken angeordnet.
  • In einer weiteren bevorzugten Ausgestaltung werden die Datensignale aus einer Gruppe von Speicherzellen über einen Schreib-Lese-Bus zu den zugeordneten Anschlußpads geführt.
  • Die genannte vorbestimmte Anzahl der Speicherzellen in einer Gruppe von Speicherzellen beträgt beispielsweise 2, 4, 8, 16, 32 oder 64.
  • Dadurch, daß die Orte, an denen die Schreib-Lese-Verstärker eines Wortes plaziert sind, weiter über den Chip verteilt sind, als in herkömmlichen Gestaltungen, ist es auch einfacher, die Versorgungsspannung für diese Schaltungen bereitzustellen.
  • Dadurch, daß zusammen mit den Daten, die zu einer Spaltenadresse gehören, auch Daten, die zu einer anderen Spaltenadresse gehören, ausgelesen werden, werden eigentlich zu viele Datenbits ausgelesen. Handelt es sich um einen Speicherchip, bei dem bei einem Lesezugriff eine der vorbestimmten Anzahl entsprechende Anzahl an Datenbits aus dem Speicherzellenfeld gelesen wird, beispielsweise 32 Datenbits, wenn unter jeder Zeilen-/Spaltenadresse 32 Datenbits gespeichert sind, so werden die überzähligen Datenbits zweckmäßig beim Lesen unterdrückt. Auf der anderen Seite wird beim Schreiben der Datenbits dafür Sorge getragen, daß die Informationen in die richtigen Zellen geschrieben werden, und Informationen in anderen Zellen nicht überschrieben werden.
  • In anderen Architekturen, bei denen bei einem Lesezugriff aus dem Speicherzellenfeld die Datenbits, die zu mehreren aufeinanderfolgend auszulesenden Spaltenadressen gehören, gelesen werden (sogenannte Prefetch-Architektur), stellt sich das Problem, Datenbits unterdrücken zu müssen, nicht mehr. In diesem Fall wird zweckmäßig der Spaltendecoder, der die Zuordnung von Spaltenadresse und Spaltenauswahlleitungen herstellt, so gestaltet, daß die zwei oder mehr Spaltenadressen, die einer Spaltenauswahlleitung zugeordnet sind, auch Teil des Adressbereiches sind, der in einem Zugriff aus dem Speicherzellenfeld gelesen wird.
  • Beispielsweise wird bei einem sogenannten Prefetch2-Speicher, das heißt einem Speicher, bei dem die Daten von zwei aufeinanderfolgenden Spaltenadressen gleichzeitig aus dem Speicherzellenfeld gelesen werden, nach Anforderung der Spaltenadresse 0 automatisch im nächsten Zyklus die Spaltenadresse 1 ausgelesen. Bei Lesezugriffen werden die Daten für beide Spaltenadressen aus dem Zellenfeld gelesen und werden dann in zwei Zyklen nach außen abgegeben. Bei einem Schreibzugriff werden dem Speicher in einem ersten Zyklus die Daten für die Spaltenadresse 0 übergeben und in einem zweiten Zyklus die Daten für Spaltenadresse 1. Wenn beide Datenpakete vom Chip empfangen wurden, werden sie gleichzeitig ins Zellenfeld geschrieben. Die Erfindung ermöglicht nun die Kopplung der beiden benachbarten Spaltenadressen, wie etwa der Spaltenadresse 0 und der Spaltenadresse 1, an eine einzige Spaltenauswahlleitung.
  • Dies kann beispielsweise dadurch realisiert werden, daß das niederwertigste Spaltenadressbit keinen Eingang mehr in die Spaltendecodierung findet. Dies hat als zusätzlichen Vorteil, daß der Spaltendecoder kleiner und schneller wird. Daneben bleibt der bisherige Vorteil bestehen, daß die Orte, an denen die Datenbits, die zu einer Adresse gehören, gespeichert werden, auf mehrere Stellen im Chip verteilt sind. Dadurch resultieren kürzere Laufzeiten und damit höhere Geschwindigkeiten für den gesamten Speicher.
  • Die Erfindung ist allgemein für Speicher in allen einleitend genannten Organisationen, insbesondere für DRAM Speicher in x2 Organisation und höher, verwendbar.
  • Weitere vorteilhafte Ausgestaltungen, Merkmale und Details der Erfindung ergeben sich aus den abhängigen Ansprüchen, der Beschreibung der Ausführungsbeispiele und den Zeichnungen.
  • Nachfolgend soll die Erfindung anhand von Ausführungsbeispielen im Zusammenhang mit den Figuren näher erläutert werden. Dabei sind nur die für das Verständnis der Erfindung wesentlichen Elemente dargestellt.
  • Es zeigen:
  • 1 eine schematische Darstellung eines integrierten Speichers mit Komponenten für den Speicherzugriff,
  • 2 einen Ausschnitt aus dem Speicherzellenfeld zur I1-lustration der Erfindung,
  • 3 einen Ausschnitt aus einem Speicherzellenfeld nach einem weiteren Ausführungsbeispiel der Erfindung,
  • 4 das Layout eines integrierten Speichers nach einem anderen Ausführungsbeispiel der Erfindung.
    •
  • 1 zeigt in stark schematisierter Form einen integrierten Speicher 1 nach einem Ausführungsbeispiel der Erfindung. Der Speicher 1 weist ein Speicherzellenfeld 2 auf, das Zeilenleitungen WL und Spaltenleitungen BL enthält. Die Speicherzellen MC sind in Kreuzungspunkten der Zeilenleitungen und Spaltenleitungen angeordnet und jeweils mit einer der Zeilenleitungen und einer der Spaltenleitungen verbunden. Jede Speicherzelle enthält in bekannter Weise einen Auswahltransistor und eine Zellenkapazität, die der Einfachheit halber nicht gezeigt sind.
  • Bei der Architektur des Speichers 1 werden unter jeder Zeilen-/Spaltenadresse acht Datenbits abgelegt. Das Auslesen oder Einschreiben der Datenbits geschieht über acht Anschlußpads 5, die über einen Schreib-Lese-Bus 6 und Datenleitungen DQ mit dem Speicherzellenfeld 2 verbunden sind.
  • Die Auswahl der entsprechenden Zeilen- und Spaltenleitungen für einen Speicherzugriff erfolgt in bekannter Weise über einen Zeilendecoder 3 und einen Spaltendecoder 4. Die Steuerung des Speicherzugriffs wird dabei von einer Steuerschaltung 7 übernommen, in der alle dafür notwendigen Komponenten zusammengefaßt sind und die Adreßsignale ADR und Steuersignale CTRL empfängt.
  • Die Zuordnung von Spaltenadressen und Spaltenauswahlleitungen nach der Erfindung ist in 2 beispielhaft illustriert. Dort werden jeweils zwei Schreib-Lese-Verstärker 11, 12 und 21, 22 von einer Spaltenauswahlleitung CSL1 bzw. CSL2 angesteuert. Die Zeilenleitungen WL1 und WL2 bzw. WL3 und WL4 sind jeweils gekoppelt und gehören zu der selben Zeilenadresse. Die Spaltenauswahlleitung CSL1 ist nicht mit einer Spaltenadresse fest gekoppelt, sondern wird bei zwei Spaltenadressen A und B aktiviert. Ebenso wird die Spaltenauswahlleitung CSL2 bei beiden Spaltenadressen A und B aktiviert. Die Schreib-Lese-Verstärker 11 oder 12 sind mit dem ersten Anschlußpad 15, die Schreib-Leseverstärker 21, 22 mit dem zweiten Anschlußpad 25 verbunden.
  • In der vereinfachten Darstellung von 2 sind unter jeder Zeilen-/Spaltenadresse zwei Datenbits in jeweils einer Speicherzelle mit einem Auswahltransistor T und einer Speicherkapazität C abgelegt. Da sowohl die Spaltenauswahlleitung CSL1 als auch die Spaltenauswahlleitung CSL2 bei der Spaltenadresse A aktiviert wird, können die beiden zur Spaltenadresse A gehörenden Bits A1 und A2 an verschiedenen Stellen im Chip abgelegt werden. Das gleiche gilt für die beiden zur Spaltenadresse B gehörenden Bits B1 und B2. Somit können, wie in 2 illustriert, die jeweils ersten Bits zur Spaltenadresse A und B nahe an dem ersten Anschlußpad 15 angeordnet werden, und die zweiten Bits zur Spaltenadresse A und B nahe am zweiten Anschlußpad 25. Insgesamt werden somit gegenüber der herkömmlichen Gestaltung angeglichene und kürzere Signalwege und Signallaufzeiten erreicht.
  • 3 zeigt einen Ausschnitt aus einem Speicherzellenfeld eines integrierten Speichers, bei dem mehrere Datenbits pro Zeilen-/Spaltenadresse abgelegt sind. Durch ein Aktivieren der Zeilenleitung WL werden vier Auswahltransistoren geöffnet, die gespeicherten Ladungen fließen auf die Spaltenleitungen zu den Schreib-Lese-Verstärkern SA0 bis SA3. Wird nun die Spalte durch die Spaltenauswahlleitung CSL aktiviert, werden die lokalen Schreib-Lese-Verstärker SA0 bis SA3 geöffnet, und die verstärkten Ladungen fließen auf zweite Schreib-Lese-Verstärker SSAO bis SSA3. An anderen Stellen im Zellenfeld können weitere, zur selben Spaltenadresse gehörende Teilgruppen von Speicherzellen angeordnet sein, so daß insgesamt beispielsweise 16 Datenbits zu einer Zeilen-/ Spaltenadresse gehören, die in Teilgruppen von 4 Speicherzellen auf 4 Speicherbänke verteilt sind.
  • Das Layout eines integrierten Speichers nach der Erfindung ist in 4 gezeigt. Dort sind unter einer Zeilen-/ Spaltenadresse 32 Datenbits abgelegt, die nach der Erfindung in vier Teilgruppen zu jeweils 8 Bit aufgeteilt sind. Dies spiegelt sich in 4 durch die Anordnung der Anschlußpads 35 wieder, die in vier Gruppen zu jeweils 8 Anschlußpads organisiert sind.
  • Im folgenden soll nur die Teilgruppe des linken oberen Viertels des integrierten Speichers näher betrachtet werden. Die anderen Bereiche sind analog dazu aufgebaut. Die vier mit 30- 0, 30-1, 30-2 und 30-3 bezeichneten Blöcke bilden zusammen eine Speicherbank. In jedem der Blöcke sind 8 Bit des 32 Bit breiten, zu einer Zeilen-/Spaltenadresse gehörenden Datenwortes abgelegt. Dabei sind die Bits 0 bis 7 in Block 30-0, die Bits 8 bis 15 in Block 30-1, die Bits 16 bis 23 in Block 30-2 und die Bits 24 bis 31 in Block 30-3 abgelegt. Nach Anlegen einer Spaltenadresse werden in dieser Ausführungsform Spaltenauswahlleitungen in allen 4 Blöcken aktiviert, und die in jedem Block gespeicherten zu dieser Spaltenadresse gehörenden 8 Bits auf die entsprechenden Anschlußpads getrieben.
  • Durch die Aufteilung der 32 Bits in vier Gruppen zu 8 Bits, die jeweils nahe an den zugehörigen Anschlußpads angeordnet sind, läßt sich eine deutliche Angleichung und Verkürzung der Signalwege und der Signallaufzeit erreichen. Im Block 30-0 werden nach Aktivierung einer Spaltenauswahlleitung, wie im Zusammenhang mit 3 erläutert, die zu den 8 Bits gehörenden 8 lokalen Schreib-Lese-Verstärker geöffnet, wodurch die gespeicherten Datenbits auf die weiteren Schreib-Lese-Verstärker SSAO bis SSA7 gelangen. Von dort werden die Datenbits auf den Schreib-Lesebus 36 getrieben, der sie an die entsprechenden Anschlußpads führt.
  • Insgesamt bietet die Erfindung die Möglichkeit, Laufzeiten und Leitungslängen auf Speicherchips anzugleichen und zu verkleinern, indem die zu einer Zeilen-/Spaltenadresse gehörenden Datenbits nahe an den jeweiligen I/O Schaltungen gespeichert werden. Dazu ist es notwendig, die zu einem Datenwort gehörenden Datenbits nicht alle am selben Ort zu speichern, sondern auf verschiedene Stellen des Speicherzellenfeldes zu verteilen. Dies wird erreicht, indem die feste Zuordnung von Spaltenauswahlleitung und Spaltenadresse aufgegeben wird und mehrere Spaltenadressen einer Spaltenauswahlleitung zugeordnet werden.

Claims (10)

  1. Integrierter Speicher – mit einem Speicherzellenfeld (2), das Zeilenleitungen (WL) zur Auswahl von Speicherzellen (MC) und Spaltenleitungen (BL) zum Lesen oder Schreiben von Datensignalen über zugeordnete Schreib-Lese-Verstärker (11,12,21,22; SAO-SA3) und Spaltenauswahlleitungen (CSLl,CSL2; CSL) zum Aktivieren der Schreib-Lese-Verstärker (11,12,21,22; SAO-SA3) aufweist, wobei jeweils eine Gruppe von Speicherzellen (MC) einer vorbestimmten Anzahl zu einer Zeilen- und Spaltenadresse gehört, – mit einer der vorbestimmten Anzahl entsprechenden Mehrzahl von Anschlußpads (5; 15,25; 35) zur Ein- und Ausgabe der in den Speicherzellen (MC) gespeicherten Datensignale, wobei jede Speicherzelle einer Gruppe von Speicherzellen einem der Anschlußpads (5; 15,25; 35) zugeordnet ist, und – mit einer Steuerschaltung (7) zur Steuerung eines Speicherzugriffs auf die Speicherzellen, die derart ausgebildet und betreibbar ist, daß sie mit einer Spaltenadresse zumindest zwei verschiedene Spaltenauswahlleitungen (CSL1,CSL2) aktiviert und eine der Spaltenauswahlleitungen bei zwei oder mehreren Spaltenadressen aktiviert:
  2. Integrierter Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die mit einer Spaltenadresse aktivierten Spaltenauswahlleitungen (CSLl,CSL2) relativ zu den Anschlußpads (15,25) so angeordnet sind, daß im wesentlichen eine gleiche Signallaufzeit zwischen den jeweiligen Speicherzellen der Gruppe von Speicherzellen und dem jeweils zugeordneten Anschlußpad (15,25) erreicht ist.
  3. Integrierter Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Speicherzellenfeld in Speicherbänken (30-0,30-1,30-2,30- 3) organisiert ist, und daß die verschiedene Spaltenauswahlleitungen, die mit einer Spaltenadresse aktiviert werden, in verschiedenen Speicherbänken (30-0,30-1,30-2,30-3) angeordnet sind.
  4. Integrierter Speicher nach einem der vorigen Ansprüche, dadurch gekennzeichnet, daß die Datensignale aus einer Gruppe von Speicherzellen über einen Schreib-Lese-Bus (6; 36) zu den zugeordneten Anschlußpads (5; 35) geführt werden.
  5. Integrierter Speicher nach einem der vorigen Ansprüche, dadurch gekennzeichnet, daß die vorbestimmte Anzahl der Speicherzellen in einer Gruppe von Speicherzellen 2, 4, 8, 16, 32 oder 64 beträgt.
  6. Verfahren zum Betrieb eines integrierten Speichers nach einem der vorigen Ansprüche, bei dem – ein Speicherzugriff auf eine Gruppe von Speicherzellen durch Angabe einer Zeilen- und Spaltenadresse erfolgt, – eine der Zeilenadresse entsprechende Zeilenleitung geöffnet wird, – für jede Spaltenadresse zumindest zwei verschiedene Spaltenauswahlleitungen aktiviert werden, und – die gelesene Datensignale über die Schreib-Lese-Verstärker jeweils auf die zugeordneten Anschlußpads getrieben werden.
  7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß bei einem Lesezugriff eine der vorbestimmten Anzahl entsprechende Anzahl an Datensignalen aus dem Speicherzellenfeld gelesen wird, wozu bei einem Lesezugriff nach dem Aktivieren von zumindest zwei verschiedenen Spaltenauswahlleitungen ein Teil der Datensignale unterdrückt wird, so daß lediglich eine der vorbestimmten Anzahl entsprechende Anzahl an Datensignalen auf die Anschlußpads getrieben wird.
  8. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß bei einem Lesezugriff Datensignale gelesen werden, die zu mehreren aufeinanderfolgend auszulesenden Spaltenadressen gehören, bei einem Lesezugriff den Spaltenadressen zugeordnete Spaltenauswahlleitungen gleichzeitig aktiviert werden, und die gelesenen Datensignale in mehreren Zyklen nach Außen getrieben werden.
  9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß bei einem Lesezugriff Datensignale gelesen werden, die zu zwei oder vier aufeinanderfolgend auszulesenden Spaltenadressen gehören, bei einem Lesezugriff zwei oder vier den Spaltenadressen zugeordnete Spaltenauswahlleitungen gleichzeitig aktiviert werden, und die gelesenen Datensignale in zwei oder vier Zyklen nach Außen getrieben werden.
  10. Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß dem integrierten Speicher bei einem Schreibzugriff in mehreren Zyklen jeweils Gruppen von Datensignalen übergeben werden, und die Gruppen von Datensignalen nach Durchlaufen der Zyklen gleichzeitig in die Speicherzellen des Zellenfeldes geschrieben werden.
DE10154066A 2001-11-02 2001-11-02 Integrierter Speicher und Verfahren zum Betrieb eines integrierten Speichers Expired - Fee Related DE10154066B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE10154066A DE10154066B4 (de) 2001-11-02 2001-11-02 Integrierter Speicher und Verfahren zum Betrieb eines integrierten Speichers
US10/287,501 US6882554B2 (en) 2001-11-02 2002-11-04 Integrated memory, and a method of operating an integrated memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10154066A DE10154066B4 (de) 2001-11-02 2001-11-02 Integrierter Speicher und Verfahren zum Betrieb eines integrierten Speichers

Publications (2)

Publication Number Publication Date
DE10154066A1 DE10154066A1 (de) 2003-05-22
DE10154066B4 true DE10154066B4 (de) 2004-02-12

Family

ID=7704529

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10154066A Expired - Fee Related DE10154066B4 (de) 2001-11-02 2001-11-02 Integrierter Speicher und Verfahren zum Betrieb eines integrierten Speichers

Country Status (2)

Country Link
US (1) US6882554B2 (de)
DE (1) DE10154066B4 (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7046560B2 (en) 2004-09-02 2006-05-16 Micron Technology, Inc. Reduction of fusible links and associated circuitry on memory dies
US9355732B2 (en) * 2014-10-01 2016-05-31 Sandisk Technologies Inc. Latch initialization for a data storage device
KR20170052712A (ko) * 2015-11-03 2017-05-15 에스케이하이닉스 주식회사 반도체 장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3103575B2 (ja) * 1989-05-26 2000-10-30 松下電器産業株式会社 半導体記憶装置
KR0145771B1 (ko) * 1994-06-04 1998-11-02 김광호 반도체메모리장치 및 그 컬럼게이팅방법
JP2940457B2 (ja) * 1996-01-23 1999-08-25 日本電気株式会社 半導体メモリ
KR100311038B1 (ko) * 1998-09-17 2001-12-17 윤종용 칼럼선택속도가개선된칼럼선택라인구동회로와이를구비한메모리장치및그들의구동방법
JP4266254B2 (ja) * 1999-07-19 2009-05-20 株式会社ルネサステクノロジ 半導体記憶装置
US20010026498A1 (en) * 2000-04-04 2001-10-04 Stefan Dietrich Memory configuration having a circuit for determining the activated memory array

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Itoh et al.: Limitations and Challenges of Multigigabit DRAM Chip Design, In: IEEE Journal of Solid-State Circuits, Vol. 32, No. 5, Mai 1997, S. 624-634 *

Also Published As

Publication number Publication date
US20030107910A1 (en) 2003-06-12
US6882554B2 (en) 2005-04-19
DE10154066A1 (de) 2003-05-22

Similar Documents

Publication Publication Date Title
DE69535672T2 (de) Synchrone NAND DRAM Architektur
DE69828564T2 (de) Kombinierter nichtflüchtiger programm-/datenspeicher für gleichzeitiges lesen von programmen und schreiben von daten
DE102006001492B4 (de) Halbleiterspeicheranordnung und Verfahren zum Betreiben einer Halbleiterspeicheranordnung
DE4222273C2 (de) Zweikanalspeicher und Verfahren zur Datenübertragung in einem solchen
DE102007036989B4 (de) Verfahren zum Betrieb einer Speichervorrichtung, Speichereinrichtung und Speichervorrichtung
DE102004027121B4 (de) Ein Mehrfachbankchip, der mit einer Steuerung kompatibel ist, die für eine geringere Anzahl von Banken entworfen ist, und ein Verfahren zum Betreiben
DE102006001857A1 (de) Verbesserter DDR-II-DRAM Datenweg
DE102005037072A1 (de) Dynamische Anpassung von Signalpfad und Referenzpfad zur Messung
DE19639972B4 (de) Hochgeschwindigkeitstestschaltkreis für eine Halbleiterspeichervorrichtung
DE3916784A1 (de) Dynamische halbleiterspeichereinrichtung
DE112020006398T5 (de) Geräte, systeme und verfahren zur fehlerkorrektur
DE10228561A1 (de) Halbleiterspeichervorrichtung, die eine hochdichte Struktur oder eine hohe Leistung ermöglicht
DE3939337A1 (de) Halbleiterspeichereinrichtung mit einer mehrzahl von speicherfeldern mit verbessertem peripherem schaltkreisbereich und verbesserter verbindungsanordnung
DE10302346A1 (de) Halbleiterspeicherbaustein mit aufgeteiltem Speicherzellenfeld
DE102007001421A1 (de) Speicherdatenbusstruktur und Verfahren zum Übertragen von Informationen mit mehreren Speicherbänken
DE102007013317A1 (de) Paralleles Lesen für Eingangskomprimierungsmodus
DE69838660T2 (de) Integrierte Halbleiterschaltungsvorrichtung
DE19756929A1 (de) Zellenarray und Leseverstärkerstruktur mit verbesserten Rauscheigenschaften und verringerter Größe
DE10227806B4 (de) Halbleiterspeichereinrichtung mit Hochgeschwindigkeitsbetrieb und Verfahren zum Verwenden und Entwerfen derselben
DE19618781B4 (de) Halbleiterspeichervorrichtung mit hierarchischer Spaltenauswahlleitungsstruktur
DE10020554B4 (de) Halbleiterspeicherbauelement mit Spaltenauswahlschaltung und Aufbauverfahren hierfür
DE102007036990B4 (de) Verfahren zum Betrieb einer Speichervorrichtung, Speichereinrichtung und Speichervorrichtung
DE10154066B4 (de) Integrierter Speicher und Verfahren zum Betrieb eines integrierten Speichers
DE10261328B4 (de) Kompensation überkreuzter Bitleitungen in DRAMs mit Redundanz
DE10238583A1 (de) Halbleiterspeichervorrichtung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee