DE102005037072A1 - Dynamische Anpassung von Signalpfad und Referenzpfad zur Messung - Google Patents

Dynamische Anpassung von Signalpfad und Referenzpfad zur Messung Download PDF

Info

Publication number
DE102005037072A1
DE102005037072A1 DE102005037072A DE102005037072A DE102005037072A1 DE 102005037072 A1 DE102005037072 A1 DE 102005037072A1 DE 102005037072 A DE102005037072 A DE 102005037072A DE 102005037072 A DE102005037072 A DE 102005037072A DE 102005037072 A1 DE102005037072 A1 DE 102005037072A1
Authority
DE
Germany
Prior art keywords
global
bit line
cell
bitline
cells
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102005037072A
Other languages
English (en)
Inventor
Yoram Betser
Eduardo Maayan
Yair Sofer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Spansion Israel Ltd
Original Assignee
Spansion Israel Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Spansion Israel Ltd filed Critical Spansion Israel Ltd
Publication of DE102005037072A1 publication Critical patent/DE102005037072A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0491—Virtual ground arrays

Landscapes

  • Read Only Memory (AREA)

Abstract

Ein Verfahren zum Betreiben einer nichtflüchtigen Speicherzellenvorrichtung, wobei das Verfahren aufweist: DOLLAR A Bereitstellung einer anordnung von Speicheranordnungszellen, die mit Wortleitungen und lokalen Bitleitungen verbunden sind, wobei die lokalen bitleitungen über Auswahltransistoren mit globalen Bitleitungen verbunden sind, wobei die Anordnung in isolierte Sektoren unterteilt ist, DOLLAR A Bereitstellung eines Meßverstärkers, der betreibbar ist, um die Speicheranordnungszellen über einen Meßpfad zu messen, der mindestens eine der lokalen Bitleitungen, mindestens einen der Auswahltransistoren, mindestens eine zugegriffene globale Bitleitung und einen YMUX aufweist, DOLLAR A Bereitstellung einer Referenzzelle, die in einer Referenz-Minianordnung angeordnet ist, wobei die Referenzzelle mit dem YMUX verbunden ist und über einen anderen Meßpfad mit dem Meßverstärker verbunden ist; DOLLAR A Ansteuerung sowohl der Speicheranordnungszellen als auch der Referenzzellen mit einer gemeinsamen Bitleitungsansteuerung (BL-Ansteuerung), die mit den Speicheranordnungszellen und den Referenzzellen über den YMUX durch zugegriffene globale Bitleitungen verbunden ist, und DOLLAR A Anpassung des Meßpfads der Speicherzellenanordnung und des Meßpfads der Referenzzelle zum Meßverstärker unter Verwendung einer nichtzugegriffenen globalen Bitleitung in dem Meßpfad zwischen der Referenzzelle und dem Meßverstärker. DOLLAR A Die nichtzugegriffene globale Bitleitung kann dynamisch als die globale Bitleitung gewählt werden, die ...

Description

  • Die vorliegende Erfindung betrifft allgemein AC-Meßschemata, die für Speichersysteme, beispielsweise Flashspeicher, verwendet werden, und insbesondere ein Verfahren zur dynamischen Anpassung des Referenzsignalpfads und des gemessenen Zellpfads ohne irgendeinen Flächenabzug durch Verwendung eines nicht zugegriffenen Pfads in der Anordnung.
  • Das Lesen der Inhalte von Speicherzellen weist allgemein eine Messung des Stroms oder der Spannung der Zelle auf. Für Speicherzellenanordnungen, beispielsweise Flash- oder andere nichtflüchtige Speicher, sind viele Arten von Meßschemata auf dem Fachgebiet bekannt. Ein Typ eines Meßschemas weist ein Vergleichen der gemessenen Zelle mit einer Referenzzelle auf.
  • Es wird nun Bezug genommen auf 1, die ein Beispiel eines AC-Anpassungsschema vom Stand der Technik zwischen einer gemessenen Anordnungszelle und einer Referenzzelle zeigt.
  • Wie auf dem Fachgebiet bekannt ist, kann eine typische Speicherzellenanordnung (z.B. virtuelle Erdung) 10, beispielsweise eine nichtflüchtige Speicherzellenanordnung (NVM), mehrere Speicherzellen 12 aufweisen, die mit Wortleitungen und mit lokalen Bitleitungen 16 verbunden sind. Die lokalen Bitleitungen 16 können über Auswahltransistoren 20 mit globalen Bitleitungen (GBLs) 18 verbunden sein. Die Anordnung 10 kann beispielsweise mittels Isolationszonen in einen oder mehrere Sektoren 22 unterteilt sein. Die isolierten Abschnitte 22 können in Richtung der Bitleitung durch die Auswahltransistoren 20 segmentiert sein und die Auswahltransistoren 20 können in unterschiedlichen Gebieten der Anordnung 10 angeordnet sein. Diese Segmentierung erzeugt isolierte physikalische Sektoren. Mehr als ein einziger physikalischer Sektor kann/können sich gemeinsame globale Bitleitungen 18 teilen. Speicherzellen 12 in physikalischen Sektoren, die sich die gleichen globalen Bitleitun gen 18 miteinander teilen, können sich aufgrund der isolierenden Auswahltransistoren 20 nicht gegenseitig beeinflussen.
  • Eine Bitleitungsansteuerung (BL-Ansteuerung) 24 steuert die Drainseite der gemessenen Zelle 12 an. Die BL-Ansteuerung 24 ist mit der gemessenen Zelle 12 über einen YMUX (Y-Multiplexer) 26 über einen Ansteuerungspfad verbunden, der eine der GBLs 18, einen der Auswahltransistoren 20 und eine der lokalen Bitleitungen 16 aufweist, die in diesem Fall als eine Draindiffusion-Bitleitung (DBL) dient. Die Verbindungsleitung, mit welcher der Auswahltransistor 20 verbunden ist, wird als Auswahlleitung 14 bezeichnet (in 1 als Auswahlleitung SEL [8:0] bezeichnet) und die Verbindungsleitung in dem YMUX 26 wird als BS-Leitung bezeichnet.
  • Ein Meßverstärker 28 mißt die Sourceseite der gemessenen Zelle 12. Der Pfad von der Source der gemessenen Zelle 12 zum Meßverstärker 28 ist durch eine der lokalen Bitleitungen 16, die in diesem Fall als eine Sourcediffusion-Bitleitung dient, einen der Auswahltransistoren 20, eine der GBLs 18 und den YMUX 26.
  • Eine Referenzzelle 30 wird für den Meßverstärker 28 verwendet. Die Referenzzelle 30 ist in einer Referenz-Minianordnung 32 angeordnet. Um den Pfad der Referenzzelle 30 an denjenigen der gemessenen Zelle 12 anzupassen, wird eine angepaßte Referenz-BL-Ansteuerung (REF-BL-Ansteuerung) 34 in Kombination mit einem Referenz-YMUX (REF-YMUX) 36, Referenz-Auswahltransistoren 38 (auch als Ref-Auswahltransistoren bezeichnet) und angepaßten Referenz-DBLs (REF-DBL) 40 verwendet. Da (aufgrund sowohl von GND und Kopplungskapazität) der größte Teil der Kapazität des Anordnungszellpfads die GBL-Kapazität ist, werden Referenz-GBLs (REF-GBLs) 42 verwendet, um die Sourceseite und die Drainseite des Referenzpfads aufzuladen. Die Verbindungsleitung, mit welcher der Ref-Auswahltransistor 38 verbunden ist, wird als REF_SEL-Leitung bezeichnet, und die Verbindungsleitung in dem YMUX 36 wird als REF_BS-Leitung bezeichnet.
  • Ein solches Referenzschema ist beschrieben in dem US-Patent 6 535 434 von Maayan, Sofer, Eliyahu und Eitan, das dem gleichen Zessionar der vorliegenden Anmeldung abgetreten ist und deren Offenbarung durch Referenz hierin aufgenommen ist. Kurz gesagt, beschreibt das US-Patent 6 535 434 eine Architektur und ein Verfahren zum Implementieren einer nichtgetakteten Operation an einer Anordnungszelle, wobei eine Referenzeinheit bereitgestellt ist, um die Antwort der Anordnungszelle während einer gewünschten Operation (z.B. Lesen, Programmverifizierung, Löschverifizierung oder andere Typen von Leseoperationen) zu emulieren. Die Architektur und das Verfahren erlauben relativ rauschfreie Anordnungszellenabfragen nahe an Massespannungspegeln.
  • Die Leseoperation erfolgt mittels Auswählen der entsprechenden BS- und SEL-Leitungen, die die Drainseite der Anordnungszelle 12 mit der BL-Ansteuerung 24 (am Knoten BL_D) verbinden, und mittels Aktivieren der entsprechenden BS- und SEL-Leitungen, die die Sourceseite der Anordnungszelle 12 mit dem Meßverstärker 28 (am Knoten BL_S) verbinden. Außerdem wird die gleiche Prozedur für die Referenzzelle 30 angewendet, d.h. Aktivieren der entsprechenden REF_SEL- und REF_BS-Leitungen, um Drainspannung von der REF_BL-Ansteuerung 34 aus (am Knoten REF_BL_D) zuzuführen, und Verbinden der Sourceseite der Referenzzelle 30 mit dem Meßverstärker 28 (am Knoten BL_REF). Sobald alle Knoten stabilisiert sind, beginnt die Meßperiode durch Schwebenlassen der Meßverstärkereingänge (SA-Eingänge). Dies führt zur Aufladung der SA-Eingänge durch die Anordnungszelle 12 bzw. die Referenzzelle 30.
  • Es wird nun Bezug genommen auf 2, die die Signale zeigt, die an den Eingängen des SA 28 mit einem 1C:1C Aufladung-Kapazitäts-Verhältnis-Anpassungsschema erzeugt werden. "1C:1C Aufladung-Kapazitäts-Verhältnis-Anpassung" bedeutet, daß die Kapazität für den gemessenen Zellpfad und die Kapazität für den Referenzsignalpfad vollständig angepaßt sind. Zeit T1 repräsentiert die Stabilisierungszeit der verschiedenen Knoten. Zwischen den Zeitpunkten T1 und T2 werden von der Anordnungszelle 12 bzw. der Referenzzelle 30 die Signale BL_S und BL_REF erzeugt, wobei die gesamte Pfadkapazität aufgeladen wird. Der Unterschied zwischen dem Signal BL_S und BL_REF hängt nur von dem unterschiedlichen Programmierpegel der Zellen 12 und 30 ab.
  • Die Referenzzelle 30 ist so programmiert, daß ihr Strompegel zwischen einer programmierten Anordnungszelle und einer gelöschten Anordnungszelle sein würde. Zwischen den Zeitpunkten T2 und T3 wird eine Entscheidungsschaltung verwendet, um ein Logikausgangssignal bereitzustellen, das das Analogausgangssignal des SA 28 beschreibt.
  • In dem oben beschrieben Meßschema wird die Anpassung zwischen dem Referenzpfad und dem gemessenen Zellpfad durch Kopieren des gemessenen Zellpfads auf den Referenzpfad aufrechterhalten. Dies hat den Nachteil, die Leistungsdissipation während der Meßzeit zu multiplizieren und hat einen großen Flächenabzug. Insbesondere in dem gezeigten Beispiel von 1 ist die Flächenstrafe zwei GBLs 18 pro Meßverstärker 28 und der Leistungsabzug bzw. die Leistungsstrafe ist auf die Notwendigkeit zurückzuführen, zwei Drainseiten-GB1s für jede Lesesequenz anzusteuern.
    •
  • Die vorliegende Erfindung versucht, AC-Meßschemata bereitzustellen, die für Speichersysteme, beispielsweise, aber nicht einschränkend, Flashspeicher, verwendet werden. Wie weiter unten detaillierter beschrieben ist, versucht die vorliegende Erfindung, durch Verwendung eines nicht zugegriffenen Pfads in der Anordnung eine dynamische Anpassung des Referenzsignalpfads und des gemessenen Zellpfads ohne Flächenabzug bzw. -strafe bereitzustellen. Anstatt für die Anpassung zum Beispiel vorgesehene REF_GBLs zu verwenden, kann für die quellenseitige Anpassung eine ungenutzte GBL aus der Anordnung verwendet werden. Ferner kann die Drainseite-GBL, die für die Anordnungszelle bereits verwendet wird, auch für die Referenzzelle verwendet werden.
  • Somit wird gemäß einer Ausführungsform der vorliegenden Erfindung ein Verfahren zum Betreiben einer nichtflüchtigen Speicherzellenvorrichtung bereitgestellt, wobei das Verfahren aufweist: Bereitstellung einer Anordnung von Speicheranordnungszellen, die mit Wortleitungen und lokalen Bitleitungen verbunden sind, wobei die lokalen Bitleitungen über Auswahltransistoren mit globalen Bitleitungen verbunden sind, wobei die Anordnung in isolierte Sektoren unterteilt ist, Bereitstellen eines Meßverstärkers, der betreibbar ist, um über einen Meßpfad, der mindestens eine der lokalen Bitleitungen, mindestens einen der Auswahltransistoren, mindestens eine zugegriffene globale Bitleitung und einen YMUX aufweist, die Speicheranordnungszellen zu messen, Bereitstellung einer Referenzzelle, die in einer Referenz-Minianordnung angeordnet ist, wobei die Referenzzelle mit dem YMUX verbunden ist und über einen anderen Meßpfad mit dem Meßverstärker verbunden ist, Ansteuerung sowohl der Speicheranordnungszellen als auch der Referenzzellen mit einer gemeinsamen Bitleitungsansteuerung (BL-Ansteuerung), die mit den Speicheranordnungszellen und den Referenzzellen über den YMUX durch globale Bitleitungen verbunden ist, und Anpassung des Meßpfads der Speicheranordnungszelle und des Meßpfads der Referenzzelle zum Meßverstärker mittels Verwendung einer nichtzugegriffenen globalen Bitleitung in dem Meßpfad zwischen der Referenzzelle und dem Meßverstärker. Die nichtzugegriffene globale Bitleitung kann dynamisch gewählt werden als die globale Bitleitung, die der globalen Bitleitung benachbart ist, die zur Ansteuerung sowohl der Drains der Anordnungs- als auch der Referenzzellen verwendet wird.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung weist das Verfahren ferner auf: Anpassung eines Kopplungssignals zwischen den Ableit- bzw. Drain- und Quellen- bzw. Sourceseiten der Speicheranordnungszelle und der Referenzzelle unter Verwendung einer benachbarten, nichtzugegriffenen globalen Bitleitung als die globale Referenzbitleitung. Die Kapazitanzen bzw. Kapazitäten des Meßpfads der Speicheranordnungszelle und des Meßpfads der Referenzzelle können vollständig 1C:1C angepaßt werden.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung weist die Messung außerdem eine Sourceseitemessung auf, wobei der Meßverstärker die Sourceseiten der Speicheranordnungszellen mißt, wobei die zugegriffene globale Bitleitung als eine globale Sourcebitleitung dient, und wobei die gemeinsame Bitleitungsansteuerung über die zugegriffenen Bitleitungen (BL), die als globale Drainbitleitungen dienen, Drainseiten der Speicheranordnungszellen und der Referenzzellen ansteuert.
    •
  • Gemäß einer Ausführungsform der vorliegenden Erfindung weist die Messung eines Bit einer der Speicheranordnungszellen außerdem noch auf: Verwendung der lokalen Bitleitung, mit welcher eine erste Seite der Speicheranordnungszelle verbunden ist, als die lokale Drainbitleitung, und der lokalen Bitleitung, mit welcher eine zweite Seite der Speicheranordnungszelle verbunden ist, als die lokale Sourcebitleitung, Verbinden der lokalen Drainbitleitung über einen der Auswahltransistoren mit einer globalen Bitleitung, wobei diese globale Bitleitung zur globalen Drainbitleitung wird, und Verbinden der lokalen Sourcebitleitung über einen anderen der Auswahltransistoren mit einer anderen globalen Bitleitung, wobei diese globale Bitleitung zur globalen Sourcebitleitung wird, Verbinden der globalen Drainbitleitung über einen Ref-Auswahltransistor mit einer Referenz-Drainbitleitung, wobei die Drainseite der Referenzzelle der Referenz-Minianordnung mit der Referenz-Drainbitleitung verbunden wird, Verbinden einer anderen globalen Bitleitung, die auf der Seite, die der globalen Sourcebitleitung gegenüberliegt, der globalen Drainbitleitung benachbart ist, über einen anderen Ref-Auswahltransistor mit einer Referenz-Sourcebitleitung, wobei die Sourceseite der Referenzzelle der Referenz-Minianordnung mit der Referenz-Sourcebitleitung verbunden wird, und Sperren der globalen Bitleitung, die mit der Referenz-Sourcebitleitung verbunden ist, mit der Anordnung der Speicheranordnungszellen verbunden zu werden.
  • Die vorliegende Erfindung wird aus der folgenden detaillierten Beschreibung zusammen mit den Zeichnungen, die bevorzugte Ausführungsformen zeigen, ausführlicher zu verstehen und zu beurteilen sein.
  • 1 ist ein vereinfachtes schematisches Blockdiagramm eines Meßschemas vom Stand der Technik mit dafür vorgesehenen globalen Bitleitungen (GBLs) zum Anpassen eines Referenzpfads an einen Anordnungspfad, der an einen Meßverstärker angeschlossen ist. Anordnungssektoren, YMUX und BL-Ansteuerung sind für die Anordnung und die Minianordnung gezeigt, Ref-YMUX und REF-BL-Ansteuerung sind für die Referenz gezeigt.
  • 2 ist ein vereinfachter Graph von Wellenformen von Meßverstärker-Eingangssignalen vom Stand der Technik, der gelöschte und programmierte Zellen im Vergleich zu einer Referenzzelle zeigt. Für eine 1C:1C Anpassung ist die Differenz im Zellenstrom zu einer Differenz im Spannungspegel umgewandelt.
  • 3 ist ein vereinfachtes schematisches Blockdiagramm eines Meßschemas zum Anpassen eines Referenzpfads an einen Anordnungspfad, der an einen Meßverstärker angeschlossen ist, gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 4 ist eine vereinfachte schematische Darstellung der Anordnung gemäß einer Ausführungsform der vorliegenden Erfindung und zeigt eine detaillierte Verbindung eines ungeradzahligen Sektors, seiner globalen Bitleitungen und zweier benachbarter globaler Bitleitungen (von geradzahligen Sektoren) mit dem YMUX.
  • 5 ist eine vereinfachte schematische Darstellung der Referenz-Minianordnung gemäß einer Ausführungsform der vorliegenden Erfindung und zeigt eine detaillierte Verbindung der Referenz-Minianordnung mit den globalen Bitleitungen.
  • Es wird nun Bezug genommen auf 3, 4 und 5, die ein Meßschema zum Anpassen eines Referenzpfads an einen Anordnungspfad, der an einen Meßverstärker angeschlossen ist, gemäß einer Ausführungsform der vorliegenden Erfindung zeigen.
  • Eine nichtflüchtige Speicherzellenanordnung 50 ist gezeigt, die mehrere Speicherzellen 52 aufweisen kann, die mit Wortleitungen 54 und lokalen Bitleitungen 56 verbunden sind (4). Die lokalen Bitleitungen 56 sind in den Zeichnungen mit der Nomenklatur DBL bezeichnet. Die Wortleitungen 54 sind in den Zeichnungen mit der Nomenklatur WL bezeichnet. Die lokalen Bitleitungen 56 können über Auswahltransistoren 60 (sel_top und sel_bot in 4) mit GBLs 58 verbunden sein. Die Anordnung 50 kann beispielsweise mittels Isolationszonen in Sektoren oder Abschnitte unterteilt sein.
  • Eine BL-Ansteuerung 64 (3) kann die Drainseite der gemessenen Speicherzelle 52 ansteuern. Die BL-Ansteuerung 64 kann über einen YMUX 66 über einen Ansteuerungspfad, der eine der GBLs 58, einen der Auswahltransistoren 60 und eine der lokalen Bitleitungen 56 aufweist, mit der gemessenen Zelle 52 verbunden werden. Die Verbindungsleitung, mit welcher die gemessene Zelle 52 verbunden ist, wird als die Auswahlleitung (SEL-Leitung) 65 bezeichnet und die Verbindungsleitung in dem YMUX 66 wird als BS-Leitung 67 (4) bezeichnet, mit welcher YMUX-Transistoren 69 (in 4 mit bs0, bs1 usw. bezeichnet) verbunden sind.
  • Ein Meßverstärker 68 (3) kann die Quellen bzw. Sourceseite der gemessenen Zelle 52 messen. Der Pfad von der Source der gemessenen Zelle 52 zum Meßverstärker 68 kann durch eine der lokalen Bitleitungen 56, einen der Auswahltransistoren 60, eine der GBLs 58 und den YMUX 66 sein.
  • Es wird nun zusätzlich auf 5 Bezug genommen. Eine Referenzzelle 70 kann für den Meßverstärker 68 verwendet werden. Die Referenzzelle 70 kann in einer Referenz-Minianordnung 72 angeordnet sein, die Wortleitungen 71 und Bitleitungen 73 aufweisen kann. Anders als im Stand der Technik erübrigt die vorliegende Erfindung die Notwendigkeit für eine separate Referenz-Bitleitungsansteuerung und einen separaten Referenz-YMUX. Stattdessen kann die Referenz-Minianordnung 72 über eine Verbindungsleitung 74, als sel_ref_bot bezeichnet, und Referenz-Auswahltransistoren 76 (ref_bot) mit dem gleichen YMUX 66 verbunden sein. Die Referenz-Minianordnung 72 kann über Referenz-Auswahltransistoren 76 und 78, die jeweils von Referenz-Auswahlleitungen 74 und 77 ausgewählt werden, mit den globalen Bitleitungen der Anordnung 50 verbunden werden. Die Referenz-Auswahlleitung 74 wird auch als sel_ref_bot bezeichnet und die Referenz-Auswahlleitung 77 wird auch als sel_ref_top bezeichnet. Die gleiche Bitleitungsansteuerung 64 kann verwendet werden, um die Bitleitungen für sowohl die Anordnungszellen 52 als auch die Referenzzellen 70 anzusteuern.
  • Zur leichteren Erklärung können die Anordnungssektoren in erste und zweite Sektoren, als geradzahlige und ungeradzahlige Sektoren 62 bzw. 63 bezeichnet, unterteilt werden. Im Gegensatz zum Stand der Technik haben geradzahlige und ungeradzahlige Sektoren 62 und 63 separate geradzahlige und ungeradzahlige Auswahlleitungen 65. Somit ist die Anzahl der Auswahlleitungen 65 verdoppelt, wodurch ein separater Zugriff auf die geradzah ligen und ungeradzahligen Sektoren 62 und 63 bereitgestellt ist.
  • Wie im Stand der Technik kann von dem YMUX 66 jede der globalen Bitleitungen 58 als eine Drain- oder Sourceseite für die Anordnungszelle 52 gewählt werden. Zusätzlich können durch die Referenz-Auswahltransistoren 76 und 78 jede der globalen Bitleitungen 58 des Meßverstärkers 68 plus zwei benachbarte globale Bitleitungen aus einem benachbarten Meßverstärker ebenfalls mit der Referenz-Minianordnung 72 verbunden werden. Der YMUX 66 kann die Anordnungszellen 52 und die Referenzzelle 70 unter Verwendung von Knoten BL_S bzw. BL_REF mit dem Meßverstärker 68 verbinden. Zusätzlich kann der YMUX 66 die Bitleitungsansteuerung 64 für sowohl die Anordnungszellen 52 und die Referenzzelle 70 durch einen Knoten BL D verbunden.
  • Ein Beispiel für die Erzielung einer dynamischen 1C:1C Anpassung gemäß einer Ausführungsform der Erfindung wird nun mit besonderer Bezugnahme auf 4 erklärt, die einen der ungeradzahligen Sektoren 63 zeigt. Die Erklärung folgt für eine beispielhafte Anordnungszelle 80, in 4 mit einem Kreis markiert, die bezüglich einer beispielhaften Referenzzelle 82, in 5 mit einem Kreis markiert, gemessen wird. Die Anordnungszelle 80 und die Referenzzelle 82 sind beide Dualbitzellen mit jeweils einem rechten und einem linken Bit.
  • Die Messung des Bit an der rechten Seite bedeutet Verwendung der Bitleitung DBL [3] als die Ableit- bzw. Drainbitleitung und die Bitleitung DBL [4] als die Quellen bzw. Sourcebitleitung. Demgemäß erfordert dies ein Verbinden der Bitleitung DBL [3] mit der BL-Ansteuerung 64 über den Knoten BL D und ein Verbinden der Bitleitung DBL[4] mit dem Meßverstärker 68 über den Knoten BL_S. Dies wird erreicht durch Aktivieren der Auswahltransistoren 60, sel_top1 und sel_bot2, unter Verwendung der entsprechenden sel_odd-Leitungen 65. Die globale Bitleitung GBL[10] wird als die Drain-GBL verwendet, wohingegen die globale Bitleitung GBL[11] als die Source-GBL verwendet wird, wobei dies durch Aktivieren der YMUX-Transistoren bs4 und bs8 implementiert wird, die die globale Bitleitung GBL[10] mit dem Knoten BL_D bzw. die globale Bitleitung GBL[11] mit dem Knoten BL_S verbinden. Die globale Bitleitung GBL[10] steuert die Drainseite sowohl der Anordnungszelle 80 als auch der Referenzzelle 82 an.
  • Mit Bezug auf 5, die die Verbindung der GBLs 58 mit der Referenz-Minianordnung 72 zeigt, wird die globale Bitleitung GBL[10] mit der als Drain-REF_DBL vorgesehenen Drainbitleitung 73 verbunden, was durch Aktivieren des ref_top3 Auswahltransistors 78 implementiert wird. Um eine vollständige Anpassung aufrechtzuerhalten, wird die globale Bitleitung GBL[9] gewählt, um die globale Bitleitung zu sein, die die Sourceseite der Referenzzelle 82 auflädt (d.h. Verbinden mit der als Source-REF-DBL vorgesehenen Sourcebitleitung 73). Die globale Bitleitung GBL[9] wird gewählt, weil beide globalen Bitleitungen GBL[9] und GBL[11] Nachbarn der globalen Bitleitung GBL[10] sind. Dies stellt nicht nur eine Anpassung der Kapazität an Masse bereit, sondern stellt auch eine vollständige Anpassung der Kopplung zwischen Drain und Source der Anordnungszelle 80 und der Referenzzelle 82 bereit.
  • Die globale Bitleitung GBL[9] kann durch Aktivieren des Ref-Auswahltransistors 76 ref_bot2 ausgewählt und mit der Ref-Source-DBL verbunden werden. Die Verbindung der GBL[9] mit der Anordnung 50 muß gesperrt werden und dies kann auf einfache Weise durch die oben erwähnte Unterteilung in geradzahlige und ungeradzahlige Sektoren erreicht werden. Somit kann durch Deaktivieren der sel_even-Leitungen die Verbindung der GBL[9] mit der Anordnung 50 gesperrt werden. Schließlich kann durch Aktivieren des Transistors 69 bs0 in dem YMUX 66 die globale Bitleitung GBL[9] über den Knoten BL-REF mit dem Meßverstärker 68 verbunden werden.
  • Die Messung des linken Bit der Anordnungszelle 80 bedeutet Verwendung der Bitleitung DBL[4] als die Drainbitleitung und die Bitleitung DBL [3] als die Sourcebitleitung. Demgemäß erfordert dies ein Verbinden der Bitleitung DBL [3] mit dem Meßverstärker 68 über den Knoten BL_S und ein Verbinden der Bitleitung DBL[4] mit der BL-Ansteuerung 64 über den Knoten BL D. Dies wird erreicht durch Aktivieren der Auswahltransistoren 60, sel_top1 und sel_bot2, unter Verwendung der entsprechenden sel_odd-Leitungen 65. Die globale Bitleitung GBL[10] wird als die Source-GBL verwendet, wohingegen die globale Bitleitung GBL[11] als die Drain-GBL verwendet wird, wobei dies durch Aktivieren der YMUX-Transistoren bs7 und bs5 implementiert wird, die die globale Bitleitung GBL[11] mit dem Knoten BL_D bzw. die globale Bitleitung GBL[10] mit dem Knoten BL_S verbinden. Die globale Bitleitung GBL[11] steuert die Drainseite sowohl der Anordnungszelle 80 als auch der Referenzzelle 82 an.
  • Die globale Bitleitung GBL[11] wird mit der als Drain-REF_DBL vorgesehenen Drainbitleitung 73 verbunden, was durch Aktivieren des ref_top4 Auswahltransistors 78 implementiert wird. Um eine vollständige Anpassung aufrechtzuerhalten, wird die globale Bitleitung GBL[12] gewählt, um die globale Bitleitung zu sein, die die Sourceseite der Referenzzelle 82 auflädt (d.h. Verbinden mit der als Source-REF-DBL vorgesehenen Sourcebitleitung 73). Die globale Bitleitung GBL[12] wird gewählt, weil beide globalen Bitleitungen GBL[10] und GBL[12] Nachbarn der globalen Bitleitung GBL[11] sind.
  • Die globale Bitleitung GBL[12] kann durch Aktivieren des Ref-Auswahltransistors 76 ref_bot5 ausgewählt und mit der Ref-Source-DBL verbunden werden. Die Verbindung der GBL[12] mit der Anordnung 50 kann durch Deaktivieren der sel_even-Leitungen gesperrt werden. Schließlich kann durch Aktivieren des Transistors 69 bs9 in dem YMUX 66 die globale Bitleitung GBL[12] über den Knoten BL-REF mit dem Meßverstärker 68 verbunden werden.
  • Die an den Meßverstärkereingängen erzeugten resultierenden Signale würden die gleichen sein wie diejenigen, die in 2 für den Stand der Technik gezeigt sind. Keine Zeitstrafe oder Differenz wird erwartet.
  • Einige der Vorteile der vorliegenden Erfindung gegenüber dem Stand der Technik sind, ohne Einschränkung, vollständige Kapazitätsanpassung, Flächenreduktion und Leistungsreduktion. Wie oben beschrieben, kann die Anpassung erreicht werden durch Verwendung einer gemeinsamen Drain-Ansteuerung für die Anordnungszelle und die Referenzzelle, Anpassung der Kapazität an Masse unter Verwendung einer nichtzugegriffenen globalen Bitleitung als eine Last zur Sourceseite der Referenzzelle und/oder Anpassung des Kopplungssignals zwischen Drain und Source unter Verwendung der benachbarten, nichtzugegriffenen globalen Bitleitung als die globale Referenzbitleitung. Eine Verwendung einer nichtzugegriffenen globalen Bitleitung aus der Anordnung als die globale Referenzbitleitung kann dadurch, daß sie die Notwendigkeit für zusätzliche globale Bitleitungen erübrigt, die "Immobilien" im Chip reduzieren. Der Leistungsverbrauch kann dadurch reduziert werden, daß nur eine einzige globale Drainbitleitung für sowohl die Anordnungszelle als auch die Referenzzelle angesteuert wird, im Gegensatz zum Stand der Technik, der zwei separate globale Bitleitungen ansteuert, eine für die Anordnungszelle und eine andere für die Referenzzelle.
  • Die vorliegende Erfindung kann zusätzliche Auswahltransistoren für die Referenz-Minianordnung 72 sowie zusätzliche Dekodierung für die separaten geradzahligen und ungeradzahligen Auswahlleitungen 65 erfordern, was eine kleine Strafe im Vergleich zum Gesamtergebnis ist.
  • Fachleute werden erkennen, daß die vorliegende Erfindung nicht darauf beschränkt ist, was vorstehend im besonderen gezeigt und beschrieben worden ist. Vielmehr umfaßt der Bereich der vorliegenden Erfindung sowohl Kombinationen als auch Subkombinationen der vorstehend beschriebenen Merkmale sowie Modifikationen und Änderungen davon, die einer Fachperson beim Lesen der vorstehenden Beschreibung einfallen würden und die es im Stand der Technik nicht gibt.

Claims (7)

  1. Verfahren zum Betreiben einer nichtflüchtigen Speicherzellenvorrichtung, wobei das Verfahren aufweist: Bereitstellung einer Anordnung von Speicheranordnungszellen, die mit Wortleitungen und lokalen Bitleitungen verbunden sind, wobei die lokalen Bitleitungen über Auswahltransistoren mit globalen Bitleitungen verbunden sind, wobei die Anordnung in isolierte Sektoren unterteilt ist; Bereitstellung eines Meßverstärkers, der betreibbar ist, um die Speicheranordnungszellen über einen Meßpfad zu messen, der mindestens eine der lokalen Bitleitungen, mindestens einen der Auswahltransistoren, mindestens eine zugegriffene globale Bitleitung und einen YMUX (Y-Multiplexer) aufweist; Bereitstellung einer Referenzzelle, die in einer Referenz-Minianordnung angeordnet ist, wobei die Referenzzelle mit dem YMUX verbunden ist und über einen anderen Meßpfad mit dem Meßverstärker verbunden ist; Ansteuerung sowohl der Speicheranordnungszellen als auch der Referenzzellen mit einer gemeinsamen Bitleitungsansteuerung (BL-Ansteuerung), die mit den Speicheranordnungszellen und den Referenzzellen über den YMUX durch zugegriffene globale Bitleitungen verbunden ist; und Anpassung des Meßpfads der Speicheranordnungszelle und des Meßpfads der Referenzzelle zum Meßverstärker unter Verwendung einer nichtzugegriffenen globalen Bitleitung in dem Meßpfad zwischen der Referenzzelle und dem Meßverstärker.
  2. Verfahren nach Anspruch 1, wobei die nichtzugegriffene globale Bitleitung dynamisch als die globale Bitleitung gewählt wird, die der globalen Bitleitung benachbart ist, die zur Ansteuerung sowohl der Drains der Anordnungs- als auch der Referenzzellen verwendet wird.
  3. Verfahren nach Anspruch 1 oder 2, ferner mit Anpassung eines Kopplungssignals zwischen den Drain- und Sourceseiten der Speicheranordnungszelle und der Referenzzelle unter Verwendung einer benachbarten, nichtzugegriffenen globalen Bitleitung als die globale Referenz-Bitleitung.
  4. Verfahren nach Anspruch 3, wobei die Kapazitäten des Meßpfads der Speicheranordnungszelle und des Meßpfads der Referenzzelle vollständig angepaßt sind.
  5. Verfahren nach einem der vorstehenden Ansprüche, wobei die Messung eine Sourceseitemessung aufweist, wobei der Meßverstärker die Sourceseiten der Speicheranordnungszellen mißt, wobei die zugegriffene globale Bitleitung als eine globale Sourcebitleitung dient, und wobei die gemeinsame Bitleitungsansteuerung (BL-Ansteuerung) Drainseiten der Speicheranordnungszellen und der Referenzzellen durch zugegriffene globale Bitleitungen ansteuert, die als globale Drainbitleitungen dienen.
  6. Verfahren nach einem der vorstehenden Ansprüche, wobei die Speicheranordnungszellen und die Referenzzelle Dualbitzellen aufweisen, die jeweils ein rechtes und linkes Bit haben.
  7. Verfahren nach Anspruch 6, wobei die Messung eines Bit einer der Speicheranordnungszellen aufweist: Verwendung der lokalen Bitleitung, mit welcher eine erste Seite der Speicheranordnungszelle verbunden ist, als die lokale Drainbitleitung und der lokalen Bitleitung, mit welcher eine zweite Seite der Speicheranordnungszelle verbunden ist, als die lokale Sourcebitleitung; Verbinden der lokalen Drainbitleitung über einen der Auswahltransistoren mit einer globalen Bitleitung, wobei diese globale Bitleitung zur globalen Drainbitleitung wird, und Verbinden der lokalen Sourcebitleitung über einen anderen der Auswahltransistoren mit einer anderen globalen Bitleitung, wobei diese globale Bitleitung zur globalen Sourcebitleitung wird; Verbinden der globalen Drainbitleitung mit einer Referenz-Drainbitleitung über einen Ref-Auswahltransistor, wobei die Drainseite der Referenzzelle der Referenz-Minianordnung mit der Referenz-Drainbitleitung verbunden wird; Verbinden einer anderen globalen Bitleitung, die auf der Seite, die der globalen Sourcebitleitung gegenüberliegt, der globalen Drainbitleitung benachbart ist, mit einer Referenz- Sourcebitleitung über einen anderen Ref-Auswahltransistor, wobei die Sourceseite der Referenzzelle der Referenz-Minianordnung mit der Referenz-Sourcebitleitung verbunden wird; und Sperren der globalen Bitleitung, die mit der Referenz-Sourcebitleitung verbunden ist, um mit der Anordnung der Speicheranordnungszellen verbunden zu werden.
DE102005037072A 2004-08-12 2005-08-05 Dynamische Anpassung von Signalpfad und Referenzpfad zur Messung Withdrawn DE102005037072A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/916,413 2004-08-12
US10/916,413 US7095655B2 (en) 2004-08-12 2004-08-12 Dynamic matching of signal path and reference path for sensing

Publications (1)

Publication Number Publication Date
DE102005037072A1 true DE102005037072A1 (de) 2006-03-02

Family

ID=35745840

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102005037072A Withdrawn DE102005037072A1 (de) 2004-08-12 2005-08-05 Dynamische Anpassung von Signalpfad und Referenzpfad zur Messung

Country Status (2)

Country Link
US (2) US7095655B2 (de)
DE (1) DE102005037072A1 (de)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6982892B2 (en) * 2003-05-08 2006-01-03 Micron Technology, Inc. Apparatus and methods for a physical layout of simultaneously sub-accessible memory modules
JP2008047189A (ja) * 2006-08-11 2008-02-28 Matsushita Electric Ind Co Ltd 半導体記憶装置
US20090129166A1 (en) * 2007-11-15 2009-05-21 Eduardo Maayan Method, circuit and system for sensing a cell in a non-volatile memory array
US7522453B1 (en) * 2007-12-20 2009-04-21 Actel Corporation Non-volatile memory with source-side column select
US7593265B2 (en) 2007-12-28 2009-09-22 Sandisk Corporation Low noise sense amplifier array and method for nonvolatile memory
US7826267B2 (en) * 2008-05-23 2010-11-02 Silicon Storage Technology, Inc. Method and apparatus for reading and programming a non-volatile memory cell in a virtual ground array
US7957197B2 (en) * 2008-05-28 2011-06-07 Sandisk Corporation Nonvolatile memory with a current sense amplifier having a precharge circuit and a transfer gate coupled to a sense node
US7983089B2 (en) * 2008-06-06 2011-07-19 Spansion Llc Sense amplifier with capacitance-coupled differential sense amplifier
US7838342B2 (en) * 2008-06-06 2010-11-23 Spansion Llc Memory device and method
US7830716B2 (en) * 2008-06-06 2010-11-09 Spansion Llc Non-volatile memory string module with buffer and method
US8630120B2 (en) 2011-10-20 2014-01-14 Sandisk Technologies Inc. Compact sense amplifier for non-volatile memory
US8705293B2 (en) 2011-10-20 2014-04-22 Sandisk Technologies Inc. Compact sense amplifier for non-volatile memory suitable for quick pass write
US20140003176A1 (en) 2012-06-28 2014-01-02 Man Lung Mui Compact High Speed Sense Amplifier for Non-Volatile Memory with Reduced layout Area and Power Consumption
US8971141B2 (en) 2012-06-28 2015-03-03 Sandisk Technologies Inc. Compact high speed sense amplifier for non-volatile memory and hybrid lockout
US9293195B2 (en) 2012-06-28 2016-03-22 Sandisk Technologies Inc. Compact high speed sense amplifier for non-volatile memory
US9741434B2 (en) * 2013-03-22 2017-08-22 SK Hynix Inc. Resistance change memory
US9208895B1 (en) 2014-08-14 2015-12-08 Sandisk Technologies Inc. Cell current control through power supply
US9349468B2 (en) 2014-08-25 2016-05-24 SanDisk Technologies, Inc. Operational amplifier methods for charging of sense amplifier internal nodes
EP4231301A4 (de) 2020-09-18 2024-06-19 Changxin Memory Tech Inc Bitleitungsabtastschaltung und speicher
CN114203230B (zh) * 2020-09-18 2023-09-15 长鑫存储技术有限公司 一种列选择信号单元电路、位线感测电路及存储器

Family Cites Families (278)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1392599A (en) 1971-07-28 1975-04-30 Mullard Ltd Semiconductor memory elements
US3881180A (en) 1971-11-30 1975-04-29 Texas Instruments Inc Non-volatile memory cell
US3895360A (en) 1974-01-29 1975-07-15 Westinghouse Electric Corp Block oriented random access memory
US4016588A (en) 1974-12-27 1977-04-05 Nippon Electric Company, Ltd. Non-volatile semiconductor memory device
US4017888A (en) 1975-12-31 1977-04-12 International Business Machines Corporation Non-volatile metal nitride oxide semiconductor device
US4151021A (en) 1977-01-26 1979-04-24 Texas Instruments Incorporated Method of making a high density floating gate electrically programmable ROM
US4145703A (en) 1977-04-15 1979-03-20 Supertex, Inc. High power MOS device and fabrication method therefor
US4173766A (en) 1977-09-16 1979-11-06 Fairchild Camera And Instrument Corporation Insulated gate field-effect transistor read-only memory cell
US4173791A (en) 1977-09-16 1979-11-06 Fairchild Camera And Instrument Corporation Insulated gate field-effect transistor read-only memory array
US4373248A (en) 1978-07-12 1983-02-15 Texas Instruments Incorporated Method of making high density semiconductor device such as floating gate electrically programmable ROM or the like
DE2832388C2 (de) 1978-07-24 1986-08-14 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zum Herstellen von MNOS- und MOS-Transistoren in Silizium-Gate-Technologie auf einem Halbleitersubstrat
US4360900A (en) 1978-11-27 1982-11-23 Texas Instruments Incorporated Non-volatile semiconductor memory elements
US4247861A (en) 1979-03-09 1981-01-27 Rca Corporation High performance electrically alterable read-only memory (EAROM)
DE2923995C2 (de) 1979-06-13 1985-11-07 Siemens AG, 1000 Berlin und 8000 München Verfahren zum Herstellen von integrierten MOS-Schaltungen mit MOS-Transistoren und MNOS-Speichertransistoren in Silizium-Gate-Technologie
JPS5656677A (en) 1979-10-13 1981-05-18 Toshiba Corp Semiconductor memory device
US4281397A (en) 1979-10-29 1981-07-28 Texas Instruments Incorporated Virtual ground MOS EPROM or ROM matrix
DE2947350A1 (de) 1979-11-23 1981-05-27 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von mnos-speichertransistoren mit sehr kurzer kanallaenge in silizium-gate-technologie
JPS56120166A (en) 1980-02-27 1981-09-21 Hitachi Ltd Semiconductor ic device and manufacture thereof
US4342102A (en) 1980-06-18 1982-07-27 Signetics Corporation Semiconductor memory array
US4380057A (en) 1980-10-27 1983-04-12 International Business Machines Corporation Electrically alterable double dense memory
US4521796A (en) 1980-12-11 1985-06-04 General Instrument Corporation Memory implant profile for improved channel shielding in electrically alterable read only memory semiconductor device
EP0056195B1 (de) 1980-12-25 1986-06-18 Fujitsu Limited Nichtflüchtiger Halbleiterspeicher
US4448400A (en) 1981-07-13 1984-05-15 Eliyahou Harari Highly scalable dynamic RAM cell with self-signal amplification
US4404747A (en) 1981-07-29 1983-09-20 Schur, Inc. Knife and sheath assembly
US4389705A (en) 1981-08-21 1983-06-21 Mostek Corporation Semiconductor memory circuit with depletion data transfer transistor
US4388705A (en) 1981-10-01 1983-06-14 Mostek Corporation Semiconductor memory circuit
US4435786A (en) 1981-11-23 1984-03-06 Fairchild Camera And Instrument Corporation Self-refreshing memory cell
US4494016A (en) 1982-07-26 1985-01-15 Sperry Corporation High performance MESFET transistor for VLSI implementation
US4527257A (en) 1982-08-25 1985-07-02 Westinghouse Electric Corp. Common memory gate non-volatile transistor memory
JPS5949022A (ja) 1982-09-13 1984-03-21 Toshiba Corp 多値論理回路
US4613956A (en) 1983-02-23 1986-09-23 Texas Instruments Incorporated Floating gate memory with improved dielectric
US4769340A (en) 1983-11-28 1988-09-06 Exel Microelectronics, Inc. Method for making electrically programmable memory device by doping the floating gate by implant
US4725984A (en) 1984-02-21 1988-02-16 Seeq Technology, Inc. CMOS eprom sense amplifier
JPS60182174A (ja) 1984-02-28 1985-09-17 Nec Corp 不揮発性半導体メモリ
US4663645A (en) 1984-05-23 1987-05-05 Hitachi, Ltd. Semiconductor device of an LDD structure having a floating gate
US5352620A (en) 1984-05-23 1994-10-04 Hitachi, Ltd. Method of making semiconductor device with memory cells and peripheral transistors
US4665426A (en) 1985-02-01 1987-05-12 Advanced Micro Devices, Inc. EPROM with ultraviolet radiation transparent silicon nitride passivation layer
JPH0770230B2 (ja) 1985-04-18 1995-07-31 日本電気株式会社 半導体メモリ
US4667217A (en) 1985-04-19 1987-05-19 Ncr Corporation Two bit vertically/horizontally integrated memory cell
JPH0831789B2 (ja) 1985-09-04 1996-03-27 沖電気工業株式会社 出力回路
US4742491A (en) 1985-09-26 1988-05-03 Advanced Micro Devices, Inc. Memory cell having hot-hole injection erase mode
US4760555A (en) 1986-04-21 1988-07-26 Texas Instruments Incorporated Memory array with an array reorganizer
JPH0828431B2 (ja) 1986-04-22 1996-03-21 日本電気株式会社 半導体記憶装置
US4758869A (en) 1986-08-29 1988-07-19 Waferscale Integration, Inc. Nonvolatile floating gate transistor structure
US5168334A (en) 1987-07-31 1992-12-01 Texas Instruments, Incorporated Non-volatile semiconductor memory
US4780424A (en) 1987-09-28 1988-10-25 Intel Corporation Process for fabricating electrically alterable floating gate memory devices
US4870470A (en) 1987-10-16 1989-09-26 International Business Machines Corporation Non-volatile memory cell having Si rich silicon nitride charge trapping layer
US4839705A (en) 1987-12-16 1989-06-13 Texas Instruments Incorporated X-cell EEPROM array
JPH07120720B2 (ja) 1987-12-17 1995-12-20 三菱電機株式会社 不揮発性半導体記憶装置
US5159570A (en) 1987-12-22 1992-10-27 Texas Instruments Incorporated Four memory state EEPROM
US4888735A (en) 1987-12-30 1989-12-19 Elite Semiconductor & Systems Int'l., Inc. ROM cell and array configuration
US4857770A (en) 1988-02-29 1989-08-15 Advanced Micro Devices, Inc. Output buffer arrangement for reducing chip noise without speed penalty
US4941028A (en) 1988-08-10 1990-07-10 Actel Corporation Structure for protecting thin dielectrics during processing
JPH0271493A (ja) 1988-09-06 1990-03-12 Mitsubishi Electric Corp 半導体メモリ装置
US5042009A (en) 1988-12-09 1991-08-20 Waferscale Integration, Inc. Method for programming a floating gate memory device
US5293563A (en) 1988-12-29 1994-03-08 Sharp Kabushiki Kaisha Multi-level memory cell with increased read-out margin
US5120672A (en) 1989-02-22 1992-06-09 Texas Instruments Incorporated Fabricating a single level merged EEPROM cell having an ONO memory stack substantially spaced from the source region
US5142495A (en) 1989-03-10 1992-08-25 Intel Corporation Variable load for margin mode
DE3931596A1 (de) 1989-03-25 1990-10-04 Eurosil Electronic Gmbh Spannungsvervielfacherschaltung
US5172338B1 (en) 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
US4961010A (en) 1989-05-19 1990-10-02 National Semiconductor Corporation Output buffer for reducing switching induced noise
US5104819A (en) 1989-08-07 1992-04-14 Intel Corporation Fabrication of interpoly dielctric for EPROM-related technologies
US5027321A (en) 1989-11-21 1991-06-25 Intel Corporation Apparatus and method for improved reading/programming of virtual ground EPROM arrays
US4992391A (en) 1989-11-29 1991-02-12 Advanced Micro Devices, Inc. Process for fabricating a control gate for a floating gate FET
US5204835A (en) 1990-06-13 1993-04-20 Waferscale Integration Inc. Eprom virtual ground array
EP0461904A3 (en) 1990-06-14 1992-09-09 Creative Integrated Systems, Inc. An improved semiconductor read-only vlsi memory
US5075245A (en) 1990-08-03 1991-12-24 Intel Corporation Method for improving erase characteristics of buried bit line flash EPROM devices without using sacrificial oxide growth and removal steps
US5289406A (en) * 1990-08-28 1994-02-22 Mitsubishi Denki Kabushiki Kaisha Read only memory for storing multi-data
US5117389A (en) 1990-09-05 1992-05-26 Macronix International Co., Ltd. Flat-cell read-only-memory integrated circuit
KR920006991A (ko) 1990-09-25 1992-04-28 김광호 반도체메모리 장치의 고전압발생회로
US5081371A (en) 1990-11-07 1992-01-14 U.S. Philips Corp. Integrated charge pump circuit with back bias voltage reduction
JP3002309B2 (ja) * 1990-11-13 2000-01-24 ウエハスケール インテグレーション， インコーポレイテッド 高速ｅｐｒｏｍアレイ
JP2987193B2 (ja) 1990-11-20 1999-12-06 富士通株式会社 半導体記憶装置
US5086325A (en) 1990-11-21 1992-02-04 Atmel Corporation Narrow width EEPROM with single diffusion electrode formation
US5094968A (en) 1990-11-21 1992-03-10 Atmel Corporation Fabricating a narrow width EEPROM with single diffusion electrode formation
JP2612969B2 (ja) 1991-02-08 1997-05-21 シャープ株式会社 半導体装置の製造方法
JPH04311900A (ja) 1991-04-10 1992-11-04 Sharp Corp 半導体読み出し専用メモリ
JP2930440B2 (ja) 1991-04-15 1999-08-03 沖電気工業株式会社 半導体集積回路
US5142496A (en) 1991-06-03 1992-08-25 Advanced Micro Devices, Inc. Method for measuring VT 's less than zero without applying negative voltages
US5245572A (en) 1991-07-30 1993-09-14 Intel Corporation Floating gate nonvolatile memory with reading while writing capability
JP2965415B2 (ja) 1991-08-27 1999-10-18 松下電器産業株式会社 半導体記憶装置
US5305262A (en) 1991-09-11 1994-04-19 Kawasaki Steel Corporation Semiconductor integrated circuit
US5175120A (en) 1991-10-11 1992-12-29 Micron Technology, Inc. Method of processing a semiconductor wafer to form an array of nonvolatile memory devices employing floating gate transistors and peripheral area having CMOS transistors
JPH05110114A (ja) 1991-10-17 1993-04-30 Rohm Co Ltd 不揮発性半導体記憶素子
JP3358663B2 (ja) 1991-10-25 2002-12-24 ローム株式会社 半導体記憶装置およびその記憶情報読出方法
US5338954A (en) 1991-10-31 1994-08-16 Rohm Co., Ltd. Semiconductor memory device having an insulating film and a trap film joined in a channel region
US5357134A (en) 1991-10-31 1994-10-18 Rohm Co., Ltd. Nonvolatile semiconductor device having charge trap film containing silicon crystal grains
JPH05129284A (ja) 1991-11-06 1993-05-25 Sony Corp プラズマＳｉＮ成膜条件の設定方法及び半導体装置の製造方法
US5260593A (en) 1991-12-10 1993-11-09 Micron Technology, Inc. Semiconductor floating gate device having improved channel-floating gate interaction
US5490107A (en) 1991-12-27 1996-02-06 Fujitsu Limited Nonvolatile semiconductor memory
JP2564067B2 (ja) 1992-01-09 1996-12-18 株式会社東芝 センス回路を有する読み出し出力回路
US6222762B1 (en) * 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
JP2851962B2 (ja) 1992-01-21 1999-01-27 シャープ株式会社 半導体読み出し専用メモリ
EP0552531B1 (de) * 1992-01-22 2000-08-16 Macronix International Co., Ltd. Nichtflüchtige Speicherzelle und Anordnungsarchitektur
US5324675A (en) 1992-03-31 1994-06-28 Kawasaki Steel Corporation Method of producing semiconductor devices of a MONOS type
JPH05290584A (ja) 1992-04-08 1993-11-05 Nec Corp 半導体記憶装置
US5657332A (en) 1992-05-20 1997-08-12 Sandisk Corporation Soft errors handling in EEPROM devices
EP0597124B1 (de) * 1992-05-29 1998-12-09 Citizen Watch Co. Ltd. Verfahren zur herstellung einer nichtflüchtigen halbleiterspeicheranordnung
DE69330219T2 (de) 1992-06-15 2001-08-30 Fujitsu Ltd Integrierte Halbleiterschaltung mit für einen Betrieb mit geringer Amplitude angepasster Eingangs/Ausgangs-Schnittstelle
JPH065823A (ja) 1992-06-19 1994-01-14 Toshiba Corp 不揮発性半導体記憶装置及びその使用方法
US5289412A (en) 1992-06-19 1994-02-22 Intel Corporation High-speed bias-stabilized current-mirror referencing circuit for non-volatile memories
US5315541A (en) 1992-07-24 1994-05-24 Sundisk Corporation Segmented column memory array
JP3036565B2 (ja) 1992-08-28 2000-04-24 日本電気株式会社 不揮発性半導体記憶装置の製造方法
US5450341A (en) 1992-08-31 1995-09-12 Nippon Steel Corporation Non-volatile semiconductor memory device having memory cells, each for at least three different data writable thereinto selectively and a method of using the same
US5450354A (en) 1992-08-31 1995-09-12 Nippon Steel Corporation Non-volatile semiconductor memory device detachable deterioration of memory cells
US5412238A (en) 1992-09-08 1995-05-02 National Semiconductor Corporation Source-coupling, split-gate, virtual ground flash EEPROM array
US5280420A (en) 1992-10-02 1994-01-18 National Semiconductor Corporation Charge pump which operates on a low voltage power supply
US5418743A (en) 1992-12-07 1995-05-23 Nippon Steel Corporation Method of writing into non-volatile semiconductor memory
JPH07114792A (ja) * 1993-10-19 1995-05-02 Mitsubishi Electric Corp 半導体記憶装置
US5393701A (en) 1993-04-08 1995-02-28 United Microelectronics Corporation Layout design to eliminate process antenna effect
JP3317459B2 (ja) * 1993-04-30 2002-08-26 ローム株式会社 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、この記憶装置の駆動方法、ならびにこの記憶素子の製造方法
US5335198A (en) 1993-05-06 1994-08-02 Advanced Micro Devices, Inc. Flash EEPROM array with high endurance
US5463586A (en) 1993-05-28 1995-10-31 Macronix International Co., Ltd. Erase and program verification circuit for non-volatile memory
JP3156447B2 (ja) 1993-06-17 2001-04-16 富士通株式会社 半導体集積回路
EP0631369A1 (de) 1993-06-21 1994-12-28 STMicroelectronics S.r.l. Spannungsvervielfacher mit hohem Ausgangsstrom und stabilisierter Ausgangsspannung
US5350710A (en) 1993-06-24 1994-09-27 United Microelectronics Corporation Device for preventing antenna effect on circuit
US5400286A (en) * 1993-08-17 1995-03-21 Catalyst Semiconductor Corp. Self-recovering erase scheme to enhance flash memory endurance
US5553030A (en) 1993-09-10 1996-09-03 Intel Corporation Method and apparatus for controlling the output voltage provided by a charge pump circuit
US5477499A (en) 1993-10-13 1995-12-19 Advanced Micro Devices, Inc. Memory architecture for a three volt flash EEPROM
US5828601A (en) 1993-12-01 1998-10-27 Advanced Micro Devices, Inc. Programmed reference
JP3076185B2 (ja) 1993-12-07 2000-08-14 日本電気株式会社 半導体メモリ装置及びその検査方法
FR2715758B1 (fr) * 1994-01-31 1996-03-22 Sgs Thomson Microelectronics Bascule bistable non volatile programmable par la source, notamment pour circuit de redondance de mémoire.
FR2715782B1 (fr) * 1994-01-31 1996-03-22 Sgs Thomson Microelectronics Bascule bistable non volatile programmable, à état initial prédéfini, notamment pour circuit de redondance de mémoire.
US6005423A (en) 1994-02-10 1999-12-21 Xilinx, Inc. Low current power-on reset circuit
DE69424771T2 (de) 1994-03-22 2000-10-26 St Microelectronics Srl Anordnung zum Lesen einer Speicherzellenmatrix
US5568085A (en) 1994-05-16 1996-10-22 Waferscale Integration Inc. Unit for stabilizing voltage on a capacitive node
TW241394B (en) * 1994-05-26 1995-02-21 Aplus Integrated Circuits Inc Flat-cell ROM and decoder
JP3725911B2 (ja) 1994-06-02 2005-12-14 株式会社ルネサステクノロジ 半導体装置
EP0691729A3 (de) 1994-06-30 1996-08-14 Sgs Thomson Microelectronics Ladungspumpenschaltung mit Rückkopplungssteuerung
DE69413960T2 (de) * 1994-07-18 1999-04-01 St Microelectronics Srl Nicht-flüchtiger EPROM und Flash-EEPROM-Speicher und Verfahren zu seiner Herstellung
US5508968A (en) 1994-08-12 1996-04-16 International Business Machines Corporation Dynamic random access memory persistent page implemented as processor register sets
US5583808A (en) 1994-09-16 1996-12-10 National Semiconductor Corporation EPROM array segmented for high performance and method for controlling same
JP3730272B2 (ja) * 1994-09-17 2005-12-21 株式会社東芝 不揮発性半導体記憶装置
US5612642A (en) 1995-04-28 1997-03-18 Altera Corporation Power-on reset circuit with hysteresis
US5581252A (en) 1994-10-13 1996-12-03 Linear Technology Corporation Analog-to-digital conversion using comparator coupled capacitor digital-to-analog converters
US5694356A (en) 1994-11-02 1997-12-02 Invoice Technology, Inc. High resolution analog storage EPROM and flash EPROM
US5537358A (en) 1994-12-06 1996-07-16 National Semiconductor Corporation Flash memory having adaptive sensing and method
US5599727A (en) * 1994-12-15 1997-02-04 Sharp Kabushiki Kaisha Method for producing a floating gate memory device including implanting ions through an oxidized portion of the silicon film from which the floating gate is formed
US5534804A (en) 1995-02-13 1996-07-09 Advanced Micro Devices, Inc. CMOS power-on reset circuit using hysteresis
CA2142644C (en) 1995-02-16 1996-11-26 Marc Etienne Bonneville Standby power circuit arrangement
US6353554B1 (en) * 1995-02-27 2002-03-05 Btg International Inc. Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell
EP0740307B1 (de) * 1995-04-28 2001-12-12 STMicroelectronics S.r.l. Leseverstärkerschaltung für Halbleiterspeicheranordnungen
KR100187656B1 (ko) 1995-05-16 1999-06-01 김주용 플래쉬 이이피롬 셀의 제조방법 및 그 프로그램 방법
WO1997002605A1 (en) 1995-07-03 1997-01-23 Jeewika Chandanie Ranaweera Method of fabricating a fast programming flash e2prom cell
KR970008496A (ko) 1995-07-04 1997-02-24 모리시다 요이치 Mis 반도체 장치와 그 제조방법 및 그 진단방법
EP0753859B1 (de) 1995-07-14 2000-01-26 STMicroelectronics S.r.l. Verfahren zur Einstellung der Schwellspannung einer Referenzspeicherzelle
US5721781A (en) * 1995-09-13 1998-02-24 Microsoft Corporation Authentication system and method for smart card transactions
US5604804A (en) * 1996-04-23 1997-02-18 Micali; Silvio Method for certifying public keys in a digital signature scheme
US5815435A (en) 1995-10-10 1998-09-29 Information Storage Devices, Inc. Storage cell for analog recording and playback
US5633603A (en) 1995-12-26 1997-05-27 Hyundai Electronics Industries Co., Ltd. Data output buffer using pass transistors biased with a reference voltage and a precharged data input
KR100223747B1 (ko) 1995-12-28 1999-10-15 김영환 고속 저잡음 출력 버퍼
US5748534A (en) 1996-03-26 1998-05-05 Invox Technology Feedback loop for reading threshold voltage
US5777923A (en) 1996-06-17 1998-07-07 Aplus Integrated Circuits, Inc. Flash memory read/write controller
US5672959A (en) 1996-04-12 1997-09-30 Micro Linear Corporation Low drop-out voltage regulator having high ripple rejection and low power consumption
US5712815A (en) 1996-04-22 1998-01-27 Advanced Micro Devices, Inc. Multiple bits per-cell flash EEPROM capable of concurrently programming and verifying memory cells and reference cells
US5663907A (en) 1996-04-25 1997-09-02 Bright Microelectronics, Inc. Switch driver circuit for providing small sector sizes for negative gate erase flash EEPROMS using a standard twin-well CMOS process
US5847441A (en) 1996-05-10 1998-12-08 Micron Technology, Inc. Semiconductor junction antifuse circuit
US5715193A (en) * 1996-05-23 1998-02-03 Micron Quantum Devices, Inc. Flash memory system and method for monitoring the disturb effect on memory cell blocks due to high voltage conditions of other memory cell blocks
US5886927A (en) 1996-06-11 1999-03-23 Nkk Corporation Nonvolatile memory device with verify function
WO1997050089A1 (en) 1996-06-24 1997-12-31 Advanced Micro Devices, Inc. A method for a multiple bits-per-cell flash eeprom with page mode program and read
JP2882370B2 (ja) * 1996-06-28 1999-04-12 日本電気株式会社 半導体記憶装置
KR100265574B1 (ko) 1996-06-29 2000-09-15 김영환 반도체 메모리장치의 감지증폭기
US5787484A (en) * 1996-08-08 1998-07-28 Micron Technology, Inc. System and method which compares data preread from memory cells to data to be written to the cells
US5717635A (en) * 1996-08-27 1998-02-10 International Business Machines Corporation High density EEPROM for solid state file
JP3709246B2 (ja) 1996-08-27 2005-10-26 株式会社日立製作所 半導体集積回路
US5760634A (en) 1996-09-12 1998-06-02 United Microelectronics Corporation High speed, low noise output buffer
US5873113A (en) * 1996-09-24 1999-02-16 Altera Corporation System and method for programming eprom cells using shorter duration pulse(s) in repeating the programming process of a particular cell
US5812456A (en) 1996-10-01 1998-09-22 Microchip Technology Incorporated Switched ground read for EPROM memory array
US5808506A (en) 1996-10-01 1998-09-15 Information Storage Devices, Inc. MOS charge pump generation and regulation method and apparatus
DE69619112D1 (de) 1996-10-11 2002-03-21 St Microelectronics Srl Verbesserte positive Ladungspumpe
US6078518A (en) 1998-02-25 2000-06-20 Micron Technology, Inc. Apparatus and method for reading state of multistate non-volatile memory cells
US5764568A (en) * 1996-10-24 1998-06-09 Micron Quantum Devices, Inc. Method for performing analog over-program and under-program detection for a multistate memory cell
JPH10133754A (ja) 1996-10-28 1998-05-22 Fujitsu Ltd レギュレータ回路及び半導体集積回路装置
US5774395A (en) 1996-11-27 1998-06-30 Advanced Micro Devices, Inc. Electrically erasable reference cell for accurately determining threshold voltage of a non-volatile memory at a plurality of threshold voltage levels
US5717632A (en) 1996-11-27 1998-02-10 Advanced Micro Devices, Inc. Apparatus and method for multiple-level storage in non-volatile memories
TW318283B (en) * 1996-12-09 1997-10-21 United Microelectronics Corp Multi-level read only memory structure and manufacturing method thereof
US5872848A (en) * 1997-02-18 1999-02-16 Arcanvs Method and apparatus for witnessed authentication of electronic documents
JP3532725B2 (ja) 1997-02-27 2004-05-31 株式会社東芝 半導体集積回路
US6107862A (en) 1997-02-28 2000-08-22 Seiko Instruments Inc. Charge pump circuit
US5870335A (en) * 1997-03-06 1999-02-09 Agate Semiconductor, Inc. Precision programming of nonvolatile memory cells
US6028324A (en) 1997-03-07 2000-02-22 Taiwan Semiconductor Manufacturing Company Test structures for monitoring gate oxide defect densities and the plasma antenna effect
US6190966B1 (en) * 1997-03-25 2001-02-20 Vantis Corporation Process for fabricating semiconductor memory device with high data retention including silicon nitride etch stop layer formed at high temperature with low hydrogen ion concentration
JP4253052B2 (ja) 1997-04-08 2009-04-08 株式会社東芝 半導体装置
US6252799B1 (en) * 1997-04-11 2001-06-26 Programmable Silicon Solutions Device with embedded flash and EEPROM memories
TW381325B (en) * 1997-04-15 2000-02-01 United Microelectronics Corp Three dimensional high density deep trench ROM and the manufacturing method thereof
US5880620A (en) 1997-04-22 1999-03-09 Xilinx, Inc. Pass gate circuit with body bias control
US5805500A (en) 1997-06-18 1998-09-08 Sgs-Thomson Microelectronics S.R.L. Circuit and method for generating a read reference signal for nonvolatile memory cells
JP3189740B2 (ja) 1997-06-20 2001-07-16 日本電気株式会社 不揮発性半導体メモリのデータ修復方法
US6335990B1 (en) * 1997-07-03 2002-01-01 Cisco Technology, Inc. System and method for spatial temporal-filtering for improving compressed digital video
JP3039458B2 (ja) 1997-07-07 2000-05-08 日本電気株式会社 不揮発性半導体メモリ
JP3765163B2 (ja) * 1997-07-14 2006-04-12 ソニー株式会社 レベルシフト回路
IL125604A (en) * 1997-07-30 2004-03-28 Saifun Semiconductors Ltd Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6064251A (en) 1997-08-27 2000-05-16 Integrated Silicon Solution, Inc. System and method for a low voltage charge pump with large output voltage range
WO1999025033A1 (en) 1997-11-12 1999-05-20 Deka Products Limited Partnership Piezo-electric actuator operable in an electrolytic fluid
US5963412A (en) 1997-11-13 1999-10-05 Advanced Micro Devices, Inc. Process induced charging damage control device
US5940332A (en) 1997-11-13 1999-08-17 Stmicroelectronics, Inc. Programmed memory with improved speed and power consumption
US5867429A (en) 1997-11-19 1999-02-02 Sandisk Corporation High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates
US5963465A (en) * 1997-12-12 1999-10-05 Saifun Semiconductors, Ltd. Symmetric segmented memory array architecture
US5949728A (en) 1997-12-12 1999-09-07 Scenix Semiconductor, Inc. High speed, noise immune, single ended sensing scheme for non-volatile memories
US6020241A (en) * 1997-12-22 2000-02-01 Taiwan Semiconductor Manufacturing Company Post metal code engineering for a ROM
US6195196B1 (en) * 1998-03-13 2001-02-27 Fuji Photo Film Co., Ltd. Array-type exposing device and flat type display incorporating light modulator and driving method thereof
US5946258A (en) 1998-03-16 1999-08-31 Intel Corporation Pump supply self regulation for flash memory cell pair reference circuit
US6243289B1 (en) * 1998-04-08 2001-06-05 Micron Technology Inc. Dual floating gate programmable read only memory cell structure and method for its fabrication and operation
US6344959B1 (en) * 1998-05-01 2002-02-05 Unitrode Corporation Method for sensing the output voltage of a charge pump circuit without applying a load to the output stage
US6030871A (en) * 1998-05-05 2000-02-29 Saifun Semiconductors Ltd. Process for producing two bit ROM cell utilizing angled implant
US6188211B1 (en) * 1998-05-13 2001-02-13 Texas Instruments Incorporated Current-efficient low-drop-out voltage regulator with improved load regulation and frequency response
US6348711B1 (en) * 1998-05-20 2002-02-19 Saifun Semiconductors Ltd. NROM cell with self-aligned programming and erasure areas
US6094095A (en) 1998-06-29 2000-07-25 Cypress Semiconductor Corp. Efficient pump for generating voltages above and/or below operating voltages
EP0987715B1 (de) * 1998-09-15 2005-02-09 STMicroelectronics S.r.l. Verfahren zum Schutz des Inhalts nichtflüchtiger Speicherzellen
US6044019A (en) 1998-10-23 2000-03-28 Sandisk Corporation Non-volatile memory with improved sensing and method therefor
JP3554497B2 (ja) * 1998-12-08 2004-08-18 シャープ株式会社 チャージポンプ回路
US6282145B1 (en) * 1999-01-14 2001-08-28 Silicon Storage Technology, Inc. Array architecture and operating methods for digital multilevel nonvolatile memory integrated circuit system
US6215697B1 (en) * 1999-01-14 2001-04-10 Macronix International Co., Ltd. Multi-level memory cell device and method for self-converged programming
US6233180B1 (en) * 1999-02-04 2001-05-15 Saifun Semiconductors Ltd. Device for determining the validity of word line conditions and for delaying data sensing operation
US6108240A (en) 1999-02-04 2000-08-22 Tower Semiconductor Ltd. Implementation of EEPROM using intermediate gate voltage to avoid disturb conditions
US6081456A (en) 1999-02-04 2000-06-27 Tower Semiconductor Ltd. Bit line control circuit for a memory array using 2-bit non-volatile memory cells
US6346442B1 (en) * 1999-02-04 2002-02-12 Tower Semiconductor Ltd. Methods for fabricating a semiconductor chip having CMOS devices and a fieldless array
US6181597B1 (en) * 1999-02-04 2001-01-30 Tower Semiconductor Ltd. EEPROM array using 2-bit non-volatile memory cells with serial read operations
US6044022A (en) 1999-02-26 2000-03-28 Tower Semiconductor Ltd. Programmable configuration for EEPROMS including 2-bit non-volatile memory cell arrays
US6084794A (en) 1999-05-28 2000-07-04 Winbond Electronics Corp. High speed flat-cell mask ROM structure with select lines
US6337502B1 (en) * 1999-06-18 2002-01-08 Saifun Semicinductors Ltd. Method and circuit for minimizing the charging effect during manufacture of semiconductor devices
US6175519B1 (en) * 1999-07-22 2001-01-16 Macronix International Co., Ltd. Virtual ground EPROM structure
JP2001051730A (ja) * 1999-08-05 2001-02-23 Fujitsu Ltd スイッチ回路及びシリーズレギュレータ
US6353356B1 (en) * 1999-08-30 2002-03-05 Micron Technology, Inc. High voltage charge pump circuits
US6181605B1 (en) * 1999-10-06 2001-01-30 Advanced Micro Devices, Inc. Global erase/program verification apparatus and method
US6175523B1 (en) * 1999-10-25 2001-01-16 Advanced Micro Devices, Inc Precharging mechanism and method for NAND-based flash memory devices
JP2001143487A (ja) * 1999-11-15 2001-05-25 Nec Corp 半導体記憶装置
WO2001046768A1 (en) * 1999-12-21 2001-06-28 Koninklijke Philips Electronics N.V. Voltage regulator provided with a current limiter
US6201737B1 (en) * 2000-01-28 2001-03-13 Advanced Micro Devices, Inc. Apparatus and method to characterize the threshold distribution in an NROM virtual ground array
US6185143B1 (en) * 2000-02-04 2001-02-06 Hewlett-Packard Company Magnetic random access memory (MRAM) device including differential sense amplifiers
TW476179B (en) * 2000-02-11 2002-02-11 Winbond Electronics Corp Charge pump circuit applied in low supply voltage
US6343033B1 (en) * 2000-02-25 2002-01-29 Advanced Micro Devices, Inc. Variable pulse width memory programming
US6205056B1 (en) * 2000-03-14 2001-03-20 Advanced Micro Devices, Inc. Automated reference cell trimming verify
US6240040B1 (en) * 2000-03-15 2001-05-29 Advanced Micro Devices, Inc. Multiple bank simultaneous operation for a flash memory
DE10017920A1 (de) * 2000-04-11 2001-10-25 Infineon Technologies Ag Ladungspumpenanordnung
JP2001357686A (ja) * 2000-06-13 2001-12-26 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP4707803B2 (ja) * 2000-07-10 2011-06-22 エルピーダメモリ株式会社 エラーレート判定方法と半導体集積回路装置
US6519182B1 (en) * 2000-07-10 2003-02-11 Advanced Micro Devices, Inc. Using hot carrier injection to control over-programming in a non-volatile memory cell having an oxide-nitride-oxide (ONO) structure
KR100597060B1 (ko) * 2000-08-03 2006-07-06 후지쯔 가부시끼가이샤 비휘발성 반도체 기억 장치 및 데이터 판독 방법
US6246555B1 (en) * 2000-09-06 2001-06-12 Prominenet Communications Inc. Transient current and voltage protection of a voltage regulator
US6356469B1 (en) * 2000-09-14 2002-03-12 Fairchild Semiconductor Corporation Low voltage charge pump employing optimized clock amplitudes
JP2002184190A (ja) * 2000-12-11 2002-06-28 Toshiba Corp 不揮発性半導体記憶装置
US6348381B1 (en) * 2001-02-21 2002-02-19 Macronix International Co., Ltd. Method for forming a nonvolatile memory with optimum bias condition
DE10110150A1 (de) * 2001-03-02 2002-09-19 Infineon Technologies Ag Verfahren zum Herstellen von metallischen Bitleitungen für Speicherzellenarrays, Verfahren zum Herstellen von Speicherzellenarrays und Speicherzellenarray
US6351415B1 (en) * 2001-03-28 2002-02-26 Tower Semiconductor Ltd. Symmetrical non-volatile memory array architecture without neighbor effect
US6535434B2 (en) * 2001-04-05 2003-03-18 Saifun Semiconductors Ltd. Architecture and scheme for a non-strobed read sequence
US6677805B2 (en) * 2001-04-05 2004-01-13 Saifun Semiconductors Ltd. Charge pump stage with body effect minimization
US6493266B1 (en) * 2001-04-09 2002-12-10 Advanced Micro Devices, Inc. Soft program and soft program verify of the core cells in flash memory array
US6522585B2 (en) * 2001-05-25 2003-02-18 Sandisk Corporation Dual-cell soft programming for virtual-ground memory arrays
US6574139B2 (en) * 2001-06-20 2003-06-03 Fujitsu Limited Method and device for reading dual bit memory cells using multiple reference cells with two side read
US6512701B1 (en) * 2001-06-21 2003-01-28 Advanced Micro Devices, Inc. Erase method for dual bit virtual ground flash
US6462387B1 (en) * 2001-06-29 2002-10-08 Chinatech Corporation High density read only memory
US6525969B1 (en) * 2001-08-10 2003-02-25 Advanced Micro Devices, Inc. Decoder apparatus and methods for pre-charging bit lines
US6469929B1 (en) * 2001-08-21 2002-10-22 Tower Semiconductor Ltd. Structure and method for high speed sensing of memory arrays
US6440797B1 (en) * 2001-09-28 2002-08-27 Advanced Micro Devices, Inc. Nitride barrier layer for protection of ONO structure from top oxide loss in a fabrication of SONOS flash memory
US6510082B1 (en) * 2001-10-23 2003-01-21 Advanced Micro Devices, Inc. Drain side sensing scheme for virtual ground flash EPROM array with adjacent bit charge and hold
US6791396B2 (en) * 2001-10-24 2004-09-14 Saifun Semiconductors Ltd. Stack element circuit
US6535020B1 (en) * 2001-12-18 2003-03-18 Sun Microsystems, Inc. Output buffer with compensated slew rate and delay control
US6639271B1 (en) * 2001-12-20 2003-10-28 Advanced Micro Devices, Inc. Fully isolated dielectric memory cell structure for a dual bit nitride storage device and process for making same
US6885585B2 (en) * 2001-12-20 2005-04-26 Saifun Semiconductors Ltd. NROM NOR array
US6674138B1 (en) * 2001-12-31 2004-01-06 Advanced Micro Devices, Inc. Use of high-k dielectric materials in modified ONO structure for semiconductor devices
US6529412B1 (en) * 2002-01-16 2003-03-04 Advanced Micro Devices, Inc. Source side sensing scheme for virtual ground read of flash eprom array with adjacent bit precharge
US6975536B2 (en) * 2002-01-31 2005-12-13 Saifun Semiconductors Ltd. Mass storage array and methods for operation thereof
US6706595B2 (en) * 2002-03-14 2004-03-16 Advanced Micro Devices, Inc. Hard mask process for memory device without bitline shorts
US6690602B1 (en) * 2002-04-08 2004-02-10 Advanced Micro Devices, Inc. Algorithm dynamic reference programming
CN1292356C (zh) * 2002-04-17 2006-12-27 松下电器产业株式会社 非易失性半导体存储装置及其机密保护方法
US6594181B1 (en) * 2002-05-10 2003-07-15 Fujitsu Limited System for reading a double-bit memory cell
US6917544B2 (en) * 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US7196369B2 (en) * 2002-07-15 2007-03-27 Macronix International Co., Ltd. Plasma damage protection circuit for a semiconductor device
JP4260434B2 (ja) * 2002-07-16 2009-04-30 富士通マイクロエレクトロニクス株式会社 不揮発性半導体メモリ及びその動作方法
US6813189B2 (en) * 2002-07-16 2004-11-02 Fujitsu Limited System for using a dynamic reference in a double-bit cell memory
US6734063B2 (en) * 2002-07-22 2004-05-11 Infineon Technologies Ag Non-volatile memory cell and fabrication method
JP2004079602A (ja) * 2002-08-12 2004-03-11 Fujitsu Ltd トラップ層を有する不揮発性メモリ
US6859028B2 (en) * 2002-11-26 2005-02-22 Sige Semiconductor Inc. Design-for-test modes for a phase locked loop
US6731542B1 (en) * 2002-12-05 2004-05-04 Advanced Micro Devices, Inc. Circuit for accurate memory read operations
US6937523B2 (en) * 2003-10-27 2005-08-30 Tower Semiconductor Ltd. Neighbor effect cancellation in memory array architecture
JP4494820B2 (ja) * 2004-02-16 2010-06-30 パナソニック株式会社 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
US7466594B2 (en) 2008-12-16
US20070171717A1 (en) 2007-07-26
US20060034122A1 (en) 2006-02-16
US7095655B2 (en) 2006-08-22

Similar Documents

Publication Publication Date Title
DE102005037072A1 (de) Dynamische Anpassung von Signalpfad und Referenzpfad zur Messung
DE60127651T2 (de) Bitleitungs-Vorladungs- und -Entladungsschaltung zum Programmieren eines nichtflüchtigen Speichers
DE4127549C2 (de)
DE112017001761B4 (de) NAND-Struktur mit Stufenauswahl-Gate-Transistoren
DE4122829C2 (de) Halbleiterspeichereinrichtung
DE4206832C2 (de) Nichtflüchtige Halbleiter-Speicheranordnung
DE60102257T2 (de) Halbleiterspeicheranordnung
DE112015003834B4 (de) Abtasten mehrerer referenzpegel in nichtflüchtigen speicherelementen
DE602005006197T2 (de) Halbleiterspeicherbaustein
DE69832566T2 (de) Halbleiterspeicher mit hierarchischer Bitleitungsstruktur aus nicht-uniformen lokalen Bitleitungen
DE102005017828A1 (de) Verfahren zum Lesen von Speicherfeldern
DE602004010239T2 (de) Verbesserter Seitenspeicher für eine programmierbare Speichervorrichtung
DE4024295C2 (de) Dynamische Halbleiterspeichervorrichtung
DE10297640T5 (de) Schema für das Source-Seitige Spannungserfassen beim Auslesen mit virtüller Masse in einem Flash-Epromarray mit Vorladen des Benachbarten Bits
DE4110407A1 (de) Halbleiter-speicheranordnung
DE112018003426T5 (de) Reduzieren der lesestörung der art durch injektion heisser elektronen in 3d-speichervorrichtung mit verbundenen sourceendauswahlgates
DE60222504T2 (de) Verfahren zur Herstellung von selbstjustierenden L-förmigen Seitenwand-Abstandsstücken
DE102005017534A1 (de) Nichtflüchtige ferroelektrische Speichervorrichtung
DE60218009T2 (de) Halbleiterspeichervorrichtung
DE102005055292A1 (de) Halbleiterspeicher und Verfahren zum Betreiben eines Halbleiterspeichers, der eine Vielzahl von Speicherzellen umfasst
DE10218272B4 (de) Programmierbarer Festwertspeicher, Speicherzelle hierfür und zugehöriges Verfahren zum Schreiben/Lesen von Daten
DE19756929A1 (de) Zellenarray und Leseverstärkerstruktur mit verbesserten Rauscheigenschaften und verringerter Größe
DE112004003023B4 (de) Halbleiterbauelement und Verfahren zum Steuern des Halbleiterbauelements
DE112004002851T5 (de) Halbleitervorrichtung und Programmierverfahren
DE69920306T2 (de) Ferroelektrische Speicheranordnung

Legal Events

Date Code Title Description
8139 Disposal/non-payment of the annual fee