DE112017001761B4 - NAND-Struktur mit Stufenauswahl-Gate-Transistoren - Google Patents

NAND-Struktur mit Stufenauswahl-Gate-Transistoren Download PDF

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Abstract

Vorrichtung, die enthält:einen ersten Abschnitt (702) einer NAND-Kette, der mit einer Bitleitung verbunden ist;einen zweiten Abschnitt (704) der NAND-Kette, der mit einer Sourceleitung verbunden ist;einen Isolationstransistor (703), der dazu ausgelegt ist, den ersten Abschnitt der NAND-Kette von dem zweiten Abschnitt der NAND-Kette während einer Speicheroperation elektrisch zu trennen, wobei der Isolationstransistor eine erste Kanallänge (Lg) aufweist und der erste Abschnitt der NAND-Kette einen zweiten Transistor mit einer zweiten Kanallänge, die sich von der ersten Kanallänge unterscheidet, enthält; undeine Steuerschaltung (104), die dazu ausgelegt ist, zu detektieren, dass ein programmierter Datenzustand, der innerhalb von Speicherzellentransistoren des zweiten Abschnitts der NAND-Kette gespeichert ist, größer als eine bestimmte Schwellenspannung ist, und als Antwort auf die Detektion, dass der programmierte Datenzustand größer als die bestimmte Schwellenspannung ist, zu veranlassen, dass der Isolationstransistor den ersten Abschnitt der NAND-Kette von dem zweiten Abschnitt der NAND-Kette während der Speicheroperation elektrisch trennt.

Description

  • Hintergrund
  • Halbleiterspeicher werden weit verbreitet in verschiedenen elektronischen Vorrichtungen wie Mobiltelefonen, Digitalkameras, persönlichen digitalen Assistenten, medizinischer Elektronik, mobilen Rechenvorrichtungen und nicht mobilen Rechenvorrichtungen verwendet. Ein Halbleiterspeicher kann einen nichtflüchtigen Speicher oder einen flüchtigen Speicher enthalten. Ein nichtflüchtiger Speicher ermöglicht es, Informationen selbst dann zu speichern und zu erhalten, wenn der nichtflüchtige Speicher nicht mit einer Energiequelle (z. B. einer Batterie) verbunden ist. Beispiele für nichtflüchtigen Speicher umfassen Flash-Speicher (z. B. Flash-Speicher vom NAND-Typ und NOR-Typ) und elektrisch löschbaren programmierbaren Nur-Lese-Speicher (EEPROM).
  • Sowohl der Flash-Speicher als auch der EEPROM verwenden Transistoren mit schwebendem Gate. Bei jedem Transistor mit schwebendem Gate ist ein schwebendes Gate über einer Kanalregion des Transistors mit schwebendem Gate positioniert und von dieser isoliert. Die Kanalregion ist zwischen der Source- und Drain-Region des Transistors mit schwebendem Gate positioniert. Ein Steuergate ist über dem schwebenden Gate positioniert und von diesem isoliert. Die Schwellenspannung des Transistors mit schwebendem Gate kann durch Einstellen der auf dem schwebenden Gate gespeicherten Ladungsmenge gesteuert werden. Die Ladungsmenge auf dem schwebendem Gate wird typischerweise unter Verwendung von Fowler-Nordheim-Tunneln (F-N-Tunneln) oder Heißelektroneninjektion gesteuert. Die Fähigkeit, die Schwellenspannung einzustellen, ermöglicht es einem Transistor mit schwebendem Gate, als ein nichtflüchtiges Speicherelement oder eine Speicherzelle zu fungieren. In einigen Fällen kann mehr als ein Datenbit pro Speicherzelle (d. h. eine Mehrpegel- oder Mehrzustands-Speicherzelle) durch Programmieren und Lesen mehrerer Schwellenspannungen oder Schwellenspannungsbereiche bereitgestellt werden.
  • NAND-Flash-Speicherstrukturen ordnen typischerweise mehrere Transistoren mit schwebendem Gate in Reihe mit und zwischen zwei Auswahl-Gates an. Die Transistoren mit schwebendem Gate in Reihe und die Auswahl-Gates können als eine NAND-Kette bezeichnet werden. In den letzten Jahren wurde der NAND-Flash-Speicher skaliert, um die Kosten pro Bit zu reduzieren. Wenn die Prozessgeometrien jedoch schrumpfen, zeigen sich viele Design- und Prozessherausforderungen. Diese Herausforderungen umfassen eine erhöhte Variabilität der Transistoreigenschaften über Prozess, Spannung und Temperatur hinweg.
  • US 6 850 439 B1 offenbart eine nichtflüchtige Halbleiter-Speichervorrichtung mit NAND-Ketten, wobei in jeder NAND-Kette ein Speichertransistor als ein Block-Teilungs-Transistor angesteuert wird.
  • Kurzbeschreibung der Zeichnungen
    • 1A-1 F zeigen verschiedene Ausführungsformen eines Speichersystems.
    • 2 zeigt eine Ausführungsform eines Abschnitts eines monolithischen dreidimensionalen Speicherarrays.
    • 3 zeigt eine weitere Ausführungsform eines Abschnitts eines monolithischen dreidimensionalen Speicherarrays.
    • 4 zeigt eine Ausführungsform eines Abschnitts eines monolithischen dreidimensionalen Speicherarrays, das vertikale Streifen eines nichtflüchtigen Speichermaterials enthält.
    • 5 zeigt eine Querschnittsansicht einer Speicherstruktur unter Verwendung der vertikal orientierten Auswahlvorrichtungen, die in 4 gezeigt sind.
    • 6A zeigt eine Ausführungsform einer NAND-Kette.
    • 6B zeigt eine Ausführungsform der NAND-Kette von 6A unter Verwendung eines entsprechenden Schaltungsdiagramms.
    • 6C zeigt eine Ausführungsform eines Speicherblocks, der mehrere NAND-Ketten enthält.
    • 6D zeigt eine Ausführungsform von möglichen Schwellenspannungsverteilungen (oder Datenzuständen) für eine Speicherzelle mit drei Bits pro Zelle.
    • 7A zeigt eine Ausführungsform von vier NAND-Ketten.
    • 7B zeigt eine Ausführungsform einer NAND-Struktur, die vier Gruppen von Speicherketten enthält.
    • 7C zeigt eine Ausführungsform einer NAND-Struktur, die einen Stufenauswahl-Gate-Transistor enthält.
    • 7D zeigt eine alternative Ausführungsform einer NAND-Struktur, die einen Stufenauswahl-Gate-Transistor enthält.
    • 7E zeigt eine Ausführungsform eines Abschnitts einer NAND-Struktur, die Zwei Stufenauswahl-Gate-Transistoren enthält.
    • 7F zeigt eine Ausführungsform von Vorspannungsbedingungen, die an Wortleitungen einer NAND-Struktur angelegt werden, die einen oder mehrere Stufenauswahl-Gate-Transistoren enthält.
    • 8 ist ein Ablaufdiagramm, das eine Ausführungsform eines Prozesses zum Durchführen einer Speicheroperation unter Verwendung einer NAND-Struktur, die einen oder mehrere Stufenauswahl-Gate-Transistoren enthält, beschreibt.
  • Genaue Beschreibung
  • Erfindungsgemäß werden eine Vorrichtung und ein Verfahren mit den Merkmalen der unabhängigen Ansprüche bereitgestellt; abhängige Ansprüche betreffen bevorzugte Ausführungsformen. Es wird eine Technologie zum Verbessern der Leistungsfähigkeit und Zuverlässigkeit eines nichtflüchtigen Speichers beschrieben, indem ein oder mehrere Stufenauswahl-Gate-Transistoren zwischen verschiedenen Abschnitten einer NAND-Struktur verwendet werden. Die NAND-Struktur (z. B. eine NAND-Kette) kann zwei oder mehr Speicherkettenstufen (z. B. zwei Unterketten) enthalten, die mittels eines oder mehrerer Stufenauswahlgate-Transistoren elektrisch miteinander verbunden oder elektrisch isoliert werden können. Die NAND-Struktur kann eine horizontale NAND-Struktur oder eine vertikale NAND-Struktur umfassen, beispielsweise eine bitkostenskalierbare (BiCS-NAND-Struktur), die zwei oder mehr Speicherkettenstufen enthält. Die erste Speicherkettenstufe kann einen ersten Satz von Speicherzellentransistoren (z. B. Transistoren mit schwebendem Gate oder Ladungsfallentransistoren) enthalten, die zum Speichern eines ersten Satzes von Daten programmiert sein können, und die zweite Speicherkettenstufe kann einen zweiten Satz von Speicherzellentransistoren enthalten, die über dem ersten Satz von Transistoren angeordnet sind und die dazu programmiert sein können, einen zweiten Satz von Daten zu speichern. Zwischen dem ersten Satz von Speicherzellentransistoren und dem zweiten Satz von Speicherzellentransistoren kann ein Stufenauswahl-Gate-Transistor in Reihe mit dem ersten Satz von Speicherzellentransistoren und dem zweiten Satz von Speicherzellentransistoren enthalten sein. Der Stufenauswahl-Gate-Transistor kann einen programmierbaren Transistor (z. B. einen Transistor mit schwebendem Gate oder einen Ladungsfallentransistor) oder einen nicht programmierbaren Transistor (z. B. einen NMOS-Transistor, einen PMOS-Transistor oder einen Transistor ohne eine Ladungsfallenschicht zum Modifizieren der Transistorschwellenspannung des Transistors) umfassen.
  • Der Stufenauswahl-Gate-Transistor kann eine erste Transistorkanallänge aufweisen, die sich von den Transistorkanallängen unterscheidet, die für den ersten Satz von Speicherzellentransistoren und/oder den zweiten Satz von Speicherzellentransistoren verwendet werden. Die erste Kanallänge kann größer als jede der Transistorkanallängen sein, die für den ersten Satz von Speicherzellentransistoren und den zweiten Satz von Speicherzellentransistoren verwendet werden. Zum Beispiel kann die erste Kanallänge dreimal größer sein als die Transistorkanallängen, die für den ersten Satz von Speicherzellentransistoren und den zweiten Satz von Speicherzellentransistoren verwendet werden. Eine längere Transistorkanallänge kann dabei helfen, Kurzkanaleffekte wie z. B. eine Variabilität der Transistorschwellenspannung, eine draininduzierte Barrierenabsenkung und eine Geschwindigkeitssättigung zu reduzieren oder zu unterdrücken. Die zwei oder mehr Speicherkettenstufen können zwei oder mehr Unterketten einer NAND-Kette entsprechen, die mittels eines oder mehrerer Stufenauswahl-Gate-Transistoren, die zwischen den zwei oder mehr Unterketten angeordnet sind, selektiv elektrisch miteinander verbunden werden können. Die NAND-Kette kann mit einer Bitleitung an einem drainseitigen Ende der NAND-Kette und einer Sourceleitung an einem sourceseitigen Ende der NAND-Kette verbunden sein. Eine erste Unterkette kann direkt mit der Bitleitung verbunden sein, eine zweite Unterkette kann direkt mit der Sourceleitung verbunden sein und ein Stufenauswahl-Gate-Transistor kann sowohl mit der ersten Unterkette als auch der zweiten Unterkette direkt verbunden sein.
  • In einigen Ausführungsformen kann ein Stufenauswahl-Gate-Transistor, der zwischen einem ersten Satz von Speicherzellentransistoren und einem zweiten Satz von Speicherzellentransistoren und in Reihe mit diesen angeordnet ist, so hergestellt werden, dass er eine Transistorkanallänge aufweist, die größer als die Transistorkanallänge eines ersten Speicherzellentransistors des ersten Satzes von Speicherzellentransistoren und der Transistorkanallänge eines zweiten Speicherzellentransistors des zweiten Satzes von Speicherzellentransistoren ist. In einer Ausführungsform kann sich die Anzahl von Transistoren in dem ersten Satz von Speicherzellentransistoren von der Anzahl von Transistoren in dem zweiten Satz von Speicherzellentransistoren unterscheiden. Zum Beispiel kann der erste Satz von Speicherzellentransistoren insgesamt 16 Transistoren enthalten und der zweite Satz von Speicherzellentransistoren insgesamt 32 Transistoren oder insgesamt 8 Transistoren enthalten.
  • Ein Vorteil der Verwendung eines Stufenauswahl-Gate-Transistors zwischen einem ersten Satz von Speicherzellentransistoren einer NAND-Kette und einem zweiten Satz von Speicherzellentransistoren der NAND-Kette besteht darin, dass der erste Satz von Speicherzellentransistoren während Programmier- und/oder Löschoperationen isoliert werden kann, um Programmstörungen zu reduzieren. In einem Beispiel kann ein Ende des ersten Satzes von Speicherzellentransistoren mit einer Bitleitung verbunden sein, während das andere Ende des ersten Satzes von Speicherzellentransistoren mit dem Stufenauswahl-Gate-Transistor verbunden ist. In diesem Fall kann der Stufenauswahl-Gate-Transistor den ersten Satz von Speicherzellentransistoren von dem zweiten Satz von Speicherzellentransistoren während Programmier- und/oder Löschoperationen, die an dem ersten Satz von Speicherzellentransistoren durchgeführt werden, elektrisch isolieren. Der Stufenauswahl-Gate-Transistor kann den ersten Satz von Speicherzellentransistoren mit dem zweiten Satz von Speicherzellentransistoren während Programmier- und/oder Löschoperationen, die an dem zweiten Satz von Speicherzellentransistoren durchgeführt werden, elektrisch verbinden. Der Stufenauswahl-Gate-Transistor kann zudem den ersten Satz von Speicherzellentransistoren mit dem zweiten Satz von Speicherzellentransistoren während Leseoperationen, die an dem ersten Satz von Speicherzellentransistoren oder dem zweiten Satz von Speicherzellentransistoren durchgeführt werden, elektrisch verbinden.
  • In einigen Ausführungsformen können zweiseitige Teilblock-Löschoperationen an einer NAND-Kette durchgeführt werden, wobei eine sourceseitige Löschoperation zum Löschen eines zweiten Satzes von Speicherzellentransistoren von der Sourceseite der NAND-Kette aus Löcher aus einem p-Topf injiziert und eine drainseitige Löschoperation zum Löschen eines ersten Satzes von Speicherzellentransistoren von der Drainseite der NAND-Kette aus eine gateinduzierte Drainleckage (GIDL) verwendet. In einigen Fällen kann ein Stufenauswahl-Gate-Transistor, der zwischen dem ersten Satz von Speicherzellentransistoren der NAND-Kette und dem zweiten Satz von Speicherzellentransistoren der NAND-Kette angeordnet ist, während der sourceseitigen Löschoperation und/oder der drainseitigen Löschoperation in einen nichtleitenden Zustand versetzt werden.
  • In einigen Fällen kann ein erster Abschnitt einer NAND-Kette mit einer Bitleitung verbunden sein und ein zweiter Abschnitt der NAND-Kette kann mit einer Sourceleitung verbunden sein. Ein Isolationstransistor kann den ersten Abschnitt der NAND-Kette von dem zweiten Abschnitt der NAND-Kette während einer Speicheroperation (z. B. einer Programmieroperation oder einer Löschoperation) basierend auf den programmierten Datenzuständen von Speicherzellentransistoren innerhalb des ersten Abschnitts der NAND-Kette oder des zweite Abschnitts der NAND-Kette elektrisch trennen. Nachdem Speicherzellen innerhalb des zweiten Abschnitts der NAND-Kette programmiert worden sind, können in einigen Fällen die Schwellenspannungsverteilungen von Speicherzellen, die zuvor innerhalb des ersten Abschnitts der NAND-Kette programmiert worden sind, verschoben werden, was zu einer Programmstörung führt. Darüber hinaus kann der Verschiebungsbetrag für Programmierzustände oder Schwellenspannungen, die kleineren Schwellenspannungen zugeordnet sind, größer sein. In einem Beispiel kann sich die Schwellenspannungsverteilung für einen ersten Programmierzustand, der um 500 mV zentriert ist, mehr verschieben als die Schwellenspannungsverteilung für einen zweiten Programmierzustand, der um 1,2 V zentriert ist. In einer Ausführungsform kann ein Stufenauswahl-Gate-Transistor, der eine erste Stufe und eine zweite Stufe verbindet, in einen nichtleitenden Zustand versetzt werden, wenn eine Speicherzelle innerhalb der zweiten Stufe programmiert wird. In einer weiteren Ausführungsform kann ein Stufenauswahl-Gate-Transistor, der eine erste Stufe und eine zweite Stufe verbindet, in einen nichtleitenden Zustand versetzt werden, wenn eine Speicherzelle innerhalb der zweiten Stufe programmiert wird und zumindest eine Schwellenanzahl von Speicherzellen innerhalb der ersten Stufe Programmierzustände unterhalb einer bestimmten Schwellenspannung haben (z. B. mindestens drei Speicherzellen innerhalb der ersten Stufe Schwellenspannungen unter 1 V haben). In einer weiteren Ausführungsform kann der Isolationstransistor den ersten Abschnitt der NAND-Kette von dem zweiten Abschnitt der NAND-Kette während der Speicheroperation elektrisch trennen, wenn detektiert wird, dass eine Anzahl von Speicherzellentransistoren des zweiten Abschnitts der NAND-Kette, die einen gewissen programmierten Datenzustand speichern, größer als eine gewisse Anzahl von Speicherzellentransistoren ist. In einer weiteren Ausführungsform kann der Isolationstransistor den ersten Abschnitt der NAND-Kette von dem zweiten Abschnitt der NAND-Kette während der Speicheroperation elektrisch trennen, wenn detektiert wird, dass ein niedrigster programmierter Datenzustand, der innerhalb von Speicherzellentransistoren des zweiten Abschnitts der NAND-Kette gespeichert ist, kleiner als eine bestimmte Schwellenspannung. In einer weiteren Ausführungsform kann der Isolationstransistor den ersten Abschnitt der NAND-Kette von dem zweiten Abschnitt der NAND-Kette während der Speicheroperation elektrisch trennen, wenn detektiert wird, dass ein höchster programmierter Datenzustand, der innerhalb von Speicherzellentransistoren des zweiten Abschnitts der NAND-Kette gespeichert ist, größer als eine bestimmte Schwellenspannung ist.
  • In einigen Fällen kann ein Stufenauswahl-Gate-Transistor verwendet werden, um verschiedene Speicherkettenstufen unabhängig zu steuern. In einem Beispiel kann ein Stufenauswahl-Gate-Transistor es ermöglichen, dass eine zweite Speicherkettenstufe programmiert wird, während eine erste Speicherkettenstufe schwebend gehalten wird oder in einen inaktiven Zustand versetzt wird. In einigen Fällen kann die erste Speicherkettenstufe schwebend gemacht oder in den inaktiven Zustand versetzt werden, wenn ein minimaler programmierter Datenzustand, der in Speicherzellen der ersten Speicherkettenstufe gespeichert ist, größer oder höher als ein Schwellenprogrammierdatenzustand ist (z. B. alle Speicherzellen Schwellenspannungen über 1,5 V oder 3 V speichern). In einem weiteren Beispiel kann es ein Stufenauswahl-Gate-Transistor ermöglichen, dass eine zweite Speicherkettenstufe gelöscht wird, während eine erste Speicherkettenstufe schwebend gemacht oder in einen inaktiven Zustand versetzt wird. Ein Problem mit einer NAND-Kette besteht darin, dass das Programmieren eines ersten Satzes von Speicherzellen der NAND-Kette bewirken kann, dass in anderen Speicherzellen der NAND-Kette gespeicherte Daten gestört oder beschädigt werden. Die Auswirkungen der Programmstörung können steigen, wenn die Anzahl der Speicherzellen innerhalb einer NAND-Kette erhöht wird. Somit besteht ein Bedarf daran, die Verwendung von langen Kettenlängen (z. B. mehr als 48 Transistoren in einer NAND-Kette) zu ermöglichen, um die Flächeneffizienz zu erhöhen und die Speicherchipfläche zu reduzieren und gleichzeitig Programmstörungen zu verringern oder zu verhindern.
  • In einer Ausführungsform kann eine NAND-Struktur zwei oder mehr Speicher-Unterketten enthalten, die mittels einer oder mehreren Isolationsvorrichtungen elektrisch miteinander verbunden oder elektrisch isoliert werden können. In einigen Fällen kann die Isolationsvorrichtung einen Transistor, einen Transistor mit schwebendem Gate, einen Ladungsfallentransistor, einen Halbleiterschalter oder einen elektrisch gesteuerten Schalter umfassen. In einem Beispiel kann eine Isolationsvorrichtung einem Stufenauswahl-Gate-Transistor entsprechen. Die Isolationsvorrichtung kann einen Transistor mit einer Kanallänge, die sich von den Kanallängen von Speicherzellentransistoren innerhalb der NAND-Struktur unterscheidet, umfassen. In einem Beispiel kann die Kanallänge der Isolationsvorrichtung das Dreifache derjenigen der Speicherzellentransistoren betragen.
  • In einer Ausführungsform kann ein nichtflüchtiges Speichersystem ein oder mehrere zweidimensionale Arrays von nichtflüchtigen Speicherzellen enthalten. Die Speicherzellen in einem zweidimensionalen Speicherarray können eine einzelne Schicht von Speicherzellen bilden und können über Steuerleitungen (z. B. Wortleitungen und Bitleitungen) in der X- und Y-Richtung ausgewählt werden. In einer weiteren Ausführungsform kann ein nichtflüchtiges Speichersystem eine oder mehrere monolithische dreidimensionale Speicherarrays enthalten, in denen zwei oder mehr Schichten von Speicherzellen über einem einzelnen Substrat ohne dazwischenliegende Substrate ausgebildet sein können. In einigen Fällen kann ein dreidimensionales Speicherarray eine oder mehrere vertikale Spalten von Speicherzellen umfassen, die über einem Substrat und orthogonal zu oder im Wesentlichen orthogonal zu dem Substrat angeordnet sind (z. B. innerhalb von 2-5 Grad eines Normalenvektors, der orthogonal zu dem ist Substrat). In einem Beispiel kann ein nichtflüchtiges Speichersystem ein Speicherarray mit vertikalen Bitleitungen oder Bitleitungen, die orthogonal zu einem Halbleitersubstrat angeordnet sind, enthalten. Das Substrat kann ein Siliciumsubstrat umfassen. Das Speicherarray kann verschiedene Speicherstrukturen enthalten, einschließlich planarer NAND-Strukturen, vertikaler NAND-Strukturen, bitkostenskalierbaren NAND-Strukturen (BiCS-NAND-Strukturen), 3D-NAND-Strukturen oder 3D-ReRAM-Strukturen.
  • In einigen Ausführungsformen kann ein nichtflüchtiges Speichersystem einen nichtflüchtigen Speicher enthalten, der monolithisch in einer oder mehreren physischen Ebenen von Arrays von Speicherzellen ausgebildet ist, die einen aktiven Bereich aufweisen, der über einem Siliciumsubstrat angeordnet ist. Das nichtflüchtige Speichersystem kann auch eine Schaltungsanordnung enthalten, die dem Betrieb der Speicherzellen zugeordnet ist (z. B. Decodierer, Zustandsmaschinen, Seitenregister oder Steuerschaltungen zum Steuern des Lesens und/oder Programmierens der Speicherzellen). Die Schaltungsanordnung, die dem Betrieb der Speicherzellen zugeordnet ist, kann über dem Substrat oder innerhalb des Substrats angeordnet sein.
  • In einigen Ausführungsformen kann ein nichtflüchtiges Speichersystem ein monolithisches dreidimensionales Speicherarray enthalten. Das monolithische dreidimensionale Speicherarray kann eine oder mehrere Ebenen von Speicherzellen enthalten. Jede Speicherzelle innerhalb einer ersten Ebene der einen oder mehreren Ebenen von Speicherzellen kann einen aktiven Bereich enthalten, der über einem Substrat (z. B. einem Einkristallsubstrat oder einem kristallinen Siliciumsubstrat) angeordnet ist. In einem Beispiel kann der aktive Bereich einen Halbleiterübergang (z. B. einen P-N-Übergang) enthalten. Der aktive Bereich kann einen Abschnitt einer Source- oder Drain-Region eines Transistors enthalten. In einem weiteren Beispiel kann der aktive Bereich eine Kanalregion eines Transistors enthalten.
  • 1A zeigt eine Ausführungsform eines Speichersystems 101 und eines Hosts 106. Das Speichersystem 101 kann ein nichtflüchtiges Speichersystem umfassen, das mit dem Host (z. B. einer mobilen Rechenvorrichtung oder einem Server) eine Schnittstelle bildet. In einigen Fällen kann das Speichersystem 101 in den Host 106 eingebettet sein. Als Beispiele kann das Speichersystem 101 eine Speicherkarte, ein Festkörperlaufwerk (SSD) wie etwa eine MLC-SSD mit hoher Dichte (z. B. 2 Bit/Zelle oder 3 Bit/Zelle) oder ein SLC-SSD mit hohem Leistungsvermögen oder ein Hybrid-HDD/SSD-Laufwerk umfassen. Wie dargestellt enthält das Speichersystem 101 einen Speicherchip-Controller 105 und einen Speicherchip 102. Der Speicherchip 102 kann einen flüchtigen Speicher und/oder einen nichtflüchtigen Speicher enthalten. Obwohl ein einzelner Speicherchip dargestellt ist, kann das Speichersystem 101 mehr als einen Speicherchip (z. B. vier oder acht Speicherchips) enthalten. Der Speicherchip-Controller 105 kann Daten und Befehle von dem Host 106 empfangen und Speicherchipdaten an den Host 106 liefern. Der Speicherchip-Controller 105 kann eine oder mehrere Zustandsmaschinen, Seitenregister, SRAM und Steuerschaltungen zum Steuern des Betriebs des Speicherchips enthalten. Die eine oder die mehreren Zustandsmaschinen, Seitenregister, SRAM und Steuerschaltungen zum Steuern des Betriebs des Speicherchips können als Verwaltungs- oder Steuerschaltungen bezeichnet werden. Die Verwaltungs- oder Steuerschaltungen können eine oder mehrere Speicherarray-Operationen ermöglichen, einschließlich Operationen zum Bilden, Löschen, Programmieren oder Lesen.
  • In einigen Ausführungsformen können die Verwaltungs- oder Steuerschaltungen (oder ein Teil der Verwaltungs- oder Steuerschaltungen) zum Ermöglichen einer oder mehrerer Speicherarray-Operationen in dem Speicherchip 102 integriert sein. Der Speicherchip-Controller 105 und der Speicherchip 102 können auf einer einzigen integrierten Schaltung oder auf einem einzigen Chip angeordnet sein. In anderen Ausführungsformen können der Speicherchip-Controller 105 und der Speicherchip 102 auf verschiedenen integrierten Schaltungen angeordnet sein. In einigen Fällen können der Speicherchip-Controller 105 und der Speicherchip 102 auf einer Systemplatine, einer Logikplatine oder einer PCB integriert sein.
  • Der Speicherchip 102 enthält Speicherkern-Steuerschaltungen 104 und einen Speicherkern 103. Die Speicherkern-Steuerschaltungen 104 können eine Logik zum Steuern der Auswahl von Speicherblöcken (oder -arrays) innerhalb des Speicherkerns 103, zum Steuern der Erzeugung von Spannungsreferenzen zum Vorspannen eines bestimmten Speicherarrays in einen Lese- oder Schreibzustand und zum Erzeugen von Zeilen- und Spaltenadressen enthalten. Der Speicherkern 103 kann ein oder mehrere zweidimensionale Arrays von Speicherzellen oder ein oder mehrere dreidimensionale Arrays von Speicherzellen enthalten. In einer Ausführungsform können die Speicherkern-Steuerschaltungen 104 und der Speicherkern 103 auf einer einzigen integrierten Schaltung angeordnet sein. In anderen Ausführungsformen können die Speicherkern-Steuerschaltungen 104 (oder ein Teil der Speicherkern-Steuerschaltungen) und der Speicherkern 103 auf verschiedenen integrierten Schaltungen angeordnet sein.
  • Unter Bezugnahme auf 1A kann eine Speicheroperation initiiert werden, wenn der Host 106 Befehle an den Speicherchip-Controller 105 sendet, die angeben, dass er Daten aus dem Speichersystem 101 lesen oder Daten in das Speichersystem 101 schreiben möchte. Im Fall einer Schreiboperation (oder Programmieroperation) kann der Host 106 sowohl einen Schreibbefehl als auch die zu schreibenden Daten an den Speicherchip-Controller 105 senden. Die zu schreibenden Daten können durch den Speicherchip-Controller 105 gepuffert werden und Fehlerkorrekturcode-Daten (ECC-Daten) können den zu schreibenden Daten entsprechend erzeugt werden. Die ECC-Daten, die es ermöglichen, Datenfehler, die während der Übertragung oder Speicherung auftreten, zu detektieren und/oder zu korrigieren, können in den Speicherkern 103 geschrieben oder in einem nichtflüchtigen Speicher innerhalb des Speicherchip-Controllers 105 gespeichert werden. In einer Ausführungsform werden durch eine Schaltungsanordnung innerhalb des Speicherchip-Controllers 105 die ECC-Daten erzeugt und Datenfehler korrigiert werden.
  • Unter Bezugnahme auf 1A kann der Betrieb des Speicherchips 102 durch den Speicherchip-Controller 105 gesteuert werden. In einem Beispiel kann der Speicherchip-Controller 105 vor dem Ausgeben einer Schreiboperation an den Speicherchip 102 ein Statusregister prüfen, um sicherzustellen, dass der Speicherchip 102 die zu schreibenden Daten akzeptieren kann. In einem weiteren Beispiel kann der Speicherchip-Controller 105 vor dem Ausgeben einer Leseoperation an den Speicherchip 102 Mehraufwandinformationen, die den zu lesenden Daten zugeordnet sind, im Voraus zu lesen. Die Mehraufwandinformationen können ECC-Daten, die den zu lesenden Daten zugeordnet sind, oder einen Umleitungszeiger zu einer neuen Speicherstelle innerhalb des Speicherchips 102, an der die angeforderten Daten gelesen werden sollen, enthalten. Sobald eine Lese- oder Schreiboperation durch den Speicherchip-Controller 105 initiiert wird, können die Speicherkern-Steuerschaltungen 104 die geeigneten Vorspannungen für Wortleitungen und Bitleitungen innerhalb des Speicherkerns 103 erzeugen sowie die geeigneten Speicherblock-, Zeilen- und Spaltenadressen erzeugen.
  • In einigen Ausführungsformen können eine oder mehrere Verwaltungs- oder Steuerschaltungen zum Steuern des Betriebs eines Speicherarrays innerhalb des Speicherkerns 103 verwendet werden. Die eine oder die mehreren Verwaltungs- oder Steuerschaltungen können Steuersignale an ein Speicherarray liefern, um eine Leseoperation und/oder einer Schreiboperation an dem Speicherarray durchzuführen. In einem Beispiel können die eine oder mehreren Verwaltungs- oder Steuerschaltungen beliebige von Steuerschaltungen, Zustandsmaschinen, Decodierern, Leseverstärkern, Lese-/Schreibschaltungen und/oder Controllern oder eine Kombination davon umfassen. Die eine oder die mehreren Verwaltungsschaltungen können eine oder mehrere Speicherarray-Operationen einschließlich Lösch-, Programmier- oder Leseoperationen durchführen oder ermöglichen. In einem Beispiel können eine oder mehrere Verwaltungsschaltungen einen chipinternen Speichercontroller zum Bestimmen von Zeilen- und Spaltenadressen, Wortleitungs- und Bitleitungsadressen, Speicherarray-Freigabesignalen und Datenhaltesignalen umfassen.
  • 1B zeigt eine Ausführungsform der Speicherkern-Steuerschaltungen 104. Wie dargestellt enthalten die Speicherkern-Steuerschaltungen 104 Adressdecodierer 170, Spannungsgeneratoren für ausgewählte Steuerleitungen 172 und Spannungsgeneratoren für nicht ausgewählte Steuerleitungen 174. Steuerleitungen können Wortleitungen, Bitleitungen oder eine Kombination von Wortleitungen und Bitleitungen enthalten. Ausgewählte Steuerleitungen können ausgewählte Wortleitungen oder ausgewählte Bitleitungen enthalten, die zum Versetzen von Speicherzellen in einen ausgewählten Zustand verwendet werden. Nicht ausgewählte Steuerleitungen können nicht ausgewählte Wortleitungen oder nicht ausgewählte Bitleitungen enthalten, die verwendet werden, um Speicherzellen in einen nicht ausgewählten Zustand zu versetzen. Die Spannungsgeneratoren (oder Spannungsregler) für ausgewählte Steuerleitungen 172 können einen oder mehrere Spannungsgeneratoren zum Erzeugen ausgewählter Steuerleitungsspannungen enthalten. Die Spannungsgeneratoren für die nicht ausgewählten Steuerleitungen 174 können einen oder mehrere Spannungsgeneratoren zum Erzeugen von nicht ausgewählten Steuerleitungsspannungen enthalten. Adressdecodierer 170 können Speicherblockadressen sowie Zeilenadressen und Spaltenadressen für einen bestimmten Speicherblock erzeugen.
  • 1C-1F zeigen eine Ausführungsform einer Speicherkernorganisation, die einen Speicherkern mit mehreren Speicherbuchten enthält, wobei jede Speicherbucht mehrere Speicherblöcke aufweist. Obwohl eine Speicherkernorganisation offenbart ist, bei der Speicherbuchten Speicherblöcke enthalten und Speicherblöcke eine Gruppe von Speicherzellen enthalten, können auch andere Organisationen oder Gruppierungen mit der hierin beschriebenen Technologie verwendet werden.
  • 1C zeigt eine Ausführungsform des Speicherkerns 103 in 1A. Wie dargestellt umfasst der Speicherkern 103 eine Speicherbucht 330 und eine Speicherbucht 331. In einigen Ausführungsformen kann die Anzahl der Speicherbuchten pro Speicherkern für verschiedene Implementierungen unterschiedlich sein. Zum Beispiel kann ein Speicherkern nur eine einzelne Speicherbucht oder mehrere Speicherbuchten (z. B. 16 Speicherbuchten oder 256 Speicherbuchten) enthalten.
  • 1D zeigt eine Ausführungsform der Speicherbucht 330 in 1C. Wie dargestellt enthält die Speicherbucht 330 Speicherblöcke 310-312 und Lese-/Schreibschaltungen 306. In einigen Ausführungsformen kann die Anzahl von Speicherblöcken pro Speicherbucht für verschiedene Implementierungen unterschiedlich sein. Zum Beispiel kann eine Speicherbucht einen oder mehrere Speicherblöcke (z. B. 32 Speicherblöcke pro Speicherbucht) umfassen. Die Lese./Schreibschaltungen 306 enthalten eine Schaltung zum Lesen und Schreiben von Speicherzellen innerhalb der Speicherblöcke 310-312. Wie dargestellt können die Lese-/Schreibschaltungen 306 über mehrere Speicherblöcke in einer Speicherbucht verteilt sein. Dies ermöglicht es, die Chipfläche zu verringern, da eine einzelne Gruppe von Lese-/Schreibschaltungen 306 verwendet werden kann, um mehrere Speicherblöcke zu unterstützen. In einigen Ausführungsformen kann jedoch nur ein einzelner Speicherblock zu einem bestimmten Zeitpunkt mit Lese-/Schreibschaltungen 306 elektrisch gekoppelt sein, um Signalkonflikte zu vermeiden.
  • In einigen Ausführungsformen können Lese-/Schreibschaltungen 306 verwendet werden, um eine oder mehrere Seiten von Daten in die Speicherblöcke 310-312 (oder in eine Teilmenge der Speicherblöcke) zu schreiben. Die Speicherzellen innerhalb der Speicherblöcke 310-312 können ein direktes Überschreiben von Seiten ermöglichen (d. h. Daten, die eine Seite oder einen Teil einer Seite darstellen, können in die Speicherblöcke 310-312 geschrieben werden, ohne dass es erforderlich ist, dass eine Lösch- oder Rücksetzoperation vor dem Schreiben der Daten an den Speicherzellen durchgeführt wird). In einem Beispiel kann das Speichersystem 101 in 1A einen Schreibbefehl empfangen, der eine Zieladresse und einen Satz von Daten, die in die Zieladresse geschrieben werden sollen, enthält. Das Speichersystem 101 kann eine Lesen-vor-Schreiben-Operation (RBW-Operation) durchführen, um die aktuell an der Zieladresse gespeicherten Daten zu lesen, bevor eine Schreiboperation durchgeführt wird, um den Satz von Daten an die Zieladresse zu schreiben. Das Speichersystem 101 kann dann bestimmen, ob eine bestimmte Speicherzelle in ihrem aktuellen Zustand verbleiben kann (d. h. die Speicherzelle ist bereits im korrekten Zustand), auf einen „0“-Zustand gesetzt werden muss oder auf einen „1“-Zustand zurückgesetzt werden muss. Das Speichersystem 101 kann dann eine erste Teilmenge der Speicherzellen in den „0“ -Zustand schreiben und dann eine zweite Teilmenge der Speicherzellen in den „1“-Zustand schreiben. Die Speicherzellen, die sich bereits in dem korrekten Zustand befinden, können übersprungen werden, wodurch die Programmiergeschwindigkeit verbessert wird und die kumulative Spannungsbelastung, die auf nicht ausgewählte Speicherzellen angewendet wird, verringert wird. Eine bestimmte Speicherzelle kann in den „1"-Zustand versetzt werden, indem eine erste Spannungsdifferenz einer ersten Polarität (z. B. +1,5 V) über der bestimmten Speicherzelle angelegt wird. Die bestimmte Speicherzelle kann durch Anlegen einer zweiten Spannungsdifferenz mit einer zweiten Polarität, die derjenigen der ersten Polarität entgegengesetzt ist, (z. B. -1,5 V) über der bestimmten Speicherzelle auf den „0“-Zustand zurückgesetzt werden.
  • In einigen Fällen können Lese-/Schreibschaltungen 306 dazu verwendet werden, eine bestimmte Speicherzelle so zu programmieren, dass sie sich in einem von drei oder mehr Daten-/Widerstandszuständen befindet (d. h. die bestimmte Speicherzelle kann eine Mehrpegel-Speicherzelle umfassen). In einem Beispiel können die Lese-/Schreibschaltungen 306 eine erste Spannungsdifferenz (z. B. 2 V) über der bestimmten Speicherzelle anlegen, um die bestimmte Speicherzelle in einen ersten Zustand der drei oder mehr Daten-/Widerstandszustände zu programmieren, oder eine zweite Spannungsdifferenz (z. B. 1 V), die kleiner als die erste Spannungsdifferenz ist, über der bestimmten Speicherzelle anlegen, um die bestimmte Speicherzelle in einen zweiten Zustand der drei oder mehr Daten-/Widerstandszustände zu programmieren. Das Anlegen einer kleineren Spannungsdifferenz über der bestimmten Speicherzelle kann bewirken, dass die bestimmte Speicherzelle teilweise programmiert wird oder mit einer geringeren Geschwindigkeit programmiert wird, als wenn eine größere Spannungsdifferenz angelegt wird. In einem weiteren Beispiel können die Lese-/Schreibschaltungen 306 eine erste Spannungsdifferenz über der bestimmten Speicherzelle für eine erste Zeitspanne (z. B. 150 ns) anlegen, um die bestimmte Speicherzelle in einen ersten Zustand der drei oder mehr Daten-/Widerstandszustände zu programmieren, oder die erste Spannungsdifferenz über der bestimmten Speicherzelle für eine zweite Zeitspanne, die kürzer ist als die erste Zeitspanne ist, (z. B. 50 ns) anlegen. Ein oder mehrere Programmierimpulse gefolgt von einer Speicherzellenverifizierungsphase können verwendet werden, um die bestimmte Speicherzelle so zu programmieren, dass sie sich in dem korrekten Zustand befindet.
  • 1E zeigt eine Ausführungsform des Speicherblocks 310 in 1D. Wie dargestellt enthält der Speicherblock 310 ein Speicherarray 301, einen Zeilendecodierer 304 und einen Spaltendecodierer 302. Das Speicherarray 301 kann eine zusammenhängende Gruppe von Speicherzellen enthalten, die zusammenhängende Wortleitungen und Bitleitungen aufweisen. Das Speicherarray 301 kann eine oder mehrere Schichten von Speicherzellen enthalten. Das Speicherarray 310 kann ein zweidimensionales Speicherarray oder ein dreidimensionales Speicherarray umfassen. Der Zeilendecodierer 304 decodiert eine Zeilenadresse und wählt eine bestimmte Wortleitung in dem Speicherarray 301 bei Eignung aus (z. B. beim Lesen oder Schreiben von Speicherzellen in dem Speicherarray 301). Der Spaltendecodierer 302 decodiert eine Spaltenadresse und wählt eine bestimmte Gruppe von Bitleitungen in dem Speicherarray 301 dafür aus, mit Lese-/Schreibschaltungen wie etwa den Lese-/Schreibschaltungen 306 in 1D elektrisch gekoppelt zu werden. In einer Ausführungsform beträgt die Anzahl der Wortleitungen 4K pro Speicherschicht, die Anzahl der Bitleitungen 1K pro Speicherschicht und die Anzahl der Speicherschichten 4, womit ein Speicherarray 301 bereitgestellt wird, das 16M Speicherzellen enthält.
  • 1F zeigt eine Ausführungsform einer Speicherbucht 332. Die Speicherbucht 332 ist ein Beispiel einer alternativen Implementierung für die Speicherbucht 330 in 1D. In einigen Ausführungsformen können Zeilendecodierer, Spaltendecodierer und Lese-/Schreibschaltungen auf Speicherarrays aufgeteilt oder von diesen gemeinsam genutzt werden. Wie dargestellt wird der Zeilendecodierer 349 unter den Speicherarrays 352 und 354 gemeinsam genutzt, da der Zeilendecodierer 349 Wortleitungen in beiden Speicherarrays 352 und 354 steuert (d. h. die von dem Zeilendecodierer 349 angesteuerten Wortleitungen werden gemeinsam genutzt). Die Zeilendecodierer 348 und 349 können so aufgeteilt sein, dass gerade Wortleitungen in dem Speicherarray 352 von dem Zeilendecodierer 348 angesteuert werden und ungerade Wortleitungen in dem Speicherarray 352 von dem Zeilendecodierer 349 angesteuert werden. Die Spaltendecodierer 344 und 346 können so aufgeteilt sein, dass gerade Bitleitungen in dem Speicherarray 352 durch den Spaltendecodierer 346 gesteuert werden und ungerade Bitleitungen in dem Speicherarray 352 durch den Spaltendecodierer 344 angesteuert werden. Die ausgewählten Bitleitungen, die durch den Spaltendecodierer 344 gesteuert werden, können mit Lese-/Schreibschaltungen 340 elektrisch gekoppelt sein. Die ausgewählten Bitleitungen, die durch den Spaltendecodierer 346 gesteuert werden, können mit Lese-/Schreibschaltungen 342 elektrisch gekoppelt sein. Das Aufteilen der Lese-/Schreibschaltungen in Lese-/Schreibschaltungen 340 und 342, wenn die Spaltendecodierer aufgeteilt werden, kann eine effizientere Gestaltung der Speicherbucht ermöglichen.
  • In einer Ausführungsform können die Speicherarrays 352 und 354 Speicherschichten enthalten, die in einer horizontalen Ebene ausgerichtet sind, die horizontal zu dem Trägersubstrat ist. In einer weiteren Ausführungsform können die Speicherarrays 352 und 354 Speicherschichten aufweisen, die in einer vertikalen Ebene orientiert sind, die vertikal in Bezug auf das Trägersubstrat ist (d. h. Die vertikale Ebene ist senkrecht zu dem Trägersubstrat). In diesem Fall können die Bitleitungen der Speicherarrays vertikale Bitleitungen umfassen.
  • 2 zeigt eine Ausführungsform eines Abschnitts eines monolithischen dreidimensionalen Speicherarrays 201, die eine zweite Speicherebene 220 enthält, die über einer ersten Speicherebene 218 positioniert ist. Das Speicherarray 201 ist ein Beispiel einer Implementierung für das Speicherarray 301 in 1E. Die Bitleitungen 206 und 210 sind in einer ersten Richtung angeordnet, und die Wortleitungen 208 sind in einer zweiten Richtung, die senkrecht zu der ersten Richtung ist, angeordnet. Wie dargestellt können die oberen Leiter der ersten Speicherebene 218 als die unteren Leiter der zweiten Speicherebene 220, die über der ersten Speicherebene positioniert ist, verwendet werden. In einem Speicherarray mit zusätzlichen Schichten von Speicherzellen wären entsprechende zusätzliche Schichten von Bitleitungen und Wortleitungen vorhanden.
  • Wie in 2 dargestellt enthält das Speicherarray 201 mehrere Speicherzellen 200. Die Speicherzellen 200 können wiederbeschreibbare Speicherzellen umfassen. Die Speicherzellen 200 können nichtflüchtige Speicherzellen oder flüchtige Speicherzellen umfassen. In Bezug auf die erste Speicherebene 218 befindet sich ein erster Teil der Speicherzellen 200 zwischen den Bitleitungen 206 und den Wortleitungen 208 und ist mit diesen verbunden. In Bezug auf die zweite Speicherebene 220 befindet sich ein zweiter Teil der Speicherzellen 200 zwischen den Bitleitungen 210 und den Wortleitungen 208 und ist mit diesen verbunden. In einer Ausführungsform enthält jede Speicherzelle ein Lenkelement (z. B. eine Diode) und ein Speicherelement (d. h. ein Zustandsänderungselement). In einem Beispiel können die Dioden der ersten Speicherebene 218 nach oben weisende Dioden sein, wie es durch den Pfeil A1 angezeigt ist (z. B. mit p-Regionen an der Unterseite der Dioden), während die Dioden der zweiten Speicherebene 220 nach unten weisende Dioden sein können, wie es durch den Pfeil A2 angezeigt ist (z. B. mit n-Regionen an der Unterseite der Dioden), oder umgekehrt. In einer weiteren Ausführungsform enthält jede Speicherzelle ein Zustandsänderungselement und kein Lenkelement. Das Fehlen einer Diode (oder eines anderen Lenkelements) in einer Speicherzelle kann die Prozesskomplexität und die Kosten, die mit der Herstellung eines Speicherarrays verbunden sind, reduzieren.
  • In einer Ausführungsform können die Speicherzellen 200 von 2 wiederbeschreibbare nichtflüchtige Speicherzellen umfassen, die ein reversibles Widerstandsschaltelement enthalten. Ein reversibles Widerstandsschaltelement kann ein reversibles Widerstandsschaltmaterial mit einem spezifischen Widerstand, der reversibel zwischen zwei oder mehr Zuständen umgeschaltet werden kann, umfassen. In einer Ausführungsform kann das reversible Widerstandsschaltmaterial ein Metalloxid (z. B. ein binäres Metalloxid) umfassen. Das Metalloxid kann Nickeloxid oder Hafniumoxid enthalten. In einer weiteren Ausführungsform kann das reversible Widerstandsschaltmaterial ein Phasenwechselmaterial enthalten. Das Phasenwechselmaterial kann ein Chalkogenidmaterial enthalten. In einigen Fällen können die umschreibbaren nichtflüchtigen Speicherzellen resistive RAM-Vorrichtungen (ReRAM-Vorrichtungen) umfassen.
  • 3 zeigt eine Ausführungsform eines Abschnitts eines monolithischen dreidimensionalen Speicherarrays 416, das eine erste Speicherebene 412 enthält, die unterhalb einer zweiten Speicherebene 410 angeordnet ist. Das Speicherarray 416 ist ein Beispiel einer Implementierung für das Speicherarray 301 in 1E. Wie dargestellt sind die lokalen Bitleitungen LBL11-LBL33 in einer ersten Richtung (d. h. einer vertikalen Richtung) angeordnet und die Wortleitungen WL10-WL23 in einer zweiten Richtung, die senkrecht zu der ersten Richtung ist, angeordnet. Diese Anordnung von vertikalen Bitleitungen in einem monolithischen dreidimensionalen Speicherarray ist eine Ausführungsform eines Speicherarrays mit vertikalen Bitleitungen. Wie dargestellt ist zwischen der Schnittstelle jeder lokalen Bitleitung und jeder Wortleitung eine bestimmte Speicherzelle angeordnet (z. B. ist die Speicherzelle M111 zwischen der lokalen Bitleitung LBL11 und der Wortleitung WL10 angeordnet). In einem Beispiel kann die bestimmte Speicherzelle eine Vorrichtung mit schwebendem Gate oder eine Ladungsfallenvorrichtung (z. B. unter Verwendung eines Siliciumnitridmaterials) umfassen. In einem weiteren Beispiel kann die bestimmte Speicherzelle ein reversibles Widerstandsschaltmaterial, ein Metalloxid, ein Phasenwechselmaterial oder ein ReRAM-Material enthalten. Die globalen Bitleitungen GBL1-GBL3 sind in einer dritten Richtung angeordnet, die sowohl zu der ersten Richtung als auch zu der zweiten Richtung senkrecht ist. Ein Satz von Bitleitungs-Auswahlvorrichtungen (z. B. Q11-Q31) kann verwendet werden, um einen Satz lokaler Bitleitungen (z. B. LBL11-LBL31) auszuwählen. Wie dargestellt werden die Bitleitungs-Auswahlvorrichtungen Q11-Q31 verwendet, um die lokalen Bitleitungen LBL11-LBL31 auszuwählen und die lokalen Bitleitungen LBL11-LBL31 unter Verwendung der Zeilenauswahlleitung SG1 mit den globalen Bitleitungen GBL1-GBL3 zu verbinden. In ähnlicher Weise werden die Bitleitungs-Auswahlvorrichtungen Q12-Q32 zum selektiven Verbinden der lokalen Bitleitungen LBL12-LBL32 mit den globalen Bitleitungen GBL1-GBL3 unter Verwendung der Zeilenauswahlleitung SG2 verwendet und die Bitleitungs-Auswahlvorrichtungen Q13-Q33 zum selektiven Verbinden der lokalen Bitleitungen LBL13-LBL33 mit den globalen Bitleitungen GBL1-GBL3 unter Verwendung der Zeilenauswahlleitung SG3 verwendet.
  • Da, wie in 3 gezeigt nur eine einzelne Bitleitungs-Auswahlvorrichtung pro lokaler Bitleitung verwendet wird, kann lediglich die Spannung einer bestimmten globalen Bitleitung an eine entsprechende lokale Bitleitung angelegt werden. Wenn daher ein erster Satz lokaler Bitleitungen (z. B. LBL11-LBL31) auf die globalen Bitleitungen GBL1-GBL3 vorgespannt ist, müssen die anderen lokalen Bitleitungen (z. B. LBL12-LBL32 und LBL13-LBL33) entweder ebenfalls auf die gleichen globalen Bitleitungen GBL1-GBL3 angesteuert werden oder schwebend gemacht werden. In einer Ausführungsform werden während einer Speicheroperation alle lokalen Bitleitungen innerhalb des Speicherarrays zuerst auf eine nicht ausgewählte Bitleitungsspannung vorgespannt, indem jede der globalen Bitleitungen mit einer oder mehreren lokalen Bitleitungen verbunden wird. Nachdem die lokalen Bitleitungen auf die nicht ausgewählte Bitleitungsspannung vorgespannt sind, wird nur ein erster Satz lokaler Bitleitungen LBL11-LBL31 über die globalen Bitleitungen GBL1-GBL3 auf eine oder mehrere ausgewählte Bitleitungsspannungen vorgespannt, während die anderen lokalen Bitleitungen (z. B. LBL12-LBL32 und LBL13-LBL33) schwebend gehalten werden. Die eine oder die mehreren ausgewählten Bitleitungsspannungen können zum Beispiel während einer Leseoperation einer oder mehreren Lesespannungen oder während einer Programmieroperation einer oder mehreren Programmierspannungen entsprechen.
  • In einer Ausführungsform enthält ein Speicherarray mit vertikalen Bitleitungen wie z. B. das Speicherarray 416 im Vergleich zu der Anzahl von Speicherzellen entlang der vertikalen Bitleitungen eine größere Anzahl von Speicherzellen entlang der Wortleitungen (z. B. kann die Anzahl von Speicherzellen entlang einer Wortleitung mehr als das 10-fache der Anzahl von Speicherzellen entlang einer Bitleitung betragen). In einem Beispiel kann die Anzahl der Speicherzellen entlang jeder Bitleitung 16 oder 32 betragen, während die Anzahl der Speicherzellen entlang jeder Wortleitung 2048 oder mehr als 4096 betragen kann.
  • 4 zeigt eine Ausführungsform eines Abschnitts eines monolithischen dreidimensionalen Speicherarrays, das vertikale Streifen eines nichtflüchtigen Speichermaterials enthält. Die in 4 dargestellte physische Struktur kann eine Implementierung für einen Abschnitt des in 3 dargestellten monolithischen dreidimensionalen Speicherarrays umfassen. Die vertikalen Streifen aus nichtflüchtigem Speichermaterial können in einer Richtung ausgebildet sein, die senkrecht zu einem Substrat ist (d. h. in Z-Richtung). Ein vertikaler Streifen des nichtflüchtigen Speichermaterials 414 kann zum Beispiel eine vertikale Oxidschicht, eine vertikale Metalloxidschicht (z. B. Nickeloxid oder Hafniumoxid), eine vertikale Schicht aus Phasenwechselmaterial oder eine vertikale Ladungseinfangschicht (z. B. eine Schicht aus Siliziumnitrid) enthalten. Der vertikale Materialstreifen kann eine einzelne kontinuierliche Materialschicht umfassen, die von mehreren Speicherzellen oder -vorrichtungen verwendet werden kann. In einem Beispiel können Abschnitte des vertikalen Streifens des nichtflüchtigen Speichermaterials 414 einen Teil einer ersten Speicherzelle, die dem Querschnitt zwischen WL12 und LBL13 zugeordnet ist, und einen Teil einer zweiten Speicherzelle, die dem Querschnitt zwischen WL22 und LBL13 zugeordnet ist, umfassen. In einigen Fällen kann eine vertikale Bitleitung wie LBL13 eine vertikale Struktur (z. B. ein rechteckiges Prisma, einen Zylinder oder eine Säule) umfassen und das nichtflüchtige Material kann die vertikale Struktur vollständig oder teilweise umgeben (z. B. eine konforme Schicht aus Phasenwechselmaterial, die die Seiten der vertikalen Struktur umgibt). Wie dargestellt kann jede der vertikalen Bitleitungen über einen Auswahltransistor mit einer aus einem Satz globaler Bitleitungen verbunden sein. Der Auswahltransistor kann eine MOS-Vorrichtung (z. B. eine NMOS-Vorrichtung) oder einen vertikalen Dünnfilmtransistor (TFT) umfassen.
  • 5 zeigt eine Querschnittsansicht einer Speicherstruktur unter Verwendung der in 4 gezeigten vertikal orientierten Auswahlvorrichtungen. Die Speicherstruktur von 5 kann eine kontinuierliche Gitteranordnung von Speicherelementen umfassen, da Speicherelemente, die mit beiden Seiten der Bitleitungen verbunden sind, und Speicherelemente, die mit beiden Seiten der Wortleitungen verbunden sind, vorhanden sind. Unten in 5 ist ein Siliciumsubstrat dargestellt. Über der Oberfläche des Siliziumsubstrats sind verschiedene Metallleitungen einschließlich ML-0, ML-1 und ML-2 implementiert. Eine Leitung 526 von ML-2 dient als eine entsprechende globale Bitleitung (GBL). Die Säulenauswahlschicht enthält zwei Oxidschichten 520 mit einer dazwischen angeordneten Gatematerialschicht 522. Die Oxidschichten 520 können aus SiO2 bestehen. Die Metallleitung ML-2 526, die als eine globale Bitleitung dient, kann mit jedem geeigneten Material einschließlich Wolfram oder Wolfram auf einer Titannitrid-Haftschicht oder einem Sandwich aus n+-Polysilicium auf Wolfram auf einer Titannitrid-Haftschicht implementiert sein. Das Gatematerial 522 kann Polysilicium, Titannitrid, Tantalnitrid, Nickelsilizid oder irgendein anderes geeignetes Material sein. Das Gatematerial 522 implementiert die Zeilenauswahlleitungen SGx (z. B. SG1, SG2, ... aus 4), die in 5 als Zeilenauswahlleitungen 580, 582, 584, 586, 588 und 590 bezeichnet sind.
  • Die Speicherschicht enthält einen Satz von vertikalen Bitleitungen 530 (die N+-Polysilicium enthalten). Zwischen die vertikalen Bitleitungen 530 sind abwechselnd Oxidschichten 534 und Wortleitungsschichten 536 eingefügt. In einer Ausführungsform bestehen die Wortleitungen aus TiN. Zwischen den vertikalen Bitleitungen 530 und den Stapeln von abwechselnden Oxidschichten 536 und Wortleitungsschichten 536 sind vertikal orientierte Schichten aus reversiblem Widerstandsschaltmaterial 532. In einer Ausführungsform besteht das reversible Widerstandsschaltmaterial aus Hafniumoxid HfO2. In einer weiteren Ausführungsform kann das reversible Widerstandsschaltmaterial 532 eine Schicht aus amorphem Silicium (z. B. eine Si-Barrierenschicht) und eine Schicht Titanoxid (z. B. eine TiO2-Schalt-schicht) enthalten. Der Kasten 540 zeigt ein beispielhaftes Speicherelement, das das reversible Widerstandsschaltmaterial 532 enthält, das zwischen einer Wortleitung 536 und einer vertikalen Bitleitung 530 angeordnet ist. Direkt unter jeder vertikalen Bitleitung 530 sind die vertikal orientierten Auswahlvorrichtungen 504, von denen jede (in einer beispielhaften Ausführungsform) einen n+/p-/n+-TFT umfasst. Jede der vertikal orientierten Auswahlvorrichtungen 504 weist Oxidschichten 505 auf jeder Seite auf. 5 zeigt auch eine n+-Polysilicium-schicht 524. Wie dargestellt kann der npn-TFT von vertikal orientierten Auswahlvorrichtungen 504 verwendet werden, um die globale Bitleitung GBL (Schicht 526) mit irgendeiner der vertikalen Bitleitungen 530 zu verbinden.
  • Darüber hinaus zeigt 5 sechs Zeilenauswahlleitungen (SGx) 580, 582, 584, 586, 588 und 590 in der Gatematerialschicht 522, die jeweils unter einem Stapel von mehreren Wortleitungen sind. Jede der Zeilenauswahlleitungen 580, 582, 584, 586, 588 und 590 ist zwischen zwei vertikal orientierten Auswahlvorrichtungen 504 oberhalb des Substrats und nicht darin positioniert. Jede Zeilenauswahlleitung kann als das Gate-Signal für jede der zwei benachbarten vertikal ausgerichteten Auswahlvorrichtungen 504 dienen; daher wird gesagt, dass die vertikal orientierten Auswahlvorrichtungen 504 mit Doppelgates versehen sind. Jede vertikal orientierte Auswahlvorrichtung 504 kann in dieser Ausführungsform durch zwei verschiedene Zeilenauswahlleitungen gesteuert werden. Ein Aspekt der vertikal orientierten Auswahlvorrichtungen, die in dem Basisabschnitt jeder Bitleitungssäule enthalten sind, besteht darin, dass sich zwei benachbarte vertikal orientierte Auswahlvorrichtungen die gleiche Gate-Region teilen. Dies ermöglicht es, dass die vertikal orientierten Auswahlvorrichtungen näher beieinander liegen.
  • In einigen Ausführungsformen kann ein Abschnitt eines Speicherarrays gebildet werden, indem zuerst ein abwechselnder Stapel von Wortleitungsschichten und dielektrischen Schichten geätzt wird (z. B. durch Schichten von TiN oder Polysilicium, die durch Oxidschichten getrennt sind), um mehrere Speicherlöcher zu bilden. Die mehreren Speicherlöcher können rechteckige, quadratische oder zylindrische Löcher umfassen. Die mehreren Speicherlöchern können durch Strukturieren und anschließendes Entfernen von Material unter Verwendung von verschiedenen Ätztechniken wie Trockenätzen, nasschemischem Ätzen, Plasmaätzen oder reaktivem lonenätzen (RIE) ausgebildet werden. Nachdem die mehreren Speicherlöcher erzeugt worden sind, können die Schichten zum Ausbilden von vertikalen Säulen innerhalb der mehreren Speicherlöcher abgeschieden werden. Die Schichten der vertikalen Säulen können unter Verwendung von verschiedenen Abscheidetechniken wie etwa chemischer Gasphasenabscheidung (CVD), physikalischer Gasphasenabscheidung (PVD) oder Atomlagenabscheidung (ALD) abgeschieden werden.
  • 6A zeigt eine Ausführungsform einer NAND-Kette 90. 6B zeigt eine Ausführungsform der NAND-Kette von 6A unter Verwendung eines entsprechenden Schaltungsdiagramms. Wie dargestellt enthält die NAND-Kette 90 vier Transistoren 472-475 in Reihe zwischen einem ersten Auswahl-Gate 470 (d. h einem drainseitigen Auswahl-Gate) und einem zweiten Auswahl-Gate 471 (d. h. einem sourceseitigen Auswahl-Gate). Das Auswahl-Gate 470 verbindet die NAND-Kette 90 mit einer Bitleitung 426 und wird durch Anlegen der geeigneten Spannung an die Auswahlleitung SGD gesteuert. In diesem Fall ist die Bitleitung 426 direkt mit dem drainseitigen Ende der NAND-Kette verbunden. Das Auswahl-Gate 471 verbindet die NAND-Kette 90 mit einer Sourceleitung 428 und wird durch Anlegen der geeigneten Spannung an die Auswahlleitung SGS gesteuert. In diesem Fall ist die Sourceleitung 428 direkt mit dem sourceseitigen Ende der NAND-Kette 90 verbunden. Die Gate-Elektroden der Transistoren 472-475 sind jeweils mit den Wortleitungen WL3, WL2, WL1 und WL0 verbunden.
  • Es ist zu beachten, dass, obwohl 6A-6B vier Transistoren mit schwebendem Gate in der NAND-Kette zeigen, die Verwendung von vier Transistoren mit schwebendem Gate nur als ein Beispiel vorgesehen ist. Eine NAND-Kette kann weniger als oder mehr als vier Transistoren mit schwebendem Gate (oder Speicherzellen) aufweisen. Zum Beispiel können einige NAND-Ketten 16 Speicherzellen, 32 Speicherzellen, 64 Speicherzellen, 128 Speicherzellen usw. enthalten. Die Diskussion hierin ist nicht auf irgendeine bestimmte Anzahl von Speicherzellen in einer NAND-Kette beschränkt. Eine Ausführungsform verwendet NAND-Ketten mit 66 Speicherzellen, wobei 64 Speicherzellen zum Speichern von Daten verwendet werden und zwei der Speicherzellen als Dummy-Speicherzellen bezeichnet werden, da sie keine Daten speichern.
  • Eine typische Architektur für ein Flash-Speichersystem, das eine NAND-Flash-Speicherstruktur verwendet, enthält mehrere NAND-Ketten innerhalb eines Speicherblocks. Ein Speicherblock kann eine Einheit von Löschen umfassen. In einigen Fällen können sich die NAND-Ketten innerhalb eines Speicherblocks einen gemeinsamen Topf teilen (z. B. einen p-Topf). Jede NAND-Kette kann durch ihr sourceseitigen Auswahl-Gate mit einer gemeinsamen Sourceleitung verbunden sein (z. B. gesteuert durch die Auswahlleitung SGS) und durch ihr drainseitiges Auswahl-Gate mit ihrer zugehörigen Bitleitung verbunden sein (z. B. gesteuert durch die Auswahlleitung SGD). Typischerweise verläuft jede Bitleitung oberhalb (oder über) ihrer zugeordneten NAND-Kette in einer Richtung senkrecht zu den Wortleitungen und ist mit einem Leseverstärker verbunden.
  • In einigen Ausführungsformen können während einer Programmieroperation Speicherelemente, die nicht programmiert werden sollen, (z. B. Speicherelemente, die zuvor das Programmieren auf einen Zieldatenzustand abgeschlossen haben) durch das Verstärken zugehöriger Kanalregionen gesperrt oder von der Programmierung ausgeschlossen werden (z. B. Selbstverstärkung der Kanalregionen durch Wortleitungskopplung). Ein nicht ausgewähltes Speicherelement (oder eine nicht ausgewählte NAND-Kette) kann als ein gesperrtes oder blockiertes Speicherelement (oder eine blockierte NAND-Kette) bezeichnet werden, da es während einer gegebenen Programmieriteration einer Programmieroperation blockiert oder von der Programmierung ausgeschlossen ist.
  • 6C zeigt eine Ausführungsform eines Speicherblocks, der mehrere NAND-Ketten enthält. Wie dargestellt enthält jede NAND-Kette (Y+1) Speicherzellen. Jede NAND-Kette ist mit einer Bitleitung aus (X+1) Bitleitungen auf der Drainseite (d. h. einer Bitleitung aus den Bitleitungen BL0-BLX) über ein drainseitiges Auswahl-Gate verbunden, das durch das drainseitige Auswahlsignal SGD gesteuert wird. Jede NAND-Kette ist mit einer Sourceleitung (Source) über ein sourceseitiges Auswahl-Gate verbunden, das durch das sourceseitige Auswahlsignal SGS gesteuert wird. In einer Ausführungsform können das durch das sourceseitige Auswahlsignal SGS gesteuerte sourceseitige Auswahl-Gate und das durch das drainseitige Auswahlsignal SGD gesteuerte drainseitige Auswahl-Gate Transistoren ohne schwebende Gates oder Transistoren, die eine Struktur mit schwebendem Gate aufweisen, umfassen.
  • In einer Ausführungsform kann während einer Programmieroperation beim Programmieren einer Speicherzelle wie etwa einer NAND-Flash-Speicherzelle eine Programmierspannung an das Steuer-Gate der Speicherzelle angelegt werden und die entsprechende Bitleitung kann an Masse gelegt werden. Diese Programmiervorspannungsbedingungen können bewirken, dass Elektronen über feldunterstütztes Elektronentunneln in das schwebende Gate injiziert werden, wodurch die Schwellenspannung der Speicherzelle erhöht wird. Die Programmierspannung, die während einer Programmieroperation an das Steuergate angelegt wird, kann als eine Reihe von Impulsen angelegt werden. In einigen Fällen kann die Größe der Programmierimpulse mit jedem nachfolgenden Impuls um eine vorbestimmte Schrittgröße erhöht werden. Zwischen den Programmierimpulsen können eine oder mehrere Verifizieroperationen durchgeführt werden. Während der Programmieroperation können Speicherzellen, die ihre beabsichtigten Programmierzustände erreicht haben, gesperrt werden und vom Programmieren ausgeschlossen werden, indem die Kanalregionen der programmgesperrten Speicherzellen verstärkt werden.
  • In einigen Ausführungsformen kann während einer Verifizieroperation und/oder Leseoperation eine ausgewählte Wortleitung mit einer Spannung verbunden werden (oder auf diese vorgespannt werden), deren Pegel für jede Lese- und Verifizieroperation spezifiziert wird, um zu bestimmen, ob ein Schwellenspannung einer bestimmten Speicherzelle einen solchen Pegel erreicht hat. Nach dem Anlegen der Wortleitungsspannung kann der Leitungsstrom der Speicherzelle gemessen (oder erfasst) werden, um zu bestimmen, ob die Speicherzelle als Antwort auf die an die Wortleitung angelegte Spannung eine ausreichende Strommenge geleitet hat. Wenn gemessen wird, dass der Leitungsstrom größer als ein bestimmter Wert ist, wird angenommen, dass die Speicherzelle eingeschaltet ist und die an die Wortleitung angelegte Spannung größer als die Schwellenspannung der Speicherzelle ist. Wenn nicht gemessen wird, dass der Leitungsstrom größer als der bestimmte Wert ist, wird angenommen, dass die Speicherzelle nicht eingeschaltet wurde und die an die Wortleitung angelegte Spannung nicht größer als die Schwellenspannung der Speicherzelle ist.
  • Es gibt mehrere Möglichkeiten, den Leitungsstrom einer Speicherzelle während einer Lese- oder Verifizieroperation zu messen. In einem Beispiel kann der Leitungsstrom einer Speicherzelle durch die Rate gemessen werden, mit der er einen dedizierten Kondensator in einem Leseverstärker entlädt oder auflädt. In einem weiteren Beispiel ermöglicht es der Leitungsstrom der ausgewählten Speicherzelle, dass die NAND-Kette, die die Speicherzelle enthält, eine Spannung auf der entsprechenden Bitleitung entladen kann (oder ermöglicht dies nicht). Die Spannung der Bitleitung (oder die Spannung über einem dedizierten Kondensator in einem Leseverstärker) kann nach einer Zeitspanne gemessen werden, um zu bestimmen, ob die Bitleitung um einen bestimmten Betrag entladen worden ist oder nicht.
  • In einigen Fällen kann während einer Leseoperation oder einer Erfassungsoperation das sourceseitige Auswahlsignal SGS auf eine bestimmte Spannung (z. B. 7 V oder 10 V) eingestellt werden, um die an die Sourceleitung (Source) angelegte Spannung an die Sourceverbindung der Transistoren mit schwebendem Gate weiterzuleiten, deren Gates mit WL0 oder der Wortleitung, die dem sourceseitigen Auswahl-Gate am nächsten ist, verbunden sind.
  • 6D zeigt eine Ausführungsform von möglichen Schwellenspannungsverteilungen (oder Datenzuständen) für eine Speicherzelle mit drei Bits pro Zelle (d. h. Die Speicherzelle kann drei Datenbits speichern). Andere Ausführungsformen können jedoch mehr oder weniger als drei Datenbits pro Speicherzelle verwenden (z. B. vier oder mehr Datenbits pro Speicherzelle). Am Ende eines erfolgreichen Programmierprozesses (mit Verifizierung) sollten die Schwellenspannungen von Speicherzellen innerhalb einer Speicherseite oder eines Speicherblocks wie geeignet innerhalb einer oder mehrerer Schwellenspannungsverteilungen für programmierte Speicherzellen oder innerhalb einer Verteilung von Schwellenspannungen für gelöschte Speicherzellen liegen.
  • Wie dargestellt kann jede Speicherzelle drei Datenbits speichern; daher gibt es acht gültige Datenzustände S0-S7. In einer Ausführungsform liegt der Datenzustand S0 unter 0 Volt und die Datenzustände S1-S7 liegen über 0 Volt. In anderen Ausführungsformen liegen alle acht Datenzustände über 0 Volt, oder andere Anordnungen können implementiert sein. In einer Ausführungsform ist die Schwellenspannungsverteilung S0 breiter als die Verteilungen S1-S7.
  • Jeder Datenzustand S0-S7 entspricht einem eindeutigen Wert für die drei in der Speicherzelle gespeicherten Bits. In einer Ausführungsform ist S0 = 111, S1 = 110, S2 = 101, S3 = 100, S4 = 011, S5 = 010, S6 = 001 und S7 = 000. Andere Zuordnungen von Daten zu Zuständen S0-S7 können ebenfalls verwendet werden. In einer Ausführungsform sind alle Datenbits, die in einer Speicherzelle gespeichert sind, in derselben logischen Seite gespeichert. In anderen Ausführungsformen entspricht jedes Datenbit, das in einer Speicherzelle gespeichert ist, verschiedenen Seiten. Somit würde eine Speicherzelle, die drei Datenbits speichert, Daten in einer ersten Seite, einer zweiten Seite und einer dritten Seite enthalten. In einigen Ausführungsformen würden alle Speicherzellen, die mit derselben Wortleitung verbunden sind, Daten in den gleichen drei Seiten von Daten speichern. In einigen Ausführungsformen können die Speicherzellen, die mit einer Wortleitung verbunden sind, in verschiedene Sätze von Seiten gruppiert sein (z. B. durch ungerade und gerade Bitleitungen).
  • In einigen beispielhaften Implementierungen werden die Speicherzellen in den Zustand S0 gelöscht. Von dem Zustand S0 können die Speicherzellen in irgendeinen der Zustände S1-S7 programmiert werden. Die Programmierung kann durchgeführt werden, indem ein Satz von Impulsen mit steigenden Größen an die Steuergates der Speicherzellen angelegt wird. Zwischen den Impulsen kann ein Satz von Verifizieroperationen durchgeführt werden, um zu bestimmen, ob die programmierten Speicherzellen ihre Zielschwellenspannung erreicht haben (z. B. unter Verwendung der Verifizierungspegel Vv1, Vv2, Vv3, Vv4, Vv5, Vv6 und Vv7). Speicherzellen, die auf den Zustand S1 programmiert werden, werden getestet, um zu sehen, ob ihre Schwellenspannung Vv1 erreicht hat. Speicherzellen, die auf den Zustand S2 programmiert werden, werden getestet, um zu sehen, ob ihre Schwellenspannung Vv2 erreicht hat. Speicherzellen, die auf den Zustand S3 programmiert werden, werden getestet, um zu sehen, ob ihre Schwellenspannung Vv3 erreicht hat. Speicherzellen, die auf den Zustand S4 programmiert werden, werden getestet, um zu sehen, ob ihre Schwellenspannung Vv4 erreicht hat. Speicherzellen, die auf den Zustand S5 programmiert werden, werden getestet, um zu sehen, ob ihre Schwellenspannung Vv5 erreicht hat. Speicherzellen, die auf den Zustand S6 programmiert werden, werden getestet, um zu sehen, ob ihre Schwellenspannung Vv6 erreicht hat. Speicherzellen, die auf den Zustand S7 programmiert werden, werden getestet, um zu sehen, ob ihre Schwellenspannung Vv7 erreicht hat.
  • Beim Lesen von Speicherzellen, die drei Datenbits speichern, werden mehrere Leseoperationen an Lesevergleichspunkten Vr1, Vr2, Vr3, Vr4, Vr5, Vr6 und Vr7 durchgeführt, um zu bestimmen, in welchem Zustand sich die Speicherzellen befinden. Wenn eine Speicherzelle sich als Antwort auf Vr1 einschaltet, dann ist sie in dem Zustand S0. Wenn eine Speicherzelle sich als Antwort auf Vr2 einschaltet, aber nicht als Antwort auf Vr1 einschaltet, befindet sie sich in dem Zustand S1. Wenn eine Speicherzelle sich als Antwort auf Vr3 einschaltet, aber nicht als Antwort auf Vr2 einschaltet, dann befindet sie sich in dem Zustand S2. Wenn eine Speicherzelle sich als Antwort auf Vr4 einschaltet, aber nicht als Antwort auf Vr3 einschaltet, befindet sie sich in dem Zustand S3. Wenn eine Speicherzelle sich als Antwort auf Vr5 einschaltet, aber nicht als Antwort auf Vr4 einschaltet, befindet sie sich in dem Zustand S4. Wenn eine Speicherzelle sich als Antwort auf Vr6 einschaltet, aber nicht als Antwort auf Vr5 einschaltet, befindet sie sich in dem Zustand S5. Wenn eine Speicherzelle sich als Antwort auf Vr7 einschaltet, aber nicht als Antwort auf Vr6 einschaltet, dann befindet sie sich in dem Zustand S6. Wenn eine Speicherzelle sich als Antwort auf Vr7 nicht einschaltet, dann befindet sie sich in dem Zustand S7.
  • 7A zeigt eine Ausführungsform von vier NAND-Ketten 705-708. Jede der NAND-Ketten umfasst einen ersten Abschnitt der NAND-Kette (der z. B. einer ersten Stufe von Speicherzellentransistoren 704 entspricht), einen zweiten Abschnitt der NAND-Kette (der z. B. einer zweiten Stufe von Speicherzellentransistoren 702 entspricht) und einen Stufenauswahl-Gate-Transistor 703, der zwischen dem ersten Abschnitt der NAND-Kette und dem zweiten Abschnitt der NAND-Kette angeordnet ist. Der erste Abschnitt der NAND-Kette enthält Speicherzellentransistoren, die Wortleitungen WL0-WL47 entsprechen, einen Speicherzellentransistor, der mit einer Dummy-Wortleitung DWL0 verbunden ist und zwischen dem Stufenauswahl-Gate-Transistor 703 und dem mit der Wortleitung WL47 verbundenen Speicherzellentransistor angeordnet ist, und Speicherzellentransistoren, die mit Dummy-Wortleitungen WLDS1 und WLDS0 verbunden sind und zwischen dem Speicherzellentransistor, der mit der Wortleitung WL0 verbunden ist, und dem mit SGS verbundenen sourceseitigen Auswahl-Gate angeordnet sind.
  • In einer Ausführungsform kann während einer Programmieroperation für Speicherzellen innerhalb der ersten Stufe 704 der Stufenauswahl-Gate-Transistor 703 in einen leitenden Zustand versetzt werden, während die Speicherzellen innerhalb der ersten Stufe 704 programmiert werden. Während einer nachfolgenden Programmieroperation für Speicherzellen innerhalb der zweiten Stufe 702 kann der Stufenauswahl-Gate-Transistor 703 in einen nichtleitenden Zustand versetzt werden, während die Speicherzellen 701 innerhalb der zweiten Stufe 702 programmiert werden. In diesem Fall kann der Kanal unter den Speicherzellen innerhalb der ersten Stufe 704 schwebend gehalten werden. Der Stufenauswahl-Gate-Transistor 703 kann einen NMOS-Transistor ohne Ladungsfallenschicht zwischen dem Kanal des NMOS-Transistors und dem Gate des NMOS-Transistors enthalten. In einer weiteren Ausführungsform kann der Stufenauswahl-Gate-Transistor 703 während einer Löschoperation für Speicherzellen innerhalb der zweiten Stufe 702 in einen nichtleitenden Zustand versetzt werden, während die Speicherzellen innerhalb der zweiten Stufe 702 gelöscht werden.
  • 7B zeigt eine Ausführungsform einer NAND-Struktur, die vier Gruppen von Speicherketten enthält (einschließlich einer ersten Gruppe 775, die vier NAND-Ketten umfasst, und einer zweiten Gruppe 776, die vier NAND-Ketten umfasst). Jede Speicherkette enthält einen Stufenauswahl-Gate-Transistor (oder Speicherlochverbindungstransistor), der verwendet werden kann, um einen ersten Satz von Speicherzellentransistoren innerhalb der Speicherkette (der z. B. den Wortleitungen WL00-WL47 der unteren Stufe entspricht) von einem zweiten Satz von Speicherzellentransistoren innerhalb der Speicherkette (der z. B. den Wortleitungen WL48-WL95 der oberen Stufe entspricht) während einer Speicheroperation (z. B. einer Löschoperation oder einer Programmieroperation) elektrisch zu isolieren. Die Stufenauswahl-Gate-Transistoren 773 können programmierbare Transistoren wie etwa Transistoren mit schwebendem Gate oder Ladungsfallentransistoren oder nichtprogrammierbare Transistoren wie etwa einen NMOS-Transistor oder einen PMOS-Transistor umfassen. Wenn ein Stufenauswahl-Gate-Transistor in einen leitenden Zustand versetzt wird, dann kann eine Bitleitung, die mit einer Drainseite einer NAND-Kette verbunden ist, mit einem Kanal elektrisch verbunden werden, der unter Speicherzellentransistoren der unteren Stufe ausgebildet ist. Jede Speicherkette innerhalb der vier Gruppen von Speicherketten kann mit einer anderen Bitleitung verbunden sein.
  • 7C zeigt eine Ausführungsform einer NAND-Struktur, die einen Stufenauswahl-Gate-Transistor enthält. Wie dargestellt kann der Stufenauswahl-Gate-Transistor einen Speicherlochverbindungstransistor (MJT) umfassen. Der MJT kann einen NMOS-Transistor mit einer Gatelänge Lg 722 und einer Kanallänge, die größer ist als jene der Speicherzellentransistoren innerhalb der NAND-Struktur, (z. B. entsprechend den Wortleitungen WL47 und WL48) umfassen. Der MJT kann zum Isolieren von Transistoren der ersten Stufe verwendet werden, während Transistoren der zweiten Stufe programmiert werden. Ein Speicherloch kann gebildet werden, in dem eine vertikale NAND-Kette hergestellt wird. Die vertikale NAND-Kette kann eine Schicht aus Siliziumdioxid (Kern SiO2 728) enthalten, die von einer Schicht aus Polysilizium (Kanal Poly 727) umgeben ist, die von einer Tunnelschicht TNL 726 umgeben ist, die von einer Ladungsfallenschicht CTL 725 (z. B. Siliziumnitrid) umgeben ist, die von einem Sperroxid Blk Ox 724 umgeben ist. In diesem Fall kann das Gate des Stufenauswahl-Gate-Transistors ein Metall-Gate 732 mit einem Barrierenmetall 733 oder ein Polysilicium-Gate umfassen und die Kanallänge Lg des Stufenauswahl-Gate-Transistors kann größer als die Kanallänge der Speicherzellentransistoren (z. B. entsprechend der Wortleitung WL47 und der Wortleitung WL48) sein. Der Stufenauswahl-Gate-Transistor kann eine programmierbare Vorrichtung oder eine programmierbare Isolationsvorrichtung umfassen. In einem Beispiel kann die Kanallänge Lg des Stufenauswahl-Gate-Transistors 50 nm oder 150 nm betragen. Ein Vorteil der Verwendung einer höheren Kanallänge besteht darin, dass Kurzkanaleffekte reduziert werden können. Darüber hinaus kann der Abstand zwischen dem Stufenauswahl-Gate-Transistor und anderen Transistoren innerhalb der NAND-Kette erhöht werden, um die gateinduzierte Drainleckage (GIDL) zu reduzieren. Zum Beispiel kann der Abstand zwischen dem Stufenauswahl-Gate-Transistor und einem benachbarten Transistor 200 nm betragen, während der Abstand zwischen anderen benachbarten Speicherzellentransistoren innerhalb der NAND-Kette 50 nm oder 100 nm betragen kann.
  • 7D zeigt eine alternative Ausführungsform einer NAND-Struktur, die einen Stufenauswahl-Gate-Transistor enthält. Wie dargestellt kann ein Speicherloch geätzt werden und dann kann eine vertikale NAND-Kette in dem Speicherloch hergestellt werden. Die vertikale NAND-Kette kann eine Schicht aus Siliziumdioxid (Kern SiO2 728) enthalten, die von einer Schicht aus Polysilicium (Kanal Poly 727) umgeben ist, die von einer Tunnelschicht TNL 726 umgeben ist. In diesem Fall erstreckt sich die Ladungsfallenschicht jedoch nicht durch die gesamte vertikale NAND-Kette und ist nicht zwischen dem Kanal des Stufenauswahl-Gate-Transistors und dem Gate des Stufenauswahl-Gate-Transistors angeordnet. Zum Beispiel enthält der Stufenauswahl-Gate-Transistorkeine Ladungsfallenschicht (z. B. eine Schicht aus Siliziumnitrid) zwischen dem Gate des Stufenauswahl-Gate-Transistors und dem Kanal-Poly 727. Das Fehlen einer Ladungsfallenschicht innerhalb des Bereichs 741 des Stufenauswahl-Gate-Transistors kann bewirken, dass die Transistorschwellenspannung des Stufenauswahl-Gate-Transistors nicht programmierbar ist. Somit kann der Stufenauswahl-Gate-Transistor einen nicht programmierbaren Transistor umfassen.
  • Das Gate des Stufenauswahl-Gate-Transistors kann ein Metall-Gate (wie dargestellt) oder ein Polysilicium-Gate umfassen und die Kanallänge Lg des Stufenauswahl-Gate-Transistors kann größer als die Kanallänge der Speicherzellentransistoren (z. B. entsprechend der Wortleitung WL47 und der Wortleitung WL48) sein. In einem Beispiel kann die Kanallänge Lg des Stufenauswahl-Gate-Transistors zwischen 30 nm und 150 nm liegen. Ein Vorteil der Verwendung einer höheren Kanallänge besteht darin, dass Kurzkanaleffekte reduziert werden können. Darüber hinaus kann der Abstand zwischen dem Stufenauswahl-Gate-Transistor und anderen Transistoren innerhalb der NAND-Kette eingestellt oder erhöht werden, um die gateinduzierten Drainleckage (GIDL) zwischen dem Stufenauswahl-Gate-Transistor und seinen benachbarten oder angrenzenden Transistoren zu reduzieren.
  • 7E zeigt eine Ausführungsform eines Abschnitts einer NAND-Struktur, die zwei Stufenauswahl-Gate-Transistoren MJT1 und MJT2 enthält. Wie dargestellt umfasst der Abschnitt der NAND-Struktur drei Stufen 751-753. Ein durch MJT1 angesteuerter Stufenauswahl-Gate-Transistor ist zwischen einer ersten Stufe 751 (oder einer ersten Unterkette von Speicherzellentransistoren) und einer zweiten Stufe 752 (oder einer zweiten Unterkette von Speicherzellentransistoren) angeordnet. Ein zweiter Stufenauswahl-Gate-Transistor, der von MJT2 angesteuert wird, ist zwischen der zweiten Stufe 752 und einer dritten Stufe 753 (oder einer dritten Unterkette von Speicherzellentransistoren) angeordnet. Obwohl nur drei Stufen dargestellt sind, können mehr als drei Stufen durch Hinzufügen zusätzlicher Stufenauswahl-Gate-Transistoren zu der NAND-Struktur erzeugt werden.
  • 7F zeigt eine Ausführungsform von Vorspannungsbedingungen, die an Wortleitungen einer NAND-Struktur angelegt werden, die einen oder mehrere Stufenauswahl-Gate-Transistoren enthält. Wie dargestellt wird beim Programmieren 781 einer Speicherzelle innerhalb einer ersten Stufe, die der Wortleitung WL0 zugeordnet ist, VPGM (z. B. 15 V) an WL0 angelegt, während der Stufenauswahl-Gate-Transistor in einen leitenden Zustand (z. B. VSG_M von 7 V) versetzt wird und Durchgangsspannungen an die nicht ausgewählten Wortleitungen WL1 bis WL95 angelegt werden. Wenn eine Speicherzelle 782 innerhalb einer zweiten Stufe, die der Wortleitung WL48 zugeordnet ist, programmiert wird, wird VPGM an WL48 angelegt, während der Stufenauswahl-Gate-Transistor in einen nichtleitenden Zustand versetzt wird (z. B. wird das Gate des Stufenauswahl-Gate-Transistors auf 0 V angesteuert) und Durchlassspannungen an die nicht ausgewählten Wortleitungen WL49 bis WL95 innerhalb der zweiten Stufe angelegt werden. In diesem Fall können die Transistoren innerhalb der ersten Stufe von den Transistoren innerhalb der zweiten Stufe elektrisch getrennt werden und die Speicherzellentransistoren innerhalb der ersten Stufe können schwebend gehalten werden.
  • 8 ist ein Ablaufdiagramm, das eine Ausführungsform eines Prozesses zum Durchführen einer Speicheroperation unter Verwendung einer NAND-Struktur, die einen oder mehrere Stufenauswahl-Gate-Transistoren enthält, beschreibt. In einer Ausführungsform kann der Prozess von 8 durch ein Speichersystem wie etwa das in 1A dargestellte Speichersystem 101 durchgeführt werden.
  • In Schritt 802 wird ein Isolationstransistor (oder eine andere Art von Isolationsvorrichtung), der zwischen einem ersten Abschnitt einer NAND-Kette und einem zweiten Abschnitt der NAND-Kette angeordnet ist, in einen leitenden Zustand versetzt. Der erste Abschnitt der NAND-Kette kann mit einer Bitleitung verbunden sein. Der zweite Abschnitt der NAND-Kette kann mit einer Sourceleitung verbunden sein. Der Isolationstransistor kann eine erste Kanallänge aufweisen, die sich von einer zweiten Kanallänge eines zweiten Transistors des zweiten Abschnitts der NAND-Kette unterscheidet. In einem Beispiel kann die erste Kanallänge größer als die zweite Kanallänge sein. Der Isolationstransistor kann eine erste Gatelänge aufweisen, die sich von einer zweiten Gatelänge eines zweiten Transistors des zweiten Abschnitts der NAND-Kette unterscheidet. In einem Beispiel kann die erste Gatelänge größer als die zweite Gatelänge sein. In Schritt 804 wird eine erste Speicheroperation unter Verwendung der NAND-Kette durchgeführt, während der Isolationstransistor in den leitenden Zustand versetzt ist. In Schritt 806 wird der Isolationstransistor in einen nichtleitenden Zustand versetzt. In Schritt 808 wird eine zweite Speicheroperation unter Verwendung der NAND-Kette durchgeführt, während der Isolationstransistor in den nichtleitenden Zustand versetzt ist. Die erste Speicheroperation kann eine Leseoperation umfassen und die zweite Speicheroperation kann eine Löschoperation oder eine Programmieroperation umfassen.
  • Eine Ausführungsform der offenbarten Technologie umfasst einen ersten Abschnitt einer NAND-Kette, der mit einer Bitleitung verbunden ist, einen zweiten Abschnitt der NAND-Kette, der mit einer Sourceleitung verbunden ist, und einen Isolationstransistor, der dazu ausgelegt ist, den ersten Abschnitt der NAND-Kette von dem zweiten Abschnitt der NAND-Kette während einer Speicheroperation elektrisch zu trennen. Der Isolationstransistor umfasst eine erste Kanallänge und der erste Abschnitt der NAND-Kette umfasst einen zweiten Transistor mit einer zweiten Kanallänge, die sich von der ersten Kanallänge unterscheidet.
  • Eine Ausführungsform der offenbarten Technologie umfasst einen ersten Satz von Speicherzellentransistoren, die einer NAND-Kette zugeordnet sind, einen zweiten Satz von Speicherzellentransistoren, die der NAND-Kette zugeordnet sind, und eine Isolationsvorrichtung (z. B. einen NMOS-Transistor), die zwischen dem ersten Satz von Speicherzellentransistoren und dem zweiten Satz von Speicherzellentransistoren angeordnet ist. Die Isolationsvorrichtung ist dazu ausgelegt, den ersten Satz von Speicherzellentransistoren während einer Speicheroperation von dem zweiten Satz von Speicherzellentransistoren elektrisch zu isolieren. In einer Ausführungsform umfasst die Isolationsvorrichtung einen ersten Transistor mit einer ersten Kanallänge und der erste Satz von Speicherzellentransistoren umfasst einen zweiten Transistor mit einer zweiten Kanallänge, die kleiner als die erste Kanallänge ist.
  • Eine Ausführungsform der offenbarten Technologie umfasst ein Versetzen eines Stufenauswahl-Gate-Transistors, der zwischen einem ersten Satz von Speicherzellentransistoren einer NAND-Kette und einem zweiten Satz von Speicherzellentransistoren der NAND-Kette angeordnet ist, in einen nichtleitenden Zustand während einer Speicheroperation und ein Anlegen einer ausgewählten Wortleitungsspannung an einen zweiten Speicherzellentransistor des zweiten Satzes von Speicherzellentransistoren während der Speicheroperation. Der Stufenauswahl-Gate-Transistor umfasst einen nicht programmierbaren Transistor. Der Stufenauswahl-Gate-Transistor weist eine erste Kanallänge auf und der erste Satz von Speicherzellentransistoren weist einen zweiten Transistor mit einer zweiten Kanallänge auf, die kleiner als die erste Kanallänge ist.

Claims (14)

  1. Vorrichtung, die enthält: einen ersten Abschnitt (702) einer NAND-Kette, der mit einer Bitleitung verbunden ist; einen zweiten Abschnitt (704) der NAND-Kette, der mit einer Sourceleitung verbunden ist; einen Isolationstransistor (703), der dazu ausgelegt ist, den ersten Abschnitt der NAND-Kette von dem zweiten Abschnitt der NAND-Kette während einer Speicheroperation elektrisch zu trennen, wobei der Isolationstransistor eine erste Kanallänge (Lg) aufweist und der erste Abschnitt der NAND-Kette einen zweiten Transistor mit einer zweiten Kanallänge, die sich von der ersten Kanallänge unterscheidet, enthält; und eine Steuerschaltung (104), die dazu ausgelegt ist, zu detektieren, dass ein programmierter Datenzustand, der innerhalb von Speicherzellentransistoren des zweiten Abschnitts der NAND-Kette gespeichert ist, größer als eine bestimmte Schwellenspannung ist, und als Antwort auf die Detektion, dass der programmierte Datenzustand größer als die bestimmte Schwellenspannung ist, zu veranlassen, dass der Isolationstransistor den ersten Abschnitt der NAND-Kette von dem zweiten Abschnitt der NAND-Kette während der Speicheroperation elektrisch trennt.
  2. Vorrichtung nach Anspruch 1, wobei die zweite Kanallänge kleiner als die erste Kanallänge (Lg) ist.
  3. Vorrichtung nach Anspruch 1, wobei der zweite Transistor einen programmierbaren Transistor umfasst und der Isolationstransistor (703) einen nicht programmierbaren Transistor umfasst.
  4. Vorrichtung nach Anspruch 1, wobei der erste Abschnitt (702) der NAND-Kette eine erste Kettenlänge aufweist und der zweite Abschnitt (704) der NAND-Kette eine zweite Kettenlänge, die sich von der ersten Kettenlänge unterscheidet, aufweist.
  5. Vorrichtung nach Anspruch 4, wobei die erste Kettenlänge kleiner als die zweite Kettenlänge ist.
  6. Vorrichtung nach Anspruch 1, wobei die Speicheroperation eine Löschoperation umfasst.
  7. Vorrichtung nach Anspruch 6, wobei ein gateinduzierter Drain-Leckstrom während der Löschoperation in einem Kanal des ersten Abschnitts (702) der NAND-Kette auftritt.
  8. Vorrichtung nach Anspruch 1, wobei die Speicheroperation eine Programmieroperation umfasst.
  9. Vorrichtung nach Anspruch 1, wobei der erste Abschnitt (702) der NAND-Kette über dem zweiten Abschnitt (704) der NAND-Kette angeordnet ist.
  10. Vorrichtung nach Anspruch 1, wobei der zweite Abschnitt (704) der NAND-Kette während der Speicheroperation schwebend gehalten wird.
  11. Vorrichtung nach Anspruch 1, die ferner enthält: einen dritten Abschnitt der NAND-Kette; und einen zweiten Isolationstransistor, der dazu ausgelegt ist, während der Speicheroperation den dritten Abschnitt der NAND-Kette mit dem ersten Abschnitt der NAND-Kette elektrisch zu verbinden.
  12. Vorrichtung nach Anspruch 1, wobei der zweite Abschnitt der NAND-Kette einen dritten Transistor mit einer dritten Kanallänge, die kleiner als die erste Kanallänge ist, enthält.
  13. Verfahren, das umfasst: Versetzen (802) eines Stufenauswahl-Gate-Transistors (703), der zwischen einem ersten Satz von Speicherzellentransistoren einer NAND-Kette und einem zweiten Satz von Speicherzellentransistoren der NAND-Kette angeordnet ist, in einen nichtleitenden Zustand während einer Speicheroperation, wobei als Antwort auf eine Detektion, dass ein programmierter Datenzustand, der innerhalb von Speicherzellentransistoren des zweiten Satzes von Speicherzellentransistoren der NAND-Kette gespeichert ist, größer als eine bestimmte Schwellenspannung ist, der Stufenauswahl-Gate-Transistor veranlasst wird, den ersten Satz von Speicherzellentransistoren der NAND-Kette von dem zweiten Satz von Speicherzellentransistoren der NAND-Kette während der Speicheroperation elektrisch zu trennen; und Anlegen einer ausgewählten Wortleitungsspannung an einen zweiten Speicherzellentransistor des zweiten Satzes von Speicherzellentransistoren während der Speicheroperation, wobei der Stufenauswahl-Gate-Transistor einen nicht programmierbaren Transistor umfasst, der Stufenauswahl-Gate-Transistor eine erste Kanallänge aufweist und der erste Satz von Speicherzellentransistoren einen zweiten Transistor mit einer zweiten Kanallänge, die kleiner als die erste Kanallänge ist, enthält.
  14. Verfahren nach Anspruch 13, wobei die Speicheroperation eine Programmieroperation umfasst.
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US15/292,548 US9953717B2 (en) 2016-03-31 2016-10-13 NAND structure with tier select gate transistors
US15/292,548 2016-10-13
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11037631B2 (en) 2018-07-06 2021-06-15 Sandisk Technologies Llc Column erasing in non-volatile memory strings
KR102660057B1 (ko) * 2018-11-07 2024-04-24 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
CN109979509B (zh) * 2019-03-29 2020-05-08 长江存储科技有限责任公司 一种三维存储器及其编程操作方法
JP7523453B2 (ja) 2019-03-29 2024-07-26 長江存儲科技有限責任公司 ３次元メモリデバイス
CN110914986B (zh) 2019-03-29 2021-05-14 长江存储科技有限责任公司 三维存储器件及其制造方法
CN110896672B (zh) 2019-03-29 2021-05-25 长江存储科技有限责任公司 三维存储器件及其制造方法
CN110896671B (zh) 2019-03-29 2021-07-30 长江存储科技有限责任公司 三维存储器件及其制造方法
CN110896670B (zh) 2019-03-29 2021-06-08 长江存储科技有限责任公司 三维存储器件及其制造方法
US10878907B1 (en) * 2019-06-05 2020-12-29 Sandisk Technologies Llc Sub-block size reduction for 3D non-volatile memory
CN111402942B (zh) * 2019-08-08 2021-03-19 长江存储科技有限责任公司 非易失性存储器及其制造方法
US10978152B1 (en) 2019-11-13 2021-04-13 Sandisk Technologies Llc Adaptive VPASS for 3D flash memory with pair string structure
CN114467143A (zh) * 2019-11-14 2022-05-10 长江存储科技有限责任公司 用于执行编程操作的方法及相关的存储器件
US11487454B2 (en) 2019-12-05 2022-11-01 Sandisk Technologies Llc Systems and methods for defining memory sub-blocks
WO2021155524A1 (en) * 2020-02-06 2021-08-12 Yangtze Memory Technologies Co., Ltd. Method of programming 3d memory device and related 3d memory device
JP7471883B2 (ja) * 2020-03-19 2024-04-22 キオクシア株式会社 メモリシステム
KR20210119084A (ko) * 2020-03-24 2021-10-05 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 동작 방법
US11521663B2 (en) * 2020-07-27 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and method of operating same
CN112365913B (zh) * 2020-09-29 2021-09-03 中天弘宇集成电路有限责任公司 3d nand闪存编程方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6850439B1 (en) 2003-10-10 2005-02-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device with NAND string memory transistor controlled as block separation transistor

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3744036A (en) * 1971-05-24 1973-07-03 Intel Corp Electrically programmable read only memory array
US5291440A (en) * 1990-07-30 1994-03-01 Nec Corporation Non-volatile programmable read only memory device having a plurality of memory cells each implemented by a memory transistor and a switching transistor stacked thereon
US5721704A (en) * 1996-08-23 1998-02-24 Motorola, Inc. Control gate driver circuit for a non-volatile memory and memory using same
JP3866460B2 (ja) 1998-11-26 2007-01-10 株式会社東芝 不揮発性半導体記憶装置
US6411548B1 (en) * 1999-07-13 2002-06-25 Kabushiki Kaisha Toshiba Semiconductor memory having transistors connected in series
US6906376B1 (en) * 2002-06-13 2005-06-14 A Plus Flash Technology, Inc. EEPROM cell structure and array architecture
US7505321B2 (en) * 2002-12-31 2009-03-17 Sandisk 3D Llc Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same
US7005350B2 (en) * 2002-12-31 2006-02-28 Matrix Semiconductor, Inc. Method for fabricating programmable memory array structures incorporating series-connected transistor strings
JP2004326974A (ja) * 2003-04-25 2004-11-18 Toshiba Corp 半導体集積回路装置及びｉｃカード
WO2004097835A2 (en) * 2003-04-28 2004-11-11 Solid State System Co., Ltd. Nonvolatile memory structure with high speed high bandwidth and low voltage
JP3884448B2 (ja) * 2004-05-17 2007-02-21 株式会社東芝 半導体記憶装置
US7023739B2 (en) * 2003-12-05 2006-04-04 Matrix Semiconductor, Inc. NAND memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same
US7466590B2 (en) * 2004-02-06 2008-12-16 Sandisk Corporation Self-boosting method for flash memory cells
US7161833B2 (en) * 2004-02-06 2007-01-09 Sandisk Corporation Self-boosting system for flash memory cells
US7075146B2 (en) * 2004-02-24 2006-07-11 Micron Technology, Inc. 4F2 EEPROM NROM memory arrays with vertical devices
DE102005058601A1 (de) * 2004-12-27 2006-07-06 Hynix Semiconductor Inc., Icheon Flash-Speicherbauelement
US7177191B2 (en) * 2004-12-30 2007-02-13 Sandisk 3D Llc Integrated circuit including memory array incorporating multiple types of NAND string structures
US7978522B2 (en) 2006-01-09 2011-07-12 Samsung Electronics Co., Ltd. Flash memory device including a dummy cell
US7511995B2 (en) 2006-03-30 2009-03-31 Sandisk Corporation Self-boosting system with suppression of high lateral electric fields
US7440321B2 (en) 2006-04-12 2008-10-21 Micron Technology, Inc. Multiple select gate architecture with select gates of different lengths
US7951669B2 (en) * 2006-04-13 2011-05-31 Sandisk Corporation Methods of making flash memory cell arrays having dual control gates per memory cell charge storage element
KR101297283B1 (ko) * 2006-07-10 2013-08-19 삼성전자주식회사 낸드형 셀 스트링을 가지는 비휘발성 기억 장치
US7542340B2 (en) * 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
US7795080B2 (en) * 2007-01-15 2010-09-14 Sandisk Corporation Methods of forming integrated circuit devices using composite spacer structures
ITRM20070107A1 (it) 2007-02-27 2008-08-28 Micron Technology Inc Sistema di inibizione di autoboost locale con linea di parole schermata
JP5376789B2 (ja) * 2007-10-03 2013-12-25 株式会社東芝 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法
JP5231972B2 (ja) * 2008-12-18 2013-07-10 力晶科技股▲ふん▼有限公司 不揮発性半導体記憶装置
JP5788183B2 (ja) 2010-02-17 2015-09-30 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
US8897070B2 (en) 2011-11-02 2014-11-25 Sandisk Technologies Inc. Selective word line erase in 3D non-volatile memory
WO2013075067A1 (en) * 2011-11-18 2013-05-23 Aplus Flash Technology, Inc. Low voltage page buffer for use in nonvolatile memory design
US8760957B2 (en) * 2012-03-27 2014-06-24 SanDisk Technologies, Inc. Non-volatile memory and method having a memory array with a high-speed, short bit-line portion
JP5619812B2 (ja) * 2012-04-24 2014-11-05 ウィンボンドエレクトロニクス コーポレーション 半導体記憶装置
US20140229654A1 (en) * 2013-02-08 2014-08-14 Seagate Technology Llc Garbage Collection with Demotion of Valid Data to a Lower Memory Tier
US9032264B2 (en) * 2013-03-21 2015-05-12 Kabushiki Kaisha Toshiba Test method for nonvolatile memory
US9368625B2 (en) * 2013-05-01 2016-06-14 Zeno Semiconductor, Inc. NAND string utilizing floating body memory cell
US9281022B2 (en) * 2013-07-10 2016-03-08 Zeno Semiconductor, Inc. Systems and methods for reducing standby power in floating body memory devices
US9036428B1 (en) 2014-06-13 2015-05-19 Sandisk Technologies Inc. Partial block erase for a three dimensional (3D) memory
US9659636B2 (en) 2014-07-22 2017-05-23 Peter Wung Lee NAND memory array with BL-hierarchical structure for concurrent all-BL, all-threshold-state program, and alternative-WL program, odd/even read and verify operations
US9595338B2 (en) 2014-09-24 2017-03-14 Sandisk Technologies Llc Utilizing NAND strings in dummy blocks for faster bit line precharge
US20160172037A1 (en) * 2014-12-15 2016-06-16 Peter Wung Lee Novel lv nand-cam search scheme using existing circuits with least overhead

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6850439B1 (en) 2003-10-10 2005-02-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device with NAND string memory transistor controlled as block separation transistor

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Publication number Publication date
DE112017001761T5 (de) 2018-12-13
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