DE102018103229A1

DE102018103229A1 - Erstlesegegenmassnahmen in einem Speicher

Info

Publication number: DE102018103229A1
Application number: DE102018103229.3A
Authority: DE
Inventors: Deepanshu Dutta; Idan Alrod; Huai-Yuan Tseng; Amul DESAI; Jun Wan; Ken Cheah
Original assignee: SanDisk Technologies LLC
Current assignee: SanDisk Technologies LLC
Priority date: 2017-03-06
Filing date: 2018-02-14
Publication date: 2018-09-06

Abstract

Es werden Techniken zum Verbessern der Genauigkeit von Leseoperationen von Speicherzellen bereitgestellt, wobei die Schwellwertspannung der Speicherzellen sich abhängig von dem aufwärtsgekoppelten Zustand der Wortleitungen verschieben kann. In einem Zugang wird für eine Leseoperation eine repräsentative Wortleitungsspannung in einem Block detektiert und ein entsprechender Satz von Lesespannungen wird ausgewählt. In einem anderen Zugang wird ein Vor-Lese-Spannungspuls auf eine ausgewählte Wortleitung in Reaktion auf einen Lesebefehl angewandt, direkt vor dem Lesen der ausgewählten Zellen. In einem anderen Zugang wird ein Spannungspuls periodisch auf jede Wortleitung in einem Block angewandt, um die Wortleitungen in einem aufwärtsgekoppelten Zustand bereitzustellen. In einem anderen Zugang wird eine sanfte Löschung nach einer Leseoperation durchgeführt, um das Aufwärtskoppeln der Wortleitungen zu verhindern.

Description

PRIORITÄTSANSPRUCH
Diese Anmeldung ist eine Teilanmeldung von US-Patentanmeldung Nr. 15/451186 , die den Titel „First Read Countermeasures in Memory“ hat und am 6. März 2017 eingereicht wurde und hierein durch Bezugnahme in ihrer Gesamtheit aufgenommen ist.
HINTERGRUND
Die vorliegende Technologie betrifft den Betrieb von Speichervorrichtungen.
Halbleiterspeichervorrichtungen sind für die Verwendung in verschiedenen elektronischen Vorrichtungen beliebter geworden. Zum Beispiel wird nichtflüchtiger Halbleiterspeicher in Mobiltelephonen, Digitalkameras, Personal Digital Assistants, mobilen Computergeräten, nicht-mobilen Computergeräten und anderen Vorrichtungen verwendet.
Ein Ladungsspeichermaterial wie z.B. ein Floating-Gate-Material oder ein Ladungseinfangmaterial kann in solchen Speichervorrichtungen verwendet werden, um eine Ladung zu speichern, die einen Datenzustand repräsentiert. Ein Ladungseinfangmaterial kann vertikal in einer dreidimensionalen (3D) gestapelten Speicherstruktur oder horizontal in einer zweidimensionalen (2D) Speicherstruktur angeordnet sein. Ein Beispiel einer 3D-Speicherstruktur ist die Bit-Cost-Scalable-(BiCS) Architektur, die einen Stapel von alternierenden leitenden und dielektrischen Schichten aufweist.
Eine Speichervorrichtung weist Speicherzellen auf, die zum Beispiel in Strings bzw. Ketten angeordnet werden können, wobei Auswahl-Gate-Transistoren an den Enden der Kette bereitgestellt werden, um einen Kanal der Kette wahlweise mit einer Source-Leitung oder einer Bitleitung zu verbinden. Jedoch werden verschiedene Herausforderungen beim Betreiben solcher Speichervorrichtungen präsentiert.
Figurenliste

1A ist ein Blockdiagramm einer beispielhaften Speichervorrichtung.
1B stellt eine beispielhafte Speicherzelle 200 dar.
1C stellt verschiedene Merkmale dar, die hierin offenbart sind.
1D stellt ein Beispiel des Temperatur-erkennenden bzw. Temperaturerfassenden Schaltkreises 115 aus 1A dar.
2 ist ein Blockdiagramm der beispielhaften Speichervorrichtung 100, das zusätzliche Details der Steuereinheit 122 darstellt.
3 ist eine perspektivische Ansicht einer Speichervorrichtung 600, die einen Satz von Blöcken in einer Beispiel-3D-Konfiguration der Speicherstruktur 126 aus 1 aufweist.
4 stellt eine beispielhafte Querschnittsansicht eines Abschnittes eines der Blöcke aus 3 dar.
5 stellt eine graphische Darstellung bzw. einen Graphen eines SpeicherLoch-/Säulen-Durchmessers in dem Stapel aus 4 dar.
6 stellt eine Nahaufnahme des Bereiches 622 des Stapels aus 4 dar.
7A stellt eine beispielhafte Ansicht von NAND-Ketten in Unter-Blöcken in einer 3D-Konfiguration dar, die konsistent mit 4 ist.
7B stellt Wortleitungs- und SGD-Schichten in einem beispielhaften Satz von Blöcken dar, der konsistent mit 4 ist.
8A stellt eine Beispiel-Vth-Verteilung von Speicherzellen dar, wobei acht Datenzustände in einer ersten Lesebedingung verglichen mit einer zweiten Lesebedingung verwendet werden.
8B stellt Beispiel-Bit-Sequenzen für untere, mittlere und obere Datenseiten und assoziierte Lesespannungen für die Vth-Verteilungen aus 8A dar.
9 stellt eine Wellenform einer Beispiel-Programmier-Operation dar.
10A stellt eine graphische Darstellung von Beispiel-Wellenformen in einer Programmieroperation dar, wobei das Aufwärtskoppeln bzw. Coupling up einer Wortleitungsspannung gezeigt ist.
10B stellt eine graphische Darstellung einer Kanalspannung (Vch) dar, die 10A entspricht.
10C stellt eine graphische Darstellung von Beispiel-Wellenformen in einer Leseoperation dar, die das Aufwärtskoppeln einer Wortleitungsspannung zeigt.
10D stellt eine graphische Darstellung einer Kanalspannung (Vch) dar, die 10A entspricht.
10E stellt die Wellenformen aus 10C dar, wobei ein Abklingen der aufwärtsgekoppelten Spannung der Wortleitung gezeigt wird.
10F stellt eine graphische Darstellung einer Kanalspannung dar, die konsistent mit 10E ist.
10G stellt eine graphische Darstellung einer Vth einer Speicherzelle dar, die mit der aufwärtsgekoppelten Wortleitung verbunden ist, konsistent mit 10E und 10F.
11A stellt Steuer-Gate- und Kanal-Spannungen auf einer Speicherzelle dar, die als ein Kondensator agiert, wenn die Steuer-Gate-Spannung in einer Erkennungsoperation bzw. Erfassungsoperation gesenkt wird.
11B stellt einen Abschnitt einer Speicherzelle dar, wobei eine Elektroneninjektion in einen Ladungseinfangbereich während des schwachen Programmierens gezeigt wird.
12A stellt eine Konfiguration einer beispielhaften Speicherkette dar, direkt bevor Wortleitungen an dem Ende einer Erfassungsoperation entladen werden.
12B stellt eine Konfiguration einer beispielhaften Speicherkette dar, direkt nachdem Wortleitungen an dem Ende eine Erfassungsoperation entladen werden.
12C stellt eine Konfiguration einer beispielhaften Speicherkette dar, wenn Wortleitungen durch den Kanal gekoppelt werden.
12D stellt eine Konfiguration einer beispielhaften Speicherkette dar, wenn Wortleitungen das Aufwärtskoppeln beendet haben.
13A stellt einen Beispielprozess dar, der konsistent mit Block 10 in 1C ist.
13B stellt eine graphische Darstellung einer Verschiebung in Vth für verschiedene Datenzustände gegen die Zeit auf.
13C stellt eine graphische Darstellung dar, die einen Trend einer Lesespannung gegen eine detektierte Wortleitungsspannung zeigt.
13D stellt eine graphische Darstellung einer Lesespannung gegen eine detektierte Wortleitungsspannung dar, wobei zwei Sätze von Lesespannungen in einer Beispielimplementierung aus 13C verwendet werden.
13E stellt einen anderen Beispielprozess dar, der konsistent mit Block 10 in 1C ist.
14A stellt einen Beispielprozess dar, der konsistent mit Block 11 in 1C ist.
14B stellt einen anderen Beispielprozess dar, der konsistent mit Block 11 in 1C ist.
15A stellt eine graphische Darstellung von beispielhaften Wellenformen in einer Leseoperation ähnlich zu 10C dar, wobei ein Vor-Lese-Spannungspuls vor der Leseoperation angewandt wird.
15B stellt eine graphische Darstellung einer Kanalspannung (Vch) dar, die 15A entspricht.
15C stellt eine graphische Darstellung einer Vor-Lese-Spannungspulszeitdauer gegen eine Zeit seit einer letzten Erfassungsoperation dar, konsistent mit Schritt 1402b des Prozesses aus 14A.
15D stellt eine graphische Darstellung einer Vor-Lese-Spannungspulszeitdauer gegen eine detektierte Wortleitungsspannung dar, konsistent mit Schritt 1402c des Prozesses aus 14A.
15E stellt eine graphische Darstellung einer Vor-Lesespannungszeitdauer gegen eine Temperatur dar, konsistent mit Schritt 1402d des Prozesses aus 14A.
15F stellt eine graphische Darstellung einer Fehlerzählung gegen eine Programmpulsbreite dar, konsistent mit dem Prozess aus 14A.
16A stellt einen Beispielprozess dar, der konsistent mit Block 12 in 1C ist.
16B stellt eine graphische Darstellung von periodischen Spannungspulsen dar, die konsistent mit dem Prozess aus 16A sind.
16C stellt eine graphische Darstellung einer Kanalspannung dar, die konsistent mit 16B ist.
16D stellt eine graphische Darstellung einer Pulsperiode gegen eine Temperatur dar, konsistent mit Block 1602a aus 16A.
17A stellt einen Beispielprozess dar, der konsistent mit Block 13 in 1C ist.
17B stellt eine graphische Darstellung von Beispiel-Lösch-Spannungen dar, die auf ein Substrat in einer normalen Lösch-Operation angewandt werden.
17C stellt eine graphische Darstellung von Verifikationsspannungen dar, die auf Wortleitungen in einem Block angewandt werden, der konsistent mit 17B ist.
18A stellt eine Konfiguration der beispielhaften Speicherkette 1200 aus 12A dar, wenn Löcher in den Kanal von dem Substrat eingeleitet werden und der Kanal beginnt, in einer sanften Löschoperation, die konsistent mit Schritt 1702 aus 17 ist, sich zu neutralisieren.
18B stellt eine Konfiguration einer beispielhaften Speicherkette dar, wenn der Kanal in einer sanften Löschoperation, die konsistent mit Schritt 1702 aus 17 und 18A ist, vollkommen neutralisiert ist.
19A stellt eine graphische Darstellung von beispielhaften Wellenformen in einer Leseoperation dar, die von einer sanften Löschung gefolgt wird.
19B stellt eine Kanalspannung während einer sanften Löschung dar.
19C stellt eine SGS-Transistor-Spannung während einer sanften Löschung dar.
19D stellt eine p-Quellen-Spannung während einer sanften Löschung dar.
20A stellt eine Konfiguration einer Beispielspeicherkette dar, direkt nachdem Wortleitungen an dem Ende einer Erfassungsoperation entladen werden, wobei SGD- und SGS-Transistorspannungen unter Verwendung einer Kopplung in einer sanften Löschoperation, die konsistent mit Schritt 1702 aus 17 ist, gesenkt werden.
20B stellt eine Konfiguration einer Beispielspeicherkette dar, direkt nachdem Wortleitungen an dem Ende einer Erfassungsoperation entladen werden, wobei SGD- und SGS-Transistorspannungen unter Verwendung einer angesteuerten negativen Spannung in einer sanften Löschoperation, die konsistent mit Schritt 1702 aus 17 ist, gesenkt werden.
20C stellt eine Konfiguration einer Beispielspeicherkette dar, wenn Löcher in den Kanal von den SGD- und SGS-Transistoren unter Verwendung von GIDL eingeleitet werden und der Kanal beginnt, in einer sanften Löschoperation, die konsistent mit Schritt 1702 aus 17 und mit 10A oder 20B ist, sich zu neutralisieren.
21A stellt eine graphische Darstellung von Beispielwellenformen in einer Leseoperation dar, gefolgt von einer sanften Löschung gefolgt, in der die Passierspannung auf VpassL herunterfährt, bevor sie auf 0V herunterfährt, was konsistent mit 20A und 20C ist.
21B stellt eine Kanalspannung während eines Beispiels einer sanften Löschung dar.
21C stellt eine SGS- und/oder SGD-Transistorspannung während eines Beispiels einer sanften Löschung dar.
21D stellt eine p-Quellen-Spannung während eines Beispiels einer sanften Löschung dar.
22A stellt eine graphische Darstellung von Beispielwellenformen in einer Leseoperation dar, die von einer sanften Löschung gefolgt ist.
22B stellt eine Kanalspannung während eines Beispiels einer sanften Löschung dar.
22C stellt eine SGS- und/oder SGD-Transistor-Spannung während eines Beispiels einer sanften Löschung dar.
22D stellt eine p-Quellenspannung während eines Beispiels einer sanften Löschung dar.
23 stellt ein Beispielblockdiagramm eines Erfassungsblocks 51 in der Spaltensteuerschaltung aus 1A dar.
24A stellt einen Beispielschaltkreis zum Bereitstellen von Spannungen gegenüber Blöcken von Speicherzellen dar.
24B stellt einen Beispielschaltkreis dar, der konsistent mit 24B ist, zum Detektieren einer Wortleitungsspannung, konsistent mit dem Prozess aus 13A.
25 stellt eine Speichervorrichtung 2500 dar, in der ein Spannungspuls für mehrere Chips, jeweils für einen Chip bzw. einen Chip zu je einem Zeitpunkt, durchgeführt wird, konsistent mit dem Prozess aus 16A.

Detaillierte Beschreibung
Es werden Techniken bereitgestellt zum Verbessern der Genauigkeit von Leseoperationen in einer Speichervorrichtung. Eine entsprechende Speichervorrichtung wird auch bereitgestellt.
In einigen Speichervorrichtungen werden Speicherzellen miteinander verbunden wie z.B. in NAND-Ketten in einem Block oder Unterblock. Jede NAND-Kette weist eine Anzahl von Speicherzellen auf, die in Serie zwischen einem oder mehreren Drain-Seiten-SG-Transistoren (SGD-Transistoren) an einer Drain-Seite der NAND-Kette, die mit einer Bitleitung verbunden ist, und einem oder mehreren Source-Seiten-SG-Transistoren (SGS-Transistoren) an einer Source-Seite des NAND-Strings, der mit einer Source-Leitung verbunden ist, verbunden sind. Ferner können die Speicherzellen mit einer gemeinsamen Steuer-Gate-Leitung (z.B. Wortleitung) angeordnet werden, die als ein Steuer-Gate agiert. Ein Satz von Wortleitungen erstreckt sich von der Source-Seite eines Blocks zu der Drain-Seite eines Blocks. Speicherzellen können in anderen Typen von Ketten und auch auf andere Arten verbunden werden.
Die Speicherzellen können Datenspeicherzellen, die geeignet sind, um Nutzerdaten zu speichern, und Dummy- oder Nicht-Daten-Zellen aufweisen, die nicht geeignet sind, um Nutzerdaten zu speichern. Eine Dummy-Wortleitung ist mit einer Dummy-Speicherzelle verbunden. Eine oder mehrere Dummy- Speicherzellen können an den Drain- und/oder Source-Enden einer Kette von Speicherzellen bereitgestellt werden, um einen allmählichen Übergang in einem Kanalgradienten bereitzustellen.
Während einer Programmieroperation werden die Speicherzellen gemäß einer Wortleitungsprogrammierreihenfolge programmiert. Zum Beispiel kann das Programmieren bei der Wortleitung an der Source-Seite des Blocks starten und sich zu der Wortleitung an der Drain-Seite des Blocks fortsetzen. In einem Zugang wird jede Wortleitung vollständig programmiert bevor eine nächste Wortleitung programmiert wird. Zum Beispiel wird eine erste Wortleitung WL0 unter Verwendung von einem oder mehreren Programmierdurchgängen programmiert, bis das Programmieren beendet ist. Als nächstes wird eine zweite Wortleitung WL1 unter Verwendung eines oder mehrerer Programmierdurchgänge programmiert, bis das Programmieren beendet ist und so weiter. Ein Programmierdurchgang kann einen Satz von zunehmenden Programmspannungen aufweisen, die auf die Wortleitung in jeweiligen Programmschleifen oder Programmverifikationsiterationen angewandt werden wie es beispielsweise in 9 dargestellt ist. Verifikationsoperationen können nach jeder Programmspannung durchgeführt werden, um zu bestimmen, ob die Speicherzellen das Programmieren beendet haben. Wenn das Programmieren für eine Speicherzelle beendet ist, kann es von weiterer Programmierung ausgeschlossen werden, während sich das Programmieren für andere Speicherzellen in nachfolgenden Programmschleifen fortsetzt.
Die Speicherzellen können auch gemäß einer Unterblockprogrammierreihenfolge programmiert werden, wobei Speicherzellen in einem Unterblock oder einem Abschnitt eines Blockes programmiert werden, bevor Speicherzellen in einem anderen Unterblock programmiert werden.
Jede Speicherzelle kann mit einem Datenzustand gemäß Schreibdaten in einem Programmbefehl assoziiert werden. Basierend auf ihrem Datenzustand wird eine Speicherzelle entweder in dem gelöschten Zustand verbleiben oder zu einem programmierten Datenzustand programmiert werden. Zum Beispiel gibt es in einer Ein-Bit-Pro-Zelle-Speichervorrichtung zwei Datenzustände einschließlich dem gelöschten Zustand und dem programmierten Zustand. In einer Zwei-Bit-pro-Zelle-Speichervorrichtung gibt es vier Datenzustände einschließlich dem gelöschten Zustand und drei höhere Datenzustande, die als die A-, B-, und C- Datenzustände bezeichnet werden. In einer Drei-Bit-pro-Zelle-Speichervorrichtung gibt es ach Datenzustände einschließlich den gelöschten Zustand und sieben höhere Datenzustände, die als die A-, B-, C-, D-, E-, F- und G-Datenzustände (siehe 8A) bezeichnet werden. In einer Vier-Bit-pro-Zelle-Speichervorrichtung gibt es sechzehn Datenzustände einschließlich dem gelöschten Zustand und fünfzehn höhere Datenzustände. Die Datenzustände können als die S0-, S1-, S2-, S3-, S4-, S5-, S6-, S7-, S8-, S9-, S10-, S11-, S12-, S13-, S14- und S15- Datenzustände bezeichnet werden, wobei S0 der gelöschte Zustand ist.
Nachdem die Speicherzellen programmiert sind, können die Daten in einer Leseoperation abgerufen werden. Eine Leseoperation kann das Anwenden einer Serie von Lesespannungen auf eine Wortleitung einschließen, während die Erfassungsschaltung bestimmt, ob Zellen, die mit der Wortleitung verbunden sind, in einem leitfähigen oder einem nichtleitfähigen Zustand sind. Wenn eine Zelle in einem nicht-leitfähigen Zustand ist, überschreitet die Vth der Speicherzellen die Lesespannung. Die Lesespannungen werden bei Niveaus eingestellt, von denen erwartet wird, dass sie zwischen den Schwellwertspannungsniveaus von angrenzenden Datenzuständen sind.
Jedoch ist beobachtet worden, dass der Vth einer Speicherzelle abhängig davon, wann die Leseoperation auftritt, variieren kann. Zum Beispiel kann die Vth in den Speicherzellen abhängig von einem aufwärtsgekoppelten Zustand der Wortleitungen variieren, wenn die Leseoperation auftritt. Eine „erste Lese-“ Bedingung kann als eine solche definiert werden, in der die Wortleitungen nicht aufwärtsgekoppelt sind und eine „zweite Lese-“ Bedingung kann als eine solche definiert werden, in der die Wortleitungen aufwärtsgekoppelt sind.
Die Speicherzellen können in der erste Lesebedingung nach einem Power-on-Ereignis in der Speichervorrichtung sein. Wenn die Speichervorrichtung zur Verwendung in Betrieb genommen wird, kann eine Operation auftreten, die eine Überprüfung nach schlechten Blocks durchführt. Diese Operation schließt das Anwenden von 0V oder einer anderen niedrigen Spannung auf die Wortleitungen ein. Als ein Ergebnis wird jedes Aufwärtskoppeln der Wortleitungsspannungen entladen.
Die Wortleitungen können auch in einem Block entladen werden, wenn die Wortleitungsspannungen auf ein niedriges Niveau eingestellt sind. Dies kann auftreten, wenn der Block inaktiv ist, während eine Operation in einem anderen Block durchgeführt wird. Die Zellen können auch in der ersten Lesebedingung sein, nachdem ein signifikanter Zeitbetrag nach einer letzten Erfassungsoperation vorbeigegangen ist, da die Wortleitungen sich mit der Zeit entladen. Das Aufwärtskoppeln der Wortleitungen bewirkt eine Vth-Verschiebung in den Zellen aufgrund von unbeabsichtigtem Programmieren oder Löschen. Da die Wortleitungen nicht signifikant aufwärtsgekoppelt sind, während sie in der ersten Lesebedingung sind, tritt diese Vth nicht auf.
Die Zellen können in der zweiten Lesebedingung sein, wenn das Lesen kurz, d.h. Sekunden oder Minuten nach einer letzten Erfassungsoperation auftritt. Da die Wortleitungen relativ stark aufwärtsgekoppelt sind, während sie in der zweiten Lesebedingung sind, gibt es ein Programmieren oder Löschen der Zellen aufgrund der Wortleitungsspannung und eine entsprechende Verschiebung in der Vth. Insbesondere können die Wortleitungen mit aufwärtsgekoppelter Spannung ein schwaches Programmieren von Zellen bewirken, die eine relativ niedrige Vth aufweisen, niedriger als die aufwärtsgekoppelte Spannung, d.h. Zellen in niedrigeren programmierten Datenzuständen, was in einer Vth-Heraufverschiebung für diese Zellen resultiert. Auch kann es ein schwaches Löschen von Zellen geben, die eine relativ hohe Vth aufweisen,, höher als die aufwärtsgekoppelte Spannung, d.h. Zellen in höheren programmierten Datenzuständen, was in einer Vth-Herunterverschiebung für diese Zellen resultiert.
Die Zellen gehen allmählich von der zweiten Lesebedingung zu der ersten Lesebedingung über die Zeit über, z.B. eine Stunde, wenn die Wortleitungen entladen werden.
Das Aufwärtskoppeln der Wortleitungsspannung wird von den Spannungen einer Erfassungsoperation wie z.B. einer Verifikationsoperation bewirkt, die in Verbindung mit einer Programmieroperation oder einer Leseoperation auftritt, die auftritt, nachdem eine Programmieroperation beendet ist. Das Erfassen der Zellen schließt die Anwendung einer Erfassungsspannung (z.B. einer Lese-/Verifikationsspannung) auf eine ausgewählte Wortleitung ein. Zu derselben Zeit wird eine Lesepassierspannung auf die nicht ausgewählten Wortleitungen angewandt und dann herabtransformiert. Diese Herabtransformation reduziert eine Kanalspannung temporär aufgrund kapazitiver Kopplung. Wenn die Kanalspannung sich wieder zurück zu ihrem nominalen Niveau erhöht, bewirkt dies eine Erhöhung oder Aufwärtskopplung der Wortleitungsspannungen auch aufgrund kapazitiver Kopplung. Für Zellen in niedrigeren Datenzuständen sinkt die Vth allmählich, wenn Elektronen, die in dem Ladungseinfangmaterial der Zellen eingefangen sind, wieder freigegeben werden und zu dem Kanal zurückkehren. Für Zellen in den höheren Datenzuständen nimmt die Vth allmählich zu, wenn Elektronen von dem Kanal entfernt werden. Siehe 8A.
Wenn eine Leseoperation auftritt, ist es nicht bekannt, ob die Zellen in der ersten oder zweiten Lesebedingung sind oder vielleicht irgendwo zwischen diesen zwei Bedingungen. Ein Zugang ist, die vergangene Zeit seit einem Power-on-Ereignis oder einer vorhergehenden Erfassungsoperation zu verfolgen. Jedoch gibt diese vergangene Zeit gegebenenfalls nicht genau an, ob die Wortleitungen aufwärtsgekoppelt sind oder das Ausmaß der Aufwärtskopplung, da andere Faktoren wie z.B. Umweltfaktoren und Prozessvariationen relevant sein können. Darüber hinaus würde die getrennte Verfolgung jedes Blocks benötigt werden.
Die Techniken, die hierin bereitgestellt werden, adressieren die obigen und andere Themen.
1C stellt verschiedene Merkmale dar, die hierin offenbart sind. Ein erstes Merkmal umfasst das Detektieren eines aufwärtsgekoppelten Zustandes von Wortleitungen und das Einstellen von Lesespannungen entsprechend (Block 10). Ein zweites Merkmal umfasst das Anwenden eines Vor-Lesespannungspulses direkt vor einer Leseoperation (Block 11). Ein drittes Merkmal umfasst das periodische Anwenden eines Spannungspulses auf sämtliche Wortleitungen im Block (Block 12). Dies kann unabhängig von einem Lesebefehl auftreten und schließt das Auffrischen der Schwellwertspannungen der Speicherzellen auf die zweite Lesebedingung ein. Ein viertes Merkmal umfasst das Durchführen einer sanften Löschung direkt nach einer Lese- oder Programmieroperation (Block 13).
Verschiedene andere Merkmale und Vorteile sind unten beschrieben.
1A ist ein Blockdiagramm einer beispielhaften Speichervorrichtung. Die Speichervorrichtung 100 wie z.B. ein nichtflüchtiges Speichersystem, kann einen oder mehrere Speicherchips 108 aufweisen. Der Speicherchip 108 bzw. die Speicherchips 108 weisen/weist eine Speicherstruktur 126 von Speicherzellen auf wie z.B. einen Array von Speicherzellen, eine Steuerschaltung 110 und Lese-/Schreib-Schaltkreise 128. Die Speicherstruktur 126 ist durch Wortleitungen über einen Reihendekoder 124 und durch Bitleitungen über einen Spaltendekoder 132 adressierbar. Die Lese-/Schreib-Schaltkreise 128 weisen mehrere Erfassungsblöcke 51, 52, ..., 53 (Erfassungsschaltung) auf und erlauben, dass eine Seite von Speicherzellen parallel gelesen oder programmiert wird. Typischerweise ist eine Steuereinheit 122 in derselben Speichervorrichtung 100 (z.B. eine entfernbare Speicherkarte) wie die eine oder die mehreren Speicherchips 108 vorgesehen. Die Steuereinheit kann getrennt von der/den Speicherchip(s) sein. Befehle und Daten werden zwischen dem Host 140 und der Steuereinheit 122 über einen Datenbus 120 und zwischen der Steuereinheit und dem einen oder den mehreren Speicherchips 108 über Leitungen 118 transferiert.
Die Speicherstruktur kann 2D oder 3D sein. Die Speicherstruktur kann einen oder mehrere Arrays von Speicherzellen aufweisen einschließlich einen 3D-Array. Die Speicherstruktur kann eine monolithische 3D-Speicherstruktur aufweisen, in der mehrere Speicher-Niveaus oberhalb (und nicht in) eines einzelnen Substrats wie z.B. einem Wafer mit keinen dazwischenkommenden Substraten gebildet werden. Die Speicherstruktur kann jeden Typ eines nichtflüchtigen Speichers aufweisen, der monolithisch in einem oder mehreren physikalischen Niveaus von Speicherzellen mit einem aktiven Bereich, der oberhalb eines Siliziumsubstrats angeordnet ist, gebildet ist. Die Speicherstruktur kann in einem nichtflüchtigen Speicher vorliegen mit einer Schaltung, die mit der Operation der Speicherzellen assoziiert ist, ob die assoziierte Schaltung oberhalb oder innerhalb des Substrats vorliegt.
Die Steuerschaltung 110 kooperiert mit den Lese-/Schreib-Schaltkreisen 128, um Speicheroperationen auf der Speicherstruktur 126 durchzuführen und weist eine Zustandsmaschine 112, einen auf dem Chip befindlichen Adressdekoder 114 und ein Leistungssteuermodul 116 auf. Die Zustandsmaschine 112 stellt eine Chip-Niveau-Steuerung von Speicheroperationen bereit. Die Zustandsmaschine kann eine Uhr 112a aufweisen, um eine vergangene Zeit seit einer letzten Erfassungsoperation zu bestimmen, wie unten weiter diskutiert wird. Ein Speicherbereich 113 kann bereitgestellt werden, z.B. für Sätze einer Lesespannung, wie ferner unten beschrieben ist. Allgemein kann der Speicherbereich 113 operative Parameter und Software/Code speichern. Ein Timer 113a kann verwendet werden, um zu bestimmen, wann periodisch ein Spannungspuls auf Wortleitungen angewandt werden soll, wie unten in Verbindung mit 13E und 16A zum Beispiel beschrieben. Ein Temperatursensor 115 kann auch bereitgestellt werden. Siehe 1D.
In einer Ausführungsform ist die Zustandsmaschine durch die Software programmierbar. In anderen Ausführungsformen verwendet die Zustandsmaschine keine Software und ist völlig in der Hardware implementiert (z.B. elektrische Schaltkreise).
Der auf dem Chip befindliche Adressdekoder 114 stellt eine Adressschnittstelle zwischen dem, was von dem Host oder einer Speichersteuereinheit verwendet wird und der Hardwareadresse, die von den Dekodern 124 und 132 verwendet wird, bereit. Das Leistungssteuermodul 116 steuert die Leistung und Spannungen, mit denen Wortleitungen, Auswahl-Gate-Leitungen und Bitleitungen während der Speicheroperationen versorgt werden. Sie kann Treiber für Wortleitungen, SGS- und SGD-Transistoren und Source-Leitungen aufweisen. Siehe 24. Die Erfassungsblöcke können Bitleitungstreiber in einem Zugang aufweisen. Ein SGS-Transistor ist ein Auswahl-Gate-Transistor an einem Source-Ende einer NAND-Kette und ein SGD-Transistor ist ein Auswahl-Gate-Transistor an einem Drain-Ende einer NAND-Kette.
In einigen Implementierungen können einige der Komponenten kombiniert werden. In verschiedenen Designs können eine oder mehrere Komponenten (alleine oder in Kombination), die nicht die Speicherstruktur 126 sind, als zumindest ein Steuerschaltkreis betrachtet werden, der konfiguriert ist, um die Techniken durchzuführen, die hierin beschrieben sind einschließlich der Schritte der Prozesse, die hierin beschrieben sind. Zum Beispiel kann ein Steuerschaltkreis jedes von oder eine Kombination von einer Steuerschaltung 110, einer Zustandsmaschine 112, Dekodern 114 und 132, einem Leistungssteuermodul 116, Erfassungsblöcken 51, 52, ..., 53, Lese-/Schreibschaltkreisen 128, einer Steuereinheit 122 und so weiter aufweisen.
Die nicht auf dem Chip befindliche Steuereinheit 122 (die in einer Ausführungsform ein elektrischer Schaltkreis ist) kann einen Prozessor 122c, Speichervorrichtungen (Speicher) wie z.B. ROM 122a und RAM 122b und eine FehlerKorrektur-Code- (ECC) Engine 245 aufweisen. Die ECC-Engine kann eine Anzahl von Lesefehlern korrigieren.
Eine Speicherschnittstelle 122d kann auch bereitgestellt werden. Die Speicherschnittstelle in Kommunikation mit ROM, RAM und einem Prozessor, ist ein elektrischer Schaltkreis, der eine elektrische Schnittstelle zwischen der Steuereinheit und dem/den Speicherchip(s) bereitstellt. Zum Beispiel kann die Speicherschnittstelle das Format oder Timing von Signalen ändern, einen Puffer bereitstellen, von Wellen isolieren, I/O verriegeln und so weiter. Der Prozessor kann Befehle an die Steuerschaltung (oder jede andere Komponente des Speicherchips) über die Speicherschnittstelle 122d ausgeben.
Die Speichervorrichtung weist einen Code wie z.B. einen Satz von Instruktionen auf und der Prozessor ist betreibbar, um den Satz von Instruktionen auszuführen, um die Funktionalität bereitzustellen, die hierin beschrieben ist. Alternativ oder zusätzlich kann der Prozessor auf Code von einer Speichervorrichtung 126a der Speicherstruktur wie z.B. einem reservierten Bereich von Speicherzellen in einer oder mehreren Wortleitungen zugreifen.
Zum Beispiel kann Code von der Steuereinheit verwendet werden, um auf die Speicherstruktur wie z.B. für Programmier- Lese und Schreiboperationen zuzugreifen. Der Code kann Boot-Code und Steuer-Code (z.B. einen Satz von Instruktionen) aufweisen. Der Boot-Code ist Software, die die Steuereinheit während eines Boot- oder Inbetriebnahmeprozesses initialisiert und der Steuereinheit ermöglicht, auf die Speicherstruktur zuzugreifen. Der Code kann von der Steuereinheit verwendet werden, um eine oder mehrere Speicherstrukturen zu steuern. Während des Einschaltens ruft der Prozessor 122c den Boot-Code von dem ROM 122a oder der Speichervorrichtung 126 zur Ausführung ab und der Boot-Code initialisiert die Systemkomponenten und lädt den Steuer-Code in den RAM 122b. Sobald der Steuer-Code in den RAM geladen ist, wird er von dem Prozessor ausgeführt. Der Steuer-Code weist Treiber auf, um grundlegende Aufgaben durchzuführen wie z.B. das Steuern und Zuweisen von Speicher, das Priorisieren des Verarbeitens der Instruktionen und das Steuern von Eingangs- und Ausgangs-Anschlüssen.
Allgemein kann der Steuer-Code Instruktionen aufweisen, um die Funktionen durchzuführen, die hierin beschrieben sind einschließlich der Schritte der Flussdiagramme, die weiter unten beschrieben sind und die Spannungs-Wellenformen bereitzustellen einschließlich derjenigen, die weiter unten diskutiert werden. Ein Steuerschaltkreis kann konfiguriert sein, um die Instruktionen auszuführen, um die Funktionen durchzuführen, die hierin beschrieben sind.
In einer Ausführungsform ist der Host eine Berechnungsvorrichtung (z.B. Laptop, Desktop, Smartphone, Tablet, Digitalkamera), die einen oder mehrere Prozessoren aufweist, eine oder mehrere prozessorlesbare Speichervorrichtungen (RAM, ROM, Flash-Speicher, Festplattenlaufwerk, Solid-State-Speicher), die prozessorlesbaren Code (z.B. Software) zum Programmieren des einen oder der mehreren Prozessoren speichern, um die Verfahren, die hierin beschrieben sind, durchzuführen. Der Host kann auch zusätzlichen Systemspeicher aufweisen, eine oder mehrere Eingangs-/Ausgangs- Schnittstellen und/oder eine oder mehrere Eingangs-/Ausgangs-Vorrichtungen in Kommunikation mit dem einen oder den mehreren Prozessoren.
Andere Typen von nichtflüchtigem Speicher können zusätzlich zu dem NAND-Flash-Speicher verwendet werden.
Halbleiterspeichervorrichtungen weisen flüchtige Speichervorrichtungen wie z.B. Dynamic Random Access Memory- („DRAM) oder Static Random Access Memory- („SRAM“) Vorrichtungen, nichtflüchtige Speichervorrichtungen wie z.B. Resistive Random Access Memory („ReRAM“), Electrically Erasable Programmable Read Only Memory („EEPROM“), Flash-Speicher (was auch als eine Untermenge von EEPROM betrachtet werden kann), Ferroelectric Random Access Memory („FRAM“) und Magnetoresistive Random Access Memory („MRAM“) und andere Halbleiterelemente auf, die in der Lage sind, Information zu speichern. Jeder Typ Speichervorrichtung kann verschiedene Konfigurationen aufweisen. Zum Beispiel können Flash-Speicher-Vorrichtungen in einer NAND- oder einer NOR-Konfiguration konfiguriert sein.
Die Speichervorrichtungen können aus passiven und/oder aktiven Elementen gebildet sein, in sämtlichen Kombinationen. Als nichtbeschränkendes Beispiel weisen passive Halbleiterspeicherelemente ReRAM-Speicherelemente auf, die in einigen Ausführungsformen ein Widerstands-Schaltungs-Speicherelement aufweisen wie z.B. ein Anti-Fuse- oder Phasenänderungsmaterial und optional ein Führungselement wie z.B. eine Diode oder ein Transistor. ferner weisen als nichtbeschränkendes Beispiel aktive Halbleiterelemente EEPROM und Flash-Speichervorrichtungselemente auf, die in einigen Ausführungsformen Elemente aufweisen, die einen Ladungsspeicherbereich enthalten wie z.B. ein Floating-Gate, leitende Nanopartikel oder ein Ladungsspeicherdielektrisches Material.
Mehrere Speicherelemente können konfiguriert werden, so dass sie in Serie verbunden werden oder so dass auf jedes Element individuell zugreifbar ist. Als ein nichtbeschränkendes Beispiel enthalten Flash-Speicher-Vorrichtungen in einer NAND-Konfiguration (NAND-Speicher) typischerweise Speicherelemente, die in Serie verbunden sind. Eine NAND-Kette ist ein Beispiel eines Satzes von Serienverbundenen Transistoren, die Speicherzellen und SG-Transistoren aufweisen.
Ein NAND-Speicher-Array kann konfiguriert sein, so dass der Array aus mehreren Ketten von Speicher zusammengesetzt ist, in dem eine Kette auf mehreren Speicherelementen zusammengesetzt ist, die eine einzelne Bitleitung teilen und auf die als Gruppe zugegriffen wird. Alternativ können Speicherelemente konfiguriert sein, so dass auf jedes Element individuell zugreifbar ist, z.B. ein NOR-Speicher-Array. NAND- und NOR-Speicherkonfigurationen sind Beispiele und Speicherelemente können auf andere Weise konfiguriert sein.
Die Halbleiterspeicherelemente, die innerhalb und/oder über einem Substrat angeordnet sind, können in zwei oder drei Dimensionen angeordnet werden, wie z.B. eine 2D-Speicherstruktur oder eine 3D-Speicherstruktur.
In einer 2D-Speicherstruktur sind die Halbleiterspeicherelemente in einer einzelnen Ebene oder einem einzelnen Speichervorrichtungsniveau angeordnet. Typischerweise sind in einer 2D-Speicherstruktur Speicherelemente in einer Ebene (z.B. in einer x-y-Richtungsebene) angeordnet, die sich im Wesentlichen parallel zu einer hauptsächlichen Oberfläche eines Substrats, das die Speicherelemente stützt, erstreckt. Das Substrat kann ein Wafer sein, über oder in dem die Schicht der Speicherelemente ausgebildet sind oder es kann ein Trägersubstrat sein, das an den Speicherelementen befestigt wird, nachdem diese gebildet werden. Als ein nichtbeschränkendes Beispiel kann das Substrat einen Halbleiter wie z.B. Silizium aufweisen.
Die Speicherelemente können in dem einzelnen Speichervorrichtungsniveau in einem geordneten Array wie z.B. in einer Mehrzahl von Reihen und/oder Spalten angeordnet werden. Jedoch können die Speicherelemente in nichtregulären oder nichtorthogonalen Konfigurationen angeordnet werden. Die Speicherelemente können jedes zwei oder mehrere Elektroden oder Kontaktleitungen aufweisen wie z.B. Bitleitungen und Wortleitungen.
Ein 3D-Speicher-Array ist angeordnet, so dass Speicherelemente mehrere Ebenen oder mehrere Speichervorrichtungsniveaus besetzen, wodurch sie eine Struktur in drei Dimensionen bilden (d.h. in der x-, y- und z-Richtung, wobei die z-Richtung im Wesentlichen senkrecht und die x- und y- Richtung im Wesentlichen parallel zu der hauptsächlichen Oberfläche des Substrats sind).
Als nichtbeschränkendes Beispiel kann eine 3D-Speicherstruktur vertikal als ein Stapel von mehreren 2D-Speichervorrichtungsniveaus angeordnet sein. Als ein anderes nichtbeschränkendes Beispiel kann ein 3D-Speicher-Array als mehrere vertikale Spalten (z.B. Spalten, die sich im Wesentlichen senkrecht zu der hauptsächlichen Oberfläche des Substrats erstrecken, d.h. in der y-Richtung) angeordnet sein, wobei jede Spalte mehrere Speicherelemente aufweist. Die Spalten können in einer 2D-Konfiguration angeordnet sein, z.B. in einer x-y-Ebene, was in einer 3D-Anordnung von Speicherelementen mit Elementen auf mehreren vertikal gestapelten Speicherebenen resultiert. Andere Konfigurationen von Speicherelementen in drei Dimensionen können auch einen 3D-Speicher-Array konstituieren.
Als ein nichtbeschränkendes Beispiel können in einem 3D-NAND-Speicher-Array die Speicherelemente miteinander gekoppelt sein, um eine NAND-Kette innerhalb eines einzelnen horizontalen (z.B. x-y-) Speichervorrichtungsniveaus zu bilden. Alternativ können die Speicherelemente miteinander gekoppelt sein, um eine vertikale NAND-Kette zu bilden, die mehrere horizontale Speichervorrichtungsniveaus überquert. Andere 3D-Konfigurationen können vorgestellt werden, wobei einige NAND-Ketten Speicherelemente in einem einzelnen Speicherniveau enthalten, während andere Ketten Speicherelemente enthalten, die mehrere Speicherniveaus überspannen. 3D-Speicher-Array können auch in einer NOR-Konfiguration und in einer ReRAM-Konfiguration entworfen werden.
Typischerweise werden in einem monolithischen 3D-Speicher-Array ein oder mehrere Speichervorrichtungsniveaus oberhalb eines einzelnen Substrats gebildet. Optional kann der monolithische 3D-Speicher-Array auch eine oder mehrere Speicherschichten aufweisen, die zumindest teilweise innerhalb des einzelnen Substrats sind. Als ein nichtbeschränkendes Beispiel kann das Substrat einen Halbleiter wie z.B. Silizium aufweisen. In einem monolithischen 3D-Array sind die Schichten, die jedes Speichervorrichtungsniveau des Arrays konstituieren, typischerweise auf den Schichten der eigentlichen Speichervorrichtungsniveaus des Arrays ausgebildet. Jedoch können Schichten von angrenzenden Speichervorrichtungsniveaus eines monolithischen 3D-Speicher-Arrays geteilt werden oder dazwischenkommende Schichten zwischen Speichervorrichtungsniveaus aufweisen.
2D-Arrays können separat ausgebildet werden und dann zusammengepackt werden, um eine nicht-monolithische Speichervorrichtung mit mehreren Speicherschichten zu bilden. Zum Beispiel können nichtmonolithische gestapelte Speicher konstruiert werden durch Ausbilden von Speicherniveaus auf separaten Substraten und Übereinanderstapeln der Speicherniveaus. Die Substrate können verdünnt werden oder von den Speichervorrichtungsniveaus entfernt werden vor dem Stapeln, aber da die Speichervorrichtungsniveaus ursprünglich über separaten Substraten gebildet sind, sind die resultierenden Speicher-Arrays nicht monolithische 3D-Speicher-Arrays. Ferner können mehrere 2D-Speicher-Arrays oder 3D-Speicher-Arrays (monolithische oder nicht-monolithische) auf separaten Chips gebildet und dann zusammengepackt werden, um eine gestapelte Chip-Speichervorrichtung zu bilden.
Typischerweise wird eine assoziierte Schaltung für einen Betrieb der Speicherelemente und für eine Kommunikation mit den Speicherelementen benötigt. Als nichtbeschränkende Beispiele können Speichervorrichtungen eine Schaltung aufweisen, die für das Steuern und Ansteuern von Speicherelementen verwendet wird, um Funktionen zu erreichen wie z.B. Programmieren und Lesen. Diese assoziierte Schaltung kann auf demselben Substrat wie die Speicherelemente und/oder auf einem separaten Substrat sein. Zum Beispiel kann eine Steuereinheit für Speicher-Lese-Schreib-Operationen auf einem separaten Steuereinheits-Chip und/oder auf demselben Substrat wie die Speicherelemente angeordnet sein.
Ein Fachmann wird anerkennen, dass diese Technologie nicht auf die 2D- und 3D- Beispielstrukturen, die beschrieben sind, beschränkt ist, sondern sämtliche relevante Speicherstrukturen innerhalb des Geistes und Umfangs der Technologie abdeckt, die hierin beschrieben wird und wie sie von einem Fachmann verstanden wird.
1B stellt eine Beispielspeicherzelle 200 dar. Die Speicherzelle weist ein Steuer-Gate-CG auf, das eine Wortleitungsspannung Vwl empfängt, einen Drain bei einer Spannung Vd, eine Source bei einer Spannung Vs und einen Kanal bei einer Spannung Vch.
1D stellt ein Beispiel des Temperaturerfassungsschaltkreises 115 aus 1A dar. Der Schaltkreis weist pMOSFETs 131a, 131b und 134, bipolare Transistoren 133a und 133b und Widerstände R1, R2 und R3 auf. I1, I2 und I3 bezeichnen Ströme. Voutput ist eine temperaturbasierte Ausgangsspannung, die gegenüber einem Analogzu-Digital- (ADC) Konverter 129 bereitgestellt wird. Vbg ist eine temperaturunabhängige Spannung. Ein Spannungs-Niveau-Erzeugungs-Schaltkreis 135 verwendet Vbg, um eine Anzahl von Spannungsniveaus einzustellen. Zum Beispiel kann eine Referenzspannung in mehrere Niveaus durch einen Widerstands-Teiler-Schaltkreis aufgeteilt werden.
Der ADC vergleicht Voutput mit den Spannungsniveaus und wählt eine nächste Übereinstimmung unter den Spannungsniveaus aus, wodurch ein entsprechender Digitalwert (VTemp) an den Prozessor ausgegeben wird. Dies sind Daten, die eine Temperatur der Speichervorrichtung angeben. ROM verschmilzt 123 Speicherdaten, die in einem Zugang das übereinstimmende Spannungsniveau mit einer Temperatur korrelieren. Der Prozessor verwendet dann die Temperatur, um die temperaturbasierten Parameter in der Speichervorrichtung einzustellen.
Vbg wird durch Hinzufügen der Basis-Emitter-Spannung (Vbe) über den Transistor 131b und den Spannungsabfall über den Widerstand R2 erhalten. Der bipolare Transistor 133a weist einen größeren Bereich (um einen Faktor N) als der Transistor 133b auf. Die PMOS-Transistoren 131a und 131b sind gleich in der Größe und in einer Stromspiegelkonfiguration angeordnet, so dass die Ströme I1 und I2 im Wesentlichen gleich sind. Wir haben Vbg=Vbe+R2×I2 und I1=Ve/R1, so dass I2=Ve/R1. Als ein Resultat ist Vbg=Vbe+R2×kT ln(N)/R1xq, wobei T die Temperatur, k die Bolzmann-Konstante und q eine Einheit der elektrischen Ladung ist. Die Source des Transistors 134 ist mit einer Versorgungsspannung Vdd verbunden und der Knoten zwischen dem Drain des Transistors und dem Widerstand R3 ist die Ausgangsspannung Voutput. Das Gate des Transistors 134 ist mit demselben Anschluss verbunden wie die Gates der Transistoren 131a und 131b und der Strom durch den Transistor 134 spiegelt den Strom durch die Transistoren 131a und 131b.
2 ist ein Block-Diagramm der Beispielspeichervorrichtung 100, das zusätzliche Details der Steuereinheit 122 darstellt. Wie hierin verwendet, ist eine Flash-Speicher-Steuereinheit eine Vorrichtung, die Daten verwaltet, die auf einem Flash-Speicher gespeichert sind und mit einem Host wie z.B. einem Computer oder einer elektronischen Vorrichtung kommuniziert. Eine Flash-Speicher-Steuereinheit kann verschiedene Funktionalität zusätzlich zu der spezifischen Funktionalität, die hierin beschrieben ist, aufweisen. Zum Beispiel kann die Flash-Speicher-Steuereinheit den Flash-Speicher formatieren um sicherzustellen, dass der Speicher geeignet arbeitet, schlechte Flash-Speicher-Zellen entwerfen und freie Speicherzellen zuweisen, um für zukünftige gescheiterte Zellen ersetzt zu werden. Ein Teil der freien Zellen kann verwendet werden, um Firmware zu halten, um die Flash-Speicher-Steuereinheit zu betreiben und andere Merkmale zu implementieren. Im Betrieb, wenn ein Host das Lesen von Daten von oder das Schreiben von Daten auf den Flash-Speicher benötigt, wird er mit der Flash-Speicher-Steuereinheit kommunizieren. Wenn der Host eine logische Adresse bereitstellt, auf die Daten gelesen/geschrieben werden sollen, kann die Flash-Speicher-Steuereinheit die logische Adresse, die von dem Host empfangen wird, zu einer physikalischen Adresse in dem Flash-Speicher konvertieren. (Alternativ kann der Host die physikalische Adresse bereitstellen). Die Flash-Speicher-Steuereinheit kann auch verschiedene Speicherverwaltungsfunktionen durchführen, wie z.B., aber nicht beschränkt auf, Abnutzungsausgleich (Verteilen von Schreibvorgängen, um zu vermeiden, das spezifische Blöcke des Speichers abgenutzt werden, auf die andernfalls wiederholt geschrieben würde) und automatische Speicherbereinigung (nachdem ein Block voll ist, werden nur die gültigen Seiten von Daten auf einen neuen Block geschrieben, so dass der volle Block gelöscht und wiederverwendet werden kann).
Die Schnittstelle zwischen der Steuereinheit 122 und dem nichtflüchtigen Speicherchips 108 kann jede geeignete Flash-Schnittstelle sein. In einer Ausführungsform kann die Speichervorrichtung 100 ein kartenbasiertes System sein, wie z.B. eine Secure-Digital (SD) oder eine Micro-Secure-Digital- (micro-SD) Karte. In einer alternativen Ausführungsform kann das Speichersystem ein Teil eines eingebetteten Speichersystems sein. Zum Beispiel kann der Flash-Speicher innerhalb des Hosts eingebettet sein, wie z.B. in der Form eines Solid-State-Disk- (SSD) Laufwerks, das in einem PC installiert ist.
In einigen Ausführungsformen weist die Speichervorrichtung 100 einen einzelnen Kanal zwischen der Steuereinheit 122 und den nichtflüchtigen Speicherchips 108 auf, wobei der Gegenstand, der hierin beschrieben ist, nicht auf das Aufweisen eines einzelnen Speicherkanals beschränkt ist.
Die Steuereinheit 122 weist ein vorderes Endmodul 208 auf, das mit einem Host koppelt, ein hinteres Endmodul 210, das mit dem einen oder den mehreren nichtflüchtigen Speicherchips 108 koppelt und verschiedene andere Module, die Funktionen durchführen, die nicht im Detail beschrieben werden.
Die Komponenten der Steuereinheit können die Form einer gepackten funktionalen Hardware-Einheit (z.B. ein elektrischer Schaltkreis), der für die Verwendung mit anderen Komponenten designt ist, einen Abschnitt eines Programm-Codes (z.B. Software oder Firmware), der von einem Prozessor ausführbar ist, z.B. einem Mikroprozessor, einer Verarbeitungsschaltung, die gewöhnlich eine besondere Funktion oder verwandte Funktionen durchführt oder eine selbstenthaltene Hardware- oder Software-Komponente, die mit einem größeren System zum Beispiel koppelt, annehmen. Zum Beispiel kann jedes Modul einen Application Specific Integrated Circuit (ASIC), einen Field Programmable Gate Array (FPGA), einen Schaltkreis, einen digitalen Logikschaltkreis, einen analogen Schaltkreis, eine Kombination von diskreten Schaltkreisen, Gates oder jeden anderen Typ von Hardware oder eine Kombination davon aufweisen. Alternativ oder zusätzlich kann jedes Modul Software aufweisen, die in einer prozessorlesbaren Vorrichtung (z.B. Speicher) gespeichert ist, um einen Prozessor zu programmieren, damit die Steuereinheit die Funktionen durchführt, die hierin beschrieben sind. Die Architektur, die in 2 dargestellt ist, ist eine Beispielimplementierung, die andere Komponenten der Steuereinheit 122, die in 1A (z.B. RAM, ROM, Prozessor, Schnittstellte) dargestellt sind, verwenden kann (oder gegebenenfalls nicht verwendet).
Die Steuereinheit 122 kann eine Überholungsschaltung 212 aufweisen, die für das Überholen von Speicherzellen oder Blöcken des Speichers verwendet wird. Das Überholen kann das Auffrischen von Daten an ihren derzeitigen Ort oder das Neu-Programmieren von Daten in eine neue Wortleitung oder einen neuen Block als Teil des Durchführens einer erratischen Wortleitungswartung umfassen, wie unten beschrieben.
Wieder Bezug nehmend auf Module der Steuereinheit 122 verwaltet ein Puffer-Manager/eine Bus-Steuereinheit Puffer in einem Random Access Memory (RAM) 216 und steuert die interne Bus-Entscheidung der Steuereinheit 122. Der RAM kann DRAM und/oder SRAM aufweisen. DRAM oder Dynamic Random Access Memory ist ein Typ Halbleiterspeicher, in dem der Speicher in der Form einer Ladung gespeichert ist. Jede Speicherzelle in einem DRAM ist aus einem Transistor und einem Kondensator hergestellt. Die Daten werden in dem Kondensator gespeichert. Kondensatoren verlieren Ladung aufgrund eines Kriechverlustes und daher sind DRAMs flüchtige Vorrichtungen. Um die Daten in dem Speicher zu behalten, muss die Vorrichtung regelmäßig aufgefrischt werden. Im Gegensatz dazu wird SRAM oder Static Random Access Memory einen Wert behalten, solange Energie zugeführt wird.
Ein Read-only-Memory (ROM) 218 speichert System-Boot-Code. Obwohl es in 2 dargestellt wird als separat von der Steuereinheit angeordnet, können in anderen Ausführungsformen eins oder beides von RAM 216 und ROM 218 innerhalb der Steuereinheit angeordnet sein. In noch anderen Ausführungsformen können Anteile von RAM und ROM sowohl innerhalb der Steuereinheit 122 und außerhalb der Steuereinheit angeordnet sein. Ferner können in manchen Implementierungen die Steuereinheit 122, der RAM 216 und der ROM 218 auf separaten Halbleiterchips angeordnet sein.
Das vordere Endmodul 208 weist eine Hostschnittstelle 220 und eine physikalische Schichtschnittstelle (PHY) 222 auf, die die elektrische Schnittstelle mit dem Host oder der nächsten Niveau-Speicher-Steuereinheit bereitstellen. Die Wahl des Typs der Host-Schnittstelle 220 kann von dem Typ des Speichers abhängen, der verwendet wird. Beispiele von Host-Schnittstellen 220 weisen auf, aber sind nicht beschränkt auf SATA, SATA Express, SAS, Fibre Channel, USB, PCIe und NVMe. Die Host-Schnittstelle 220 vereinfacht typischerweise den Transfer von Daten, Steuersignalen und Timing-Signalen.
Das hintere Endmodul 210 weist eine Fehlerkorrektur-Steuereinheit- (ECC) Engine 224 auf, die Datenbytes kodiert, die von dem Host empfangen werden, und die Datenbytes, die von dem nichtflüchtigen Speicher gelesen werden dekodiert und fehlerkorrigiert. Eine Befehlsablaufsteuerung 226 erzeugt Befehlssequenzen wie z.B. Programm- und Löschbefehlssequenzen, die auf die nichtflüchtigen Speicherchips 108 übertragen werden sollen. Ein RAID- (Redundant Array of Independent Dies) Modul 228 verwaltet die Erzeugung von RAID-Parität und der Rückgewinnung von gescheiterten Daten. Die RAID-Parität kann als ein zusätzliches Niveau von Integritätsschutz für die Daten verwendet werden, die in die Speichervorrichtung 100 geschrieben werden. In einigen Fällen kann das RAID-Modul 228 ein Teil der ECC-Engine 224 sein. Es wird bemerkt, dass die RAID-Parität als ein extra Chip oder extra Chips hinzugeführt werden kann wie durch den gemeinsamen Namen impliziert wird, aber sie kann auch innerhalb des existierenden Chips hinzugefügt werden, z.B. als eine extra Ebene oder ein extra Block oder extra Wortleitungen innerhalb eines Blocks. Eine Speicherschnittstelle 230 stellt die Befehlssequenzen gegenüber dem nichtflüchtigen Speicherchip 108 bereit und empfängt eine Statusinformation von dem nichtflüchtigen Speicherchip. Eine Flash-Steuerschicht 232 steuert den Gesamtbetrieb des hinteren Endmoduls 210.
Zusätzliche Komponenten der Speichervorrichtung 100 weisen eine MedienManagement-Schicht 238 auf, die den Abnutzungsausgleich von Speicherzellen des nichtflüchtigen Speicherchips 108 durchführt. Das Speichersystem weist auch andere diskrete Komponenten 204 auf, wie z.B. externe elektrische Schnittstellen, externen RAM, Widerstände, Kondensatoren oder andere Komponenten, die mit der Steuereinheit 122 koppeln können. In alternativen Ausführungsformen sind eine oder mehrere von der physikalischen Schichtschnittstelle 222, dem RAID-Modul 228, der Medienmanagement-Schicht 238 und des Puffer-Managements/der Bus-Steuereinheit 214 optionale Komponenten, die nicht notwendig in der Steuereinheit 122 sind.
Die Flash-Translation Layer (FTL) oder Medienmanagementschicht bzw. Media Management Layer (MML) 238 können als Teil des Flash-Managements integriert sein, das mit den Flash-Fehlern und dem Koppeln mit dem Host umgehen kann. Insbesondere kann die MML 238 einen Algorithmus in der Speichervorrichtungs-Firmware aufweisen, der Schreibvorgänge von dem Host in Schreibvorgänge zu der Speicherstruktur 126, z.B. dem Flash-Speicher des Chips 108 übersetzt. Die MML 238 kann gebraucht werden, weil: 1) der Flash-Speicher eine beschränkte Lebensdauer aufweisen kann; 2) der Flash-Speicher nur in Vielfachen von Seiten beschrieben werden kann; und/oder 3) der Flash-Speicher gegebenenfalls nicht beschrieben werden kann, es sei denn, dass er als ein Block gelöscht wird. Die MML 238 versteht diese potentiellen Begrenzungen des Flash-Speichers, die gegebenenfalls gegenüber dem Host nicht sichtbar sind. Entsprechend versucht die MML 238, die Schreibvorgänge von dem Host in Schreibvorgänge in den Flash-Speicher zu übersetzen. Erratische Bits können unter Verwendung der MML 238 identifiziert und aufgenommen werden. Dieses Aufnehmen von erratischen Bits kann für das Evaluieren der Gesundheit von Blöcken und/oder Wortleitungen (den Speicherzellen auf den Wortleitungen) verwendet werden.
Die Steuereinheit 122 kann mit einem oder mehreren Speicherchips 108 koppeln. In einer Ausführungsform implementieren die Steuereinheit und mehrere Speicherchips (die zusammen die Speichervorrichtung 100 aufweisen) ein Solid-State-Laufwerk (SSD), das ein Festplattenlaufwerk innerhalb eines Hosts emulieren, ersetzen oder anstelle dessen verwendet werden kann, als eine Netzwerk-befestigte Speicher-(NAS) Vorrichtung und so weiter. Zusätzlich braucht das SSD nicht hergestellt sein, um als Festlaufwerk zu arbeiten.
3 ist eine perspektivische Ansicht einer Speichervorrichtung 600, die einen Satz von Blöcken in einer Beispiel-3D-Konfiguration der Speicherstruktur 126 von 1A aufweist. Auf dem Substrat sind Beispielblöcke BLK0, BLK1, BLK2 und BLK3 von Speicherzellen (Speicherelemente) und ein Umfangsbereich 604 mit einer Schaltung für die Verwendung durch die Blöcke. Zum Beispiel kann die Schaltung Spannungstreiber 605 aufweisen, die mit Steuer-Gate-Schichten der Blöcke verbunden werden können. In einem Zugang werden Steuer-Gate-Schichten bei einer gemeinsamen Höhe in den Blöcken gemeinsam angesteuert. Das Substrat 601 kann auch eine Schaltung unter den Blöcken tragen, zusammen mit einer oder mehreren Metallschichten, die in leitenden Pfaden nachgebildet sind, um Signale der Schaltung zu tragen. Die Blöcke sind in einem dazwischen liegenden Bereich 602 der Speichervorrichtung gebildet. In einem oberen Bereich 603 der Speichervorrichtung sind eine oder mehrere obere Metallschichten in leitenden Pfaden angeordnet, um Signale der Schaltung zu tragen. Jeder Block weist einen gestapelten Bereich von Speicherzellen auf, wobei alternierende Niveaus des Stapels Wortleitungen repräsentieren. In einem möglichen Zugang weist jeder Block gegenüberliegende gestufte Seiten auf, von denen sich vertikale Kontakte nach oben zu einer oberen Metallschicht erstrecken, um Verbindungen zu leitenden Pfaden zu bilden. Während vier Blöcke als ein Beispiel dargestellt sind, können zwei oder mehr Blöcke verwendet werden, die sich in der x- und/oder y-Richtung erstrecken.
In einem möglichen Zugang sind die Blöcke in einer Ebene und die Länge der Ebene in der x-Richtung repräsentiert eine Richtung, in der Signalpfade zu Wortleitungen sich in der einen oder den mehreren oberen Metallschichten (eine Wortleitungs- oder SGD-Leitungs-Richtung) erstrecken und die Breite der Ebene in der y-Richtung repräsentiert eine Richtung, in der sich Signalpfade zu Bitleitungen in der einen oder mehreren oberen Metallschichten erstrecken (Bitleitungsrichtung). Die z-Richtung repräsentiert eine Höhe der Speichervorrichtung. Die Blöcke könnten auch in mehreren Ebenen angeordnet werden.
4 stellt eine Beispielquerschnittsansicht eines Abschnittes eines der Blöcke aus 3 dar. Der Block weist einen Stapel 616 von alternierenden leitenden und dielektrischen Schichten auf. In diesem Beispiel weisen die leitenden Schichten zwei SGD-Schichten, zwei SGS-Schichten und vier Dummy-Wortleitungsschichten (oder Wortleitungen) WLD1, WLD2, WLD3 und WLD4 auf, zusätzlich zu den Datenwortleitungsschichten (oder Wortleitungen) WLL0-WLL10. Die dielektrischen Schichten werden DL0-DL19 benannt. Ferner sind Bereiche des Stapels, die NAND-Ketten NS1 und NS2 aufweisen, dargestellt. Jede NAND-Kette umfasst ein Speicherloch 618 oder 619, das mit Materialien gefüllt ist, die Speicherzellen angrenzend zu den Wortleitungen bilden. Ein Bereich 622 des Stapels ist in größerem Detail in 6 gezeigt.
Der Stapel weist ein Substrat 611 auf. In einem Zugang weist ein Abschnitt der Source-Leitung SL eine n-Typ-Source-Diffusionsschicht 61a in dem Substrat auf, die in Kontakt mit einem Source-Ende jeder Kette der Speicherzellen in einem Block sind. Die n-Typ-Source-Diffusions-Schicht 611a ist in einem p-Typ-Quellbereich 611b ausgebildet, der wiederum in einem n-Typ-Quellbereich 611c ausgebildet ist, der wiederum in einem p-Typ-Halbleitersubstrat 611d in einer möglichen Implementierung ausgebildet ist. Die n-Typ-Diffusionsschicht kann von sämtlichen der Blöcke in einer Ebene in einem Zugang geteilt werden.
NS 1 weist ein Source-Ende 613 und einen Boden 616b des Stapels und ein Drain-Ende 615 an einer Oberseite 616a des Stapels auf. Lokale Verbindungen wie z.B. lokale Verbindung 617 können periodisch über den Stapel bereitgestellt werden. Die lokalen Verbindungen können metallgefüllte Schlitze sein, die sich durch den Stapel erstrecken, um die Source-Leitung/das Substrat zu einer Leitung oberhalb des Stapels zu verbinden. Die Schlitze können während der Bildung der Wortleitungen verwendet werden und nachfolgend mit Metall gefüllt werden. Die lokale Verbindung weist einen leitenden Bereich 617a (z.B. Metall) innerhalb eines isolierenden Bereiches 617b auf. Ein Abschnitt einer Bitleitung BL0 wird auch dargestellt. Eine leitende Bohrung 621 verbindet das Drain-Ende 615 von NS1 mit BL0.
In einem Zugang weist der Block von Speicherzellen einen Stapel von alternierenden Steuer-Gate- und dielektrischen Schichten auf und die Speicherzellen sind in vertikal sich erstreckenden Speicherlöchern des Stapels angeordnet.
In einem Zugang weist jeder Block eine terrassierte Kante auf, in der vertikale Verbindungen sich mit jeder Schicht verbinden, einschließlich SGS-, WL- und SGD-Schichten und sich nach oben zu horizontalen Pfaden zu Spannungsquellen erstrecken.
Dieses Beispiel weist zwei SGD-Transistoren auf, zwei Drain-Seiten-Dummy-Speicherzellen, zwei Source-Seiten-Dummy- Speicherzellen und zwei SGS-Transistoren in jeder Kette als ein Beispiel. Allgemein ist die Verwendung von Dummy- Speicherzellen optional und eine oder mehrere können bereitgestellt werden. Auch können einer oder mehrere SGD-Transistoren und einer oder mehrere SGS-Transistoren in einer Speicherkette bereitgestellt werden.
Ein isolierender Bereich 620 kann bereitgestellt werden, um Abschnitte der SGD-Schichten voneinander zu trennen, um eine unabhängig angesteuerte SGD-Leitung pro Unterblock bereitzustellen. In diesem Beispiel sind die Wortleitungsschichten gemeinsam gegenüber zwei angrenzenden Unterblöcken. Siehe auch 7B. In einer anderen möglichen Implementierung erstreckt sich der isolierende Bereich 620 herunter zu dem Substrat, um die Wortleitungsschichten zu trennen. In diesem Fall sind die Wortleitungsschichten separat in jedem Unterblock. Obwohl in jedem Fall die Wortleitungsschichten eines Blockes an ihren Enden miteinander verbunden werden können, so dass sie gemeinsam innerhalb eines Blockes angesteuert werden, wie in 7B dargestellt.
5 stellt einen graphischen Verlauf des Speicher-Loches-/SäulenDurchmessers in dem Stapel von 4 dar. Die vertikale Achse ist mit dem Stapel von 4 ausgerichtet und stellt eine Breite (wMH) dar, z.B. einen Durchmesser der Säulen, die durch Materialien in den Speicherlöchern 618 und 619 ausgebildet sind. In solch einer Speichervorrichtung weisen die Speicherlöcher, die durch den Stapel geätzt werden, ein sehr hohes Aspektverhältnis auf. Zum Beispiel ist ein Tiefen-zu-Durchmesser-Verhältnis von etwa 25-30 üblich. Die Speicherlöcher können einen kreisrunden Querschnitt aufweisen. Aufgrund des Ätzprozesses können das Speicherloch und die resultierende Säulenbreite entlang der Länge des Loches variieren. Typischerweise wird der Durchmesser allmählich kleiner von der Oberseite zu der Unterseite des Stapels (durchgezogene Linie). Das heißt, die Speicherlöcher sind verjüngt, verengen sich an der Unterseite des Stapels. In einigen Fällen tritt eine leichte Einengung an der Oberseite des Loches in der Nähe des Auswahl-Gates auf, so dass der Durchmesser leicht breiter wird, bevor er allmählich kleiner wird von der Oberseite zu der Unterseite des Speicherloches (lange gestrichelte Linie). Zum Beispiel ist die Speicherlochbreite ein Maximum bei einem Niveau von WL0 in dem Stapel in diesem Beispiel Die Speicherlochbreite ist leicht kleiner als das Niveau von WL10 und allmählich kleiner bei den Niveaus von WL8 bis WL0.
Aufgrund der Nichteinheitlichkeit in dem Durchmesser des Speicherloches und der resultierenden Säule kann die Programmier- und Löschgeschwindigkeit der Speicherzelle basierend auf ihrer Position entlang des Speicherloches variieren. Mit einem relativ kleineren Durchmesser an der Unterseite eines Speicherloches ist das elektrische Feld über das Tunneloxid relativ stärker, so dass die Programmier- und Löschgeschwindigkeit höher für Speicherzellen in Wortleitungen angrenzend zu dem relativ kleineren Durchmesserabschnitt der Speicherlöcher ist. Der Betrag von Wortleitungsaufwärtskopplung und Entladung ist daher relativ größer für Speicherzellen in Wortleitungen angrenzend zu dem relativ größeren Durchmesserabschnitt der Speicherlöcher.
In einer anderen möglichen Implementierung, repräsentiert durch die kurze gestrichelte Linie, ist der Stapel in zwei Reihen hergestellt. Die untere Reihe wird zuerst mit einem jeweiligen Speicherloch ausgebildet. Die obere Reihe wird dann mit einem jeweiligen Speicherloch ausgebildet, das mit dem Speicherloch in der unteren Reihe ausgerichtet ist. Jedes Speicherloch ist derart verjüngt, dass ein doppelt verjüngtes Speicherloch ausgebildet wird, in dem die Breite zunimmt, dann abnimmt und dann wieder zunimmt, wenn man sich von der Unterseite des Stapels zu der Oberseite bewegt.
6 stellt eine Nahaufnahmeansicht des Bereiches 622 des Stapels aus 4 dar. Speicherzellen werden bei den verschiedenen Niveaus des Stapels an dem Kreuzpunkt einer Wortleitungsschicht und eines Speicherloches ausgebildet. In diesem Beispiel werden SGD-Transistoren 680 und 681 oberhalb von Dummy-Speicherzellen 682 und 683 und einer Daten-Speicherzelle MC bereitgestellt. Eine Anzahl von Schichten kann entlang einer Seitenwand (SW) des Speicherloches 630 und/oder innerhalb jeder Wortleitungsschicht, z.B. unter Verwendung von atomarer Schichtauftragung aufgetragen werden. Zum Beispiel kann jede Säule 699 oder Spalte, die durch die Materialien innerhalb eines Speicherloches gebildet wird, eine LadungsEinfang-Schicht 663 oder einen Film wie z.B. Siliziumnitrid (Si₃N₄) oder ein anderes Nitrid, eine Tunnelschicht 664 (Tunneloxid), einen Kanal 665 (z.B. Polysilizium aufweisend) und einen dielektrischen Kern 666 aufweisen. Eine Wortleitungsschicht kann ein blockierendes Oxid/ein Block-high-k-Material 660, eine Metallgrenze 661 und ein leitendes Metall 662 wie z.B. Wolfram als ein Steuer-Gate aufweisen. Zum Beispiel werden Steuer-Gates 690, 691, 692, 693 und 694 bereitgestellt. In diesem Beispiel werden sämtliche der Schichten außer dem Metall in dem Speicherloch bereitgestellt. In anderen Zugängen können einige der Schichten in der Steuer-Gate-Schicht sein. Zusätzliche Säulen werden ähnlich in verschiedenen Speicherlöchern ausgebildet. Eine Säule kann einen säulenförmigen aktiven Bereich (AA) einer NAND-Kette bilden.
Wenn eine Speicherzelle programmiert wird, werden Elektronen in einem Abschnitt der Ladungseinfangschicht gespeichert, die mit der Speicherzelle assoziiert ist. Diese Elektronen werden in die Ladungseinfangschicht von dem Kanal und durch die Tunnelschicht gezogen. Die Vth einer Speicherzelle wird in Proportion zu (z.B. mit einer Erhöhung in) dem Betrag der gespeicherten Ladung erhöht. Während einer Löschoperation kehren die Elektronen zu dem Kanal zurück.
Jedes der Speicherlöcher kann mit einer Mehrzahl von ringförmigen Schichten gefüllt werden, die eine blockierende Oxidschicht, eine Ladungseinfangschicht, eine Tunnelschicht und eine Kanalschicht aufweisen. Ein Kernbereich jedes der Speicherlöcher wird mit einem Körpermaterial gefüllt und die Mehrzahl der ringförmigen Schichten sind zwischen dem Kernbereich und der Wortleitung in jedem der Speicherlöcher.
Die NAND-Kette kann berücksichtigt werden, einen Floating-Körper-Kanal aufzuweisen, weil die Länge des Kanals nicht auf einem Substrat ausgebildet wird. Ferner wird die NAND-Kette durch eine Mehrzahl von Wortleitungsschichten übereinander in einem Stapel bereitgestellt und werden die Wortleitungsschichten voneinander durch dielektrische Schichten getrennt.
7A stellt eine Beispielansicht von NAND-Ketten in Unterblöcken in einer 3D-Konfiguration dar, die konsistent mit 4 ist. Beispielspeicherzellen werden dargestellt, die sich in der x-Richtung entlang von Wortleitungen in jedem Unterblock erstrecken. Jede Speicherzelle wird der Einfachheit halber als ein Würfel dargestellt. SB0 weist NAND-Ketten 700n, 701n, 702n und 703n auf. SB1 weist NAND-Ketten 710n, 711n, 712n und 713 n auf. SB2 weist NAND-Ketten 720n, 721n, 722n und 723n auf. SB3 weist NAND-Ketten 730n, 731n, 732n und 733n auf. Bitleitungen sind mit Sätzen von NAND-Ketten verbunden. Zum Beispiel ist eine Bitleitung BL0 mit NAND-Ketten 700n, 710n, 720n und 730n verbunden, eine Bitleitung BL1 ist mit NAND-Ketten 701n, 711n, 721n und 731n verbunden, eine Bitleitung BL2 ist mit NAND-Ketten 702n, 712n, 722n und 732n verbunden und eine Bitleitung BL3 ist mit NAND-Ketten 703n, 713n, 723n und 733n verbunden. Ein Erfassungsschaltkreis kann mit jeder Bitleitung verbunden sein. Zum Beispiel sind die Erfassungsschaltkreise 400, 400a, 400b und 400c mit Bitleitungen BL0m BL1, BL2 und Bl3 verbunden. Die NAND-Ketten sind Beispiele von vertikalen Speicherketten, z.B. vertikalen Ketten, die sich aufwärts von einem Substrat erstrecken.
Das Programmieren und Lesen kann für ausgewählte Zellen in einer Wortleitung und einem Unterblock zum selben Zeitpunkt auftreten. Dies erlaubt jeder ausgewählten Zelle, von einer jeweiligen Bitleitung und/oder Source-Leitung gesteuert zu werden. Zum Beispiel ist ein Beispielsatz 795 von Speicherzellen in SB0 mit WLL4 verbunden. Ähnlich weisen die Sätze 796, 797 und 798 Datenspeicherzellen in SB1 auf, SB2 und SB3 sind mit WLL4 verbunden.
7B stellt Wortleitungs- und SGD-Schichten in einem Beispielsatz von Blöcken dar, der konsistent mit 4 ist. Die Blöcke BLK0, BLK1, BLK2 und BLK2 sind dargestellt. Die Wortleitungsschichten (WLL) in jedem Block sind dargestellt zusammen mit Beispiel-SGD-Leitungen. Eine SGD-Leitung wird in jedem Unterblock bereitgestellt. BLK0 weist Unterblöcke SB0, SB1, SB2 und SB3 auf. Jeder Kreis repräsentiert ein Speicherloch oder eine Kette. Die Unterblöcke sind in der x-Richtung langgestreckt und enthalten Tausende von Speicherketten in der Praxis. Zusätzlich sind viel mehr Blöcke jenseits der dargestellten in einer Reihe auf dem Substrat angeordnet. Die Wortleitungsschichten und SGD-/SGS-Schichten können Spannungen von einem Reihendekoder 2410 empfangen. Siehe auch 24A und 24B.
8A stellt eine Beispiel-Vth-Verteilung von Speicherzellen dar, wobei acht Datenzustände verwendet werden in einer ersten Lesebedingung verglichen mit einer zweiten Lesebedingung. Acht Datenzustände sind nur ein Beispiel, da andere Anzahlen verwendet werden können wie z.B. vier, sechzehn oder mehr. Für die Er-, A-, B-, C-, D-, E-, F- und G-Zustände haben wir Vth-Verteilungen 820, 821, 822, 823, 824, 825, 826 und 827 in der zweiten Lesebedingung und 820a, 821a, 822a, 823a, 824a, 825a, 826a und 827 a in der ersten Lesebedingung. Für die A-, B-, C-, D-, E-, F- und G-Zustände haben wir Programmverifikationsspannungen VvA, VvB, VvC, VvD, VvE, VvF und VvG. Auch sind Lesespannungen VrAH, VrBH, VrCH, VrDH, VrEL, VrFL und VRGL in der zweiten Lesebedingung und Lesespannungen VrAL, VrBL, VrCL, VrDL, VrEH, VrFH und VrGH in der ersten Lesebedingung dargestellt. Auch ist eine beispielhafte Kodierung von Bits von 111, 110, 100, 000, 010, 011, 001 und 101 dargestellt. Das Bitformat ist: UP/MP/LP. Eine Löschverifikationsspannung VvEr wird während einer Löschoperation verwendet.
Dieses Beispiel gibt an, dass die Verschiebung in der Vth-Verteilung für die erste Lesebedingung verglichen mit der zweiten Lesebedingung relativ größer ist, wenn der Datenzustand relativ niedriger oder höher ist, als wenn der Datenzustand im mittleren Bereich ist. Die Verschiebung kann allmählich größer sein für allmählich niedrigere oder höhere Datenzustände. In einem Beispiel sind die Lesespannungen von VrAL, VrBL, VrCL und VrDL optimal für die relativ niedrigeren Zustande von A, B, C und D und die Lesespannungen von VrEH, VrFH und VrGH sind optimal für die relativ höheren Zustände E, F und G in der ersten Lesebedingung. Ähnlich sind die Lesespannungen von VrAH, VrBH, VrCH und CrDH optimal für die relativ niedrigeren Zustände von A, B, C und D und die Lesespannungen von VrEL, VrFL und VrGL sind optimal für die relativ höheren Zustände von E, F und G in der zweiten Lesebedingung. Daher ist die niedrigere von zwei Lesespannungen pro Zustand optimal in der ersten Lesebedingung für die niedrigeren Zustände und die höhere von zwei Lesespannungen pro Zustand ist optimal in der ersten Lesebedingung für die höheren Zustände in einer möglichen Implementierung.
Die optimalen Lesespannungen sind allgemein die Mitte zwischen den Vth-Verteilungen von angrenzenden Datenzuständen. Entsprechend, wenn sich die Vth-Verteilung verschiebt, verschieben sich die optimalen Lesespannungen.
Die erste Lesebedingung kann auftreten, wenn es eine lange Verzögerung zwischen einer letzten Programmierung oder Leseoperation gibt. Eine Beispielsequenz ist: einen Block programmieren, für eine Stunde warten, dann den Block lesen. Die erste Lesebedingung kann auch auftreten, wenn es ein Ausschalten/Einschalten gibt. Eine Beispielsequenz ist: Einen Block programmieren, ausschalten/einschalten, dann den Block lesen. Die erste Lesebedingung kann auch auftreten, wenn es ein Programmieren oder Lesen von anderen Blöcken gibt. Eine Beispielsequenz ist: Einen Block programmieren, einen anderen Block programmieren, dann den einen Block lesen.
8B stellt Beispielbitsequenzen für untere, mittlere und obere Datenseiten und assoziierte Lesespannungen dar. In diesem Fall speichert jede Speicherzelle drei Bits von Daten in einem von acht Datenzuständen. Beispiel-Bit-Zuweisungen für jeden Zustand sind dargestellt. Ein unteres, mittleres oder oberes Bit kann Daten von einer unteren, mittleren oder oberen Seite repräsentieren. Sieben programmierte Datenzustände A, B, C, D, E, F und G werden zusätzlich zu dem gelöschten Zustand Er verwendet. Mit diesen Bitsequenzen können die Daten der unteren Seite durch Lesen der Speicherzellen unter Verwendung der Lesespannungen (z.B. Steuer-Gate- oder Wortleitungsspannungen) von VrA und VrE bestimmt werden. Das untere Seiten- (LP) Bit=1, wenn Vth<=VrA oder Vth> VrE. LP=0, wenn VrA<Vth<=VrE. Allgemein kann eine Speicherzelle durch eine Speicherschaltung erfasst werden, während eine Lesespannung angewandt wird. Wenn die Speicherzelle in einem leitenden Zustand zu einer Erfassungszeit ist, ist ihre Schwellwertspannung (Vth) kleiner als die Lesespannung. Wenn die Speicherzelle in einem nichtleitenden Zustand ist, ist ihre Vth größer als die Lesespannung.
Die Lesespannungen, die verwendet werden, um eine Datenseite zu lesen, werden bestimmt durch Übergänge von 0 zu 1 oder 1 zu 0 in den kodierten Bits (CodeWort) für jeden Zustand. Zum Beispiel geht das LP-Bit von 1 zu 0 zwischen Er und A über und von 0 zu 1 zwischen D und E: Entsprechend sind die Lesespannungen für die LP VrA und VrE.
Die Daten der mittleren Seite können durch Lesen der Speicherzellen unter Verwendung der Lesespannungen VrB, VrD und VrF bestimmt werden. Das mittlere Seiten- (MP) Bit=1, wenn Vth<=VrB oder VrD<Vth<=VrF. MP=0, wenn VrB<Vth<=VrD oder Vth>Vrf. Zum Beispiel geht das MP-Bit von 1 zu 0 über zwischen A und B, von 0 zu 1 zwischen C und D und von 1 zu 0 zwischen E und F. Entsprechend sind die Lesespannungen für die MP VrB, VrD und VrF.
Die Daten der oberen Seite können durch Lesen der Speicherzellen unter Verwendung der Lesespannungen VrC und VrG bestimmt werden. Das obere Seiten-(UP) Bit=1, wenn Vth<=VrC oder Vth>VrG. UP=0, wenn VrC<Vth<=VrG. Zum Beispiel geht das UP-Bit von 1 zu 0 über zwischen B und C und von 0 zu 1 zwischen F und G. Entsprechend sind die Lesespannungen für den UP VrC und VrG. Die Lesespannungen sind als VrA, VrB, VrC, VrD, VrE, VrF und VrG dargestellt, wobei jede von diesen den ersten oder zweiten Lesewert repräsentieren kann, welcher auch immer optimal ist.
9 stellt eine Wellenform einer Beispielprogrammieroperation dar. Die horizontale Achse stellt eine Programmschleifen- (PL) Anzahl und die vertikale Achse stellt eine Steuer-Gate- oder Wortleitungsspannung dar. Allgemein kann eine Programmieroperation das Anwenden eines Pulszuges auf eine ausgewählte Wortleitung einschließen, wobei der Pulszug mehrere Programmschleifen oder Programmverifikationsiterationen aufweist. Der Programmabschnitt der Programmverifikationsiteration weist eine Programmierspannung auf und der Verifikationsabschnitt der Programmverifikationsiteration weist eine oder mehrere Verifikationsspannungen auf.
Jede Programmspannung weist zwei Schritte in einem Zugang auf. Ferner wird Incremental Step Pulse Programming (ISPP) in diesem Beispiel verwendet, wobei sich die Programmspannung in jeder nachfolgenden Programmschleife unter Verwendung einer festen oder variierenden Schrittgröße steigert. Dieses Beispiel verwendet ISPP in einem einzelnen Programmierdurchgang, in dem das Programmieren beendet wird. ISPP kann auch in jedem Programmierdurchgang einer Mehr-Durchgang-Operation verwendet werden.
Die Wellenform 900 stellt eine Serie von Programmspannungen 901, 902, 903, 904, 905,. 906 dar, die auf eine Wortleitung, die zum Programmieren ausgewählt wird und auf einen assoziierten Satz von nichtflüchtigen Speicherzellen angewandt werden. Eine oder mehrere Verifikationsspannungen können nach jeder Programmspannung als ein Beispiel bereitgestellt werden, basierend auf den Target-Daten-Zuständen, die verifiziert werden. 0V kann auf die ausgewählte Wortleitung zwischen den Programm- und Verifikationsspannungen angewandt werden. Zum Beispiel können A- und B-Zustands-Verifikationsspannungen von VvA und VvB (Wellenform 910) nach jeder Programmspannung 901 und 902 angewandt werden. A-, B- und C-Zustands-Verifikationsspannungen von VvA, VvB und VvC (Wellenform 911) können nach jeder der Programmspannungen 903 und 904 angewandt werden. Nach mehreren zusätzlichen Programmschleifen, die nicht gezeigt sind, können E-, F- und G-Zustands-Verifikationsspannungen von VvE, VvF und VvG (Wellenform 912) nach der letzten Programmspannung 906 angewandt werden.
10A stellt eine graphische Darstellung von beispielhaften Wellenformen in einer Programmieroperation dar, wobei das Aufwärtskoppeln einer Wortleitungsspannung gezeigt ist. Die Zeitdauer, die gezeigt ist, repräsentiert eine Programmverifikationsiteration. Die horizontale Achse stellt die Zeit dar und die vertikale Achse stellt die Wortleitungsspannung Vwl dar. Eine Programmspannung 1000 wird auf eine ausgewählte Wortleitung von t0-t4 angewandt und erreicht eine Größe von Vpgm. Die Programmspannung kann temporär bei einem mittleren Niveau wie z.B. Vpass pausieren, um einen einzelnen großen Übergang zu vermeiden, was unerwünschte Kopplungseffekte aufweisen kann. Eine Passierspannung 1005 wird auf die nicht ausgewählten Wortleitungen von t0-t19 angewandt und erreicht eine Größe von Vpass, was genügend hoch ist, um die Zellen in einem leitenden Zustand bereitzustellen, so dass die Erfassungs- (z.B. Verifikations-) Operationen für die Zellen der ausgewählten Wortleitung auftreten können. Die Passierspannung weist einen zunehmenden Abschnitt, einen festen Amplitudenabschnitt, zum Beispiel bei Vpass und einen abnehmenden Abschnitt auf. Optional kann die Passierspannung früher relativ zu der Programmspannung erhöht werden, so dass Vpass bei t0 erreicht wird.
Eine Verifikationsspannung 1010 wird auf die ausgewählte Wortleitung angewandt. In diesem Beispiel werden sämtliche sieben Verifikationsspannungen angewandt, eine nach der anderen. Eine Acht-Niveau-Speichervorrichtung wird in diesem Beispiel verwendet. Die Verifikationsspannungen von VvA, VvB, VvC, VvD, VvE, VvF und VvG werden bei t8, t9, t10, t11, t12, t13 und t14 angewandt. Die Erfassungsschaltkreise können während jeder Verifikationsspannung aktiviert werden. Die Wellenform nimmt von VvG auf 0V oder ein anderes Gleichgewichtszustandsniveau von t15-t16 ab.
Für die nicht ausgewählten Wortleitungen wird die Abnahme in Vpass bewirken, dass die Zellen von einem leitenden Zustand zu einem nichtleitenden Zustand übergehen. Insbesondere, wenn die Vpass unter ein Abschaltungsniveau Vcutoff (die gepunktete Linie bei t18) fällt, wird der Kanal der Zelle abgeschaltet werden, z.B. wird die Zelle nichtleitend. Wenn eine Zelle nichtleitend wird, agiert sie als ein Kondensator, in dem das Steuer-Gate eine Platte ist und der Kanal eine andere Platte ist. Eine Zelle wird nichtleitend, wenn Vcg<Vcoutoff oder Vcg<(Vth+Vsl), wobei Vcg die Steuer-Gate-Spannung der Zelle (die Wortleitungsspannung) ist, Vth die Schwellwertspannung der Zelle ist und Vsl die Source-Leitungs-Spannung ist, die wiederum ungefähr die Spannung an dem Source-Anschluss der Zelle ist. Für eine Zelle in dem höchsten programmierten Zustand, z.B. dem G-Zustand, kann die Vth so niedrig wie VvG (oder niedriger aufgrund eines Post-Programmier-Ladungs-Verlustes) und so hoch wie Vth an dem oberen Schwanz des G-Zustandes in der Vth-Verteilung 827 oder 827a in 8A sein. Vcutoff kann daher so niedrig sein wie VvG+Vsl oder so hoch wie Vth des G-Zustandes obererSchwanz+Vsl. Wenn die Passierspannung 1005 von Vcutoff auf 0V sinkt, wird der Kanal kapazitiv um einen ähnlichen Betrag heruntergekoppelt, wie durch die graphische Darstellung 1015 in 10B repräsentiert.
Der Spannungsschwung bzw. Spannungshub, während der Kanal abgeschaltet ist, wird größer, wenn Vsl größer wird. Jedoch, da Vch=Vsl, wird das minimale heruntergekoppelte Niveau von Vch im Wesentlichen unabhängig von Vsl. Zum Beispiel wird ein 6V-Schwung in der Wortleitungsspannung (z.B. Vcutoff=6V) mit Vsl=1V in etwa demselben minimalen heruntergekoppelten Niveau von Vch wie ein 5V-Schwung in der Wortleitungsspannung (z.B. Vcutoff=5V) mit Vsl=0V resultieren.
Die graphische Darstellung 1012 repräsentiert das Aufwärtskoppeln der Wortleitungsspannungen von t19-t20. Das Aufwärtskoppeln ist dargestellt, als ob es relativ schnell auftritt, aber dies ist nicht maßstabsgetreu. In der Praxis kann die Verifikationsoperation, z.B. von t5-t19 etwa 100 Mikrosekunden verbrauchen, während das Aufwärtskoppeln der Wortleitung signifikant länger sein kann, in dem Millisekundenbereich wie z.B. 10 Millisekunden.
10B stellt eine graphische Darstellung einer Kanalspannung (Vch) dar, die 10A entspricht. Für eine nicht ausgewählte Speicherkette (eine Kette, die keine Zelle aufweist, die in der derzeitigen Programmschleife programmiert ist) wird Vch auf ein Niveau wie z.B. 8V (nicht gezeigt) während der Programmspannung, z.B. von t0-t4 geboostet. Dieses Boosten wird durch Bereitstellen der SGD- und SGS-Transistoren der nicht ausgewählten Kette in einem nichtleitenden Zustand erreicht, um zu bewirken, dass Vch floatet. Vch wird aufgrund des kapazitiven Koppelns höher gekoppelt, wenn Vpass und Vpgm auf die Wortleitungen angewandt werden. Für eine ausgewählte Speicherkette (eine Kette mit einer Zelle, die in der derzeitigen Programmschleife programmiert ist) wird Vch typischerweise geerdet wie während der Programmspannung gezeigt.
Während der Verifikationsspannungen kann Vch ursprünglich bei etwa 1V sein, zum Beispiel für eine ausgewählte Speicherkette. Vch ist etwa dieselbe wie Vsl für die Kanäle der ausgewählten Speicherketten. Vsl wird eingestellt basierend auf einem Typ des Erfassens, der verwendet wird. Beispiele umfassen das negative Erfassen, in dem Vsl etwa 1V ist und das positive Erfassen, in dem Vsl etwa 0V ist und eine negative Wortleitungsspannung wird verwendet. Die Techniken, die hierin beschrieben sind, gelten unabhängig von dem Niveau von Vsl oder dem Typ des Erfassens, der verwendet wird.
Der Kanal wird kapazitiv abwärtsgekoppelt auf ein minimales Niveau von t18 - t19 und beginnt dann zu einem letzten Niveau von, z.B. 0V von t19-t20 zurückzukehren. Wenn den Spannungen der Wortleitungen erlaubt wird zu floaten startend bei t10, werden die Spannungen (graphische Darstellung 1012) kapazitiv höher durch die Erhöhung in Vch gekoppelt. Die Spannungen der Wortleitungen floaten auf ein Peak-Niveau von Vwl_coupled_up, wodurch die zweite Lesebedingung erreicht wird. Zum Beispiel kann Vcutoff 6V sein, so dass es eine 6V-Änderung in der Wortleitungsspannung, z.B. 6-0V gibt, die mit dem Kanal gekoppelt ist. Mit dem ursprünglichen Wert von Vch bei 1V und einem 90%-Kopplungsverhältnis, kann die minimale Vch zum Beispiel etwa 1-6×0,9=-4,4V sein. Entsprechend gibt es eine 4,4V-Erhöhung in Vch, die mit der Wortleitung, z.B. dem Steuer-Gate der Zellen gekoppelt ist. Vwl_coupled-up kann etwa 4,4×0,9=4V sein. Die Spannungen der Wortleitungen werden durch Entfernen der Wortleitungen von einem Wortleitungstreiber gefloatet.
10C stellt eine graphische Darstellung von Beispielwellenformen in einer Leseoperation dar, wobei das Aufwärtskoppeln einer Wortleitungsspannung gezeigt wird. Eine Leseoperation ist ähnlich zu einer Verifikationsoperation, da beides Erfassungsoperationen sind und beide ein Aufwärtskoppeln der Wortleitungsspannungen bereitstellen können. Die horizontale Achse stellt die Zeit dar und die vertikale Achse stellt die Wortleitungsspannung Vwl dar. Die Passierspannungen 1115, 1116 und 1117 werden auf die nicht ausgewählten Wortleitungen von t0-t3, t4-t8 und t9-t12 angewandt und weisen eine Größe von Vpass auf. Die Passierspannung weist einen zunehmenden Abschnitt, einen Abschnitt bei Vpass und einen abnehmenden Abschnitt auf. Eine Lesespannung weist separate Wellenformen 1120 (bei Niveaus von VrAH und VrEL), 1121 (bei Niveaus von VrBH, VDH und VrFL) und 1122 (bei Niveaus von VrCH und VrGL) für jede der unteren, mittleren und oberen Seiten auf, konsistent mit 8A und 8B. Die Lesespannungen werden für die zweite Lesebedingung als ein Beispiel optimiert und werden auf die ausgewählte Wortleitung angewandt. Eine Acht-Niveau-Speichervorrichtung wird in diesem Beispiel verwendet.
Für die nicht ausgewählten Wortleitungen wird die Abnahme in Vpass bewirken, dass die Zellen von einem leitenden Zustand in einen nichtleitenden Zustand übergehen, wie diskutiert. Die gepunktete Linie bei t13 gibt an, wann eine G-Zustands-Zelle nichtleitend wird. Wenn die Passierspannung 1117 von Vcutoff auf 0V abnimmt, wird der Kanal kapazitiv heruntergekoppelt um einen ähnlichen Betrag, wie durch die graphische Darstellung 1035 in 10D repräsentiert. Wenn die Kanalspannung nach t14 abnimmt, werden die Wortleitungsspannungen gefloatet und höher gekoppelt, auf Vwl_coupled_up.
10D stellt eine graphische Darstellung einer Kanalspannung (Vch) dar, die 10C entspricht. Der Kanal wird kapazitiv abwärtsgekoppelt auf ein minimales Niveau von Vch_min von t13-t14 und beginnt dann, zu einem letzten Niveau von z.B. 0V von t14-15 zurückzukehren. Wenn den Spannungen der Wortleitungen erlaubt wird zu floaten, beginnend bei t14, werden die Spannungen (graphische Darstellung 1032) kapazitiv höher gekoppelt durch die Erhöhung in Vch (graphische Darstellung 1035). Die Spannungen der Wortleitungen floaten auf ein Peak-Niveau von Vwl_coupled_up, wie diskutiert.
10E stellt die Wellenformen von 10C dar, wobei eine Verzögerung der aufwärtsgekoppelten Spannung der Wortleitung gezeigt wird. Die Zeitskala ist anders als in Fig. 10A-10D und repräsentiert eine längere Zeitdauer wie z.B. eine oder mehrere Stunden. Die graphische Darstellung 1123 stellt die Lesespannungen (entsprechend den Wellenformen 1120-1122 in 10C) in einer Zeitdauer t0-t1 dar. Die graphische Darstellung 1123a stellt die Passierspannungen (entsprechend den Wellenformen 1115-1117 in 10C) dar. Eine graphische Darstellung 1125 stellt eine Erhöhung in Vwl auf ein aufwärtsgekoppeltes Niveau (Vwl_coupled_up) aufgrund des Koppelns (in einer Zeitperiode t1-t2) dar, das von einer Verzögerung von Vwl in einer Zeitperiode t2-t3 gefolgt wird. Allgemein tritt die Erhöhung in Vwl relativ schnell auf verglichen mit der Zeitperiode der Verzögerung.
10F stellt eine graphische Darstellung einer Kanalspannung konsistent mit 10E dar. Eine Abnahme wird gefolgt von einer Erhöhung (graphische Darstellung 1126) in der Zeitdauer t1-t2. Vch ist etwa 0V von t2-t3 (graphische Darstellung 127).
10G stellt eine graphische Darstellung von einer Vth einer Speicherzelle dar, die mit der aufwärtsgekoppelten Wortleitung verbunden ist, konsistent mit 10E und 10F. Für eine Zelle in einem Beispieldatenzustand wie z.B. dem A-Zustand, ist die Vth bei einem ursprünglichen Niveau Vth-initial von t0-t1. Dies repräsentiert die erste Lesebedingung. Vth nimmt von t1-t2 (graphische Darstellung 1128) aufgrund des Koppelns zu derselben Zeit zu wie die Zunahme in Vch auf ein Peak-Niveau von Vth_coupled_up. Dies repräsentiert die zweite Lesebedingung. Die Vth nimmt dann allmählich zurück ab auf Vth initial von t1-t3.
11A stellt ein Steuer-Gate und Kanalspannungen auf einer Speicherzelle dar, die als ein Kondensator agiert, wenn die Steuer-Gate-Spannung in einer Erfassungsoperation gesenkt wird. Das erste Leseproblem wird bewirkt durch Stapeln der Wortleitungsebenen oder - schichten in 3D, wobei die Kanäle der Speicherzellen floatend und nicht zu dem Substrat gekoppelt sind wie in 2D-Flash-NAND-Architekturen. Wortleitungskoppeln und Elektroneneinfang in Oxid-Nitrid-Oxid-(ONO) Schichten sind die Quellen des ersten Leseproblems.
Wie diskutiert, nach einer Lese-/Verifikationsoperation, wenn die Lesepassierspannung (Vpass), die auf eine Wortleitung angewandt wird, herunterfährt, schalten die G-Zustands-Zellen zum Beispiel mit Vth von 5V den Kanal ab, wenn Vpass sich auf 5V reduziert. Das floatende Kanalpotential wird dann auf einen negativen Wert heruntergedrückt, wenn Vpass ferner auf Vss reduziert wird. Als nächstes nimmt die negative Spannung in dem Kanal, der oben gezeigt ist (etwa -4,5V) zu, nachdem die Leseoperation durch Anziehen positiver Ladungen endet. Da die Datenwortleitungen floaten, ist der Betrag von Löchern, die benötigt werden, um den Kanal aufzuladen, relativ klein, daher können die ausgewählten und nicht ausgewählten Wortleitungen schnell auf etwa 4V (angenommen ein Kopplungsverhältnis von 90%) aufwärtsgekoppelt werden. Das Potential auf den Wortleitungen verbleibt bei etwa 4V für eine Weile. Dies zieht ein Elektron in den Tunnel-ONO-Schichten an und fängt dieses ein und bewirkt eine Vth-Hochverschiebung oder -Herunterverschiebung für die niedrigeren oder höheren Datenzustände. Die Wortleitungsspannung steigt daher auf etwa 4V nach der Leseoperation an aufgrund des Koppelns der Wortleitung zu dem Floating-Kanal-Potential.
Die obere Platte repräsentiert das Steuer-Gate oder die Wortleitung und die untere Platte repräsentiert den Kanal. Der Kondensator 1040 repräsentiert eine Speicherzelle, wenn die Wortleitungsspannung von 8V (Vpass) auf 5V (Vcutoff wie z.B. VvG oder leicht höher) abnimmt und Vch= 0V V. Der Kondensator 1042 repräsentiert eine Speicherzelle, wenn die Wortleitungsspannung 0v erreicht, so dass Vch auf etwa -4,5V abwärtsgekoppelt wird. Der Kondensator 1044 repräsentiert eine Speicherzelle, wenn die assoziierte Wortleitungsspannung beginnt zu floaten. Der Kondensator 1046 repräsentiert eine Speicherzelle, wenn die assoziierte Wortleitungsspannung Vwl_coupled_up in der zweiten Lesebedingung erreicht. Wenn die Vth der Speicherzelle weniger als 4V (z.B. die Zelle ist in dem gelöschten Zustand oder niedrigeren programmierten Zustand) ist, wird die Speicherzelle schwach programmiert, so dass ihre Vth zunimmt. Wenn die Vth der Speicherzelle mehr als 4V (z.B. die Zelle ist in einem höheren programmierten Zustand) ist, wird die Speicherzelle schwach gelöscht, so dass Vth abnimmt. Der Kondensator 1048 repräsentiert eine Speicherzelle, nachdem ein signifikanter Betrag von Zeit vorbeigegangen ist, z.B. eine Stunde oder mehr, so dass die Wortleitung sich zu der ersten Lesebedingung entladen hat.
Wenn eine Datenwortleitungsspannung floatet, ist der Betrag von Löchern, der benötigt wird, um den Kanal aufzuladen, relativ klein. Als ein Ergebnis kann die ausgewählte Wortleitung relativ schnell auf etwa 4V zum Beispiel aufwärtsgekoppelt werden. Das Potential auf der ausgewählten Wortleitung verbleibt bei etwa 4V für eine Weile, wodurch Elektronen angezogen werden, die in den Tunnel-Oxid-Nitrid-Oxid-(ONO) Schichten eingefangen werden und wodurch eine Vth-Aufwärtsverschiebung bewirkt wird. Wenn die Wartezeit vor der nächsten Leseoperation lang genug ist, wird das aufwärtsgekoppelte Potential der Wortleitung entladen und die eingefangenen Elektronen werden losgelassen. Die erste Lesebedingung wird wieder auftreten.
11B stellt einen Abschnitt der Speicherzelle MC aus 6 dar, wobei eine Elektroneninjektion in einen Ladungseinfangbereich während des schwachen Programmierens gezeigt ist. Die Speicherzelle weist ein Steuer-Gate 694, eine Metallbarriere 661a, ein blockierendes Oxid 660a, eine Ladungseinfangschicht 663, eine Tunnelschicht 664, einen Kanal 665 und einen dielektrischen Kern 666 auf. Aufgrund der erhöhten Wortleitungsspannung wird ein elektrisches Feld (E) erzeugt, das Elektronen (siehe Beispielelektron 1050) in die Ladungseinfangschicht anzieht, wodurch die Vth erhöht wird. Dieses schwache Programmieren kann von dem Poole-Frenkel-Effekt bewirkt werden, in dem ein elektrischer Leiter Elektrizität leiten kann. Dies ist eine Art von Elektronentunneln durch Fangstellen. Ein schwaches Löschen schließt ähnlich ein elektrisches Feld ein, das Elektronen von der Ladungseinfangschicht zurücktreibt, wodurch Vth gesenkt wird.
12A stellt eine Konfiguration einer Beispielspeicherkette 1200 dar, direkt bevor Wortleitungen an dem Ende einer Erfassungsoperation entladen werden. Zum Beispiel ist dies direkt, bevor die Wortleitungsspannung beginnt von Vpass, z.B. bei t17 in Fig. 10A und t12 in 10C herunterzufahren. Wie erwähnt, wird das erste Leseproblem dadurch bewirkt, dass die hohen Vth-Zellen (z.B. die G-Zustands-Zellen) den Kanal während der Entladung der Wortleitungen abschalten. Vch wird durch Entladen der Wortleitungen abwärtsgekoppelt. Nachfolgend treten Löcher in den Kanal ein, um die Kanalspannung zu neutralisieren, z.B. nimmt Vch von einer negativen Spannung zu etwa 0V zu. Diese Erhöhung koppelt die Wortleitungsspannung auf etwa 4V zum Beispiel aufwärts. Die erhöhte Wortleitungsspannung bewirkt schließlich sowohl den Elektroneneinfang in der Schnittstelle zwischen dem Tunneloxid und dem Polysiliziumkanal als auch eine Ladungsneuverteilung in den Ladungseinfangschichten der Speicherzellen, wodurch die Vth einiger der Zellen zu der zweiten Lesebedingung erhöht wird. Nachdem etwas Zeit vergangen ist, wie z.B. eine oder mehrere Stunden oder wenn die Wortleitungen für einige Zeit einer Gleichgewichtszustandsspannung ausgesetzt werden, werden sich die Wortleitungen schließlich zurück auf etwa 0V entladen. Diese Entladung geschieht aufgrund des Stromkriechverlustes durch die SGS-Transistoren und in das Substrat. Die Zellen kehren dann zu der ersten Lesebedingung zurück. Die optimalen Leseniveaus variieren basierend darauf, ob die Zellen in der ersten oder zweiten Lesebedingung oder irgendwo dazwischen sind. Eine hohe Anzahl von Lesefehlern wird resultieren, wenn die Leseniveaus für die erste Lesebedingung optimiert werden und die zweite Lesebedingung vorliegend ist oder wenn die Leseniveaus für die zweite Lesebedingung optimiert werden und die erste Lesebedingung vorliegend ist.
Die Speicherkette 1200 erstreckt sich zwischen einer p-Quelle 1205 und einer Bitleitung 1202 und weist Speicherzellensteuer-Gates 1211, 1212, 1213, ..., 1214 und 1215 zwischen einem SGS-Transistor-Steuer-Gate 1210 und einem SGD-Transistor-Steuer-Gate 1216 auf. Die Kette weist einen Kanalbereich 1204 innerhalb einer Speicherfilmschicht 1203 (z.B. eine Tunnelschicht innerhalb einer Ladungseinfangschicht) auf. Ein mittlerer dielektrischer Kern 1201 ist auch dargestellt. Die Kette wird in einer Querschnittsansicht gezeigt, wo sich die Steuer-Gates und die Schichten um das Speicherloch wickeln. Ferner werden als ein Beispiel die Speicherzellen mit Steuer-Gates 1211 und 1215 in dem G-Zustand programmiert, dem höchsten Zustand in diesem Beispiel und die Speicherzellen mit Steuer-Gates 1212-1214 sind in irgendeinem Zustand.
Das SGD-Steuer-Gate ist bei einer Spannung von Vsgd, z.B. 3-4V, die Speicherzellen-Steuer-Gates 1211-1215 sind bei einer Spannung von Vpass, z.B. 8-10 V, das SGS-Steuer-Gate ist bei einer Spannung von Vsgs, z.B. 3-4V, die p-Quelle kann bei 1V (VSsl) sein und die Bitleitung kann bei 1-2V sein. Beispielelektronen („e-“) treten in den Kanal von der Bitleitung ein als ein Ergebnis der Erfassungsschaltkreise, die für die Erfassungsoperation aktiviert werden. Dies resultiert in einer Kanalspannung von etwa 0V. Während der Entladung oder dem Herunterfahren der Wortleitungen schalten sich die G-Zustands-Zellen ab (werden nichtleitend), was bewirkt, dass die Kanalspannung floatet und abwärtsgekoppelt wird wie erwähnt.
12B stellt eine Konfiguration einer Beispielspeicherkette dar, direkt nachdem Wortleitungen an dem Ende einer Erfassungsoperation entladen werden. An diesem Punkt ist die Kanalspannung negativ (Vch<0V), wie durch die reduzierte Anzahl von Elektronen repräsentiert und jedes der Steuer-Gates erreicht 0V. Die Bitleitungsspannung kann auch auf 0V eingestellt werden.
12C stellt eine Konfiguration einer Beispielspeicherkette dar, wenn Wortleitungen durch den Kanal aufwärtsgekoppelt sind. Die negative Kanalspannung bewirkt ein seitliches Feld über dem SGS-Transistor, was darin resultiert, dass Löcher allmählich in den Kanal von der p-Quelle eintreten. Die Löcher neutralisieren das Feld über dem SGS-Transistor und kombinieren mit den Elektronen, was allmählich bewirkt, dass die Kanalspannung hin zu 0V zunimmt. Zu diesem Zeitpunkt floaten die Wortleitungsspannungen, so dass sie aufwärtsgekoppelt werden, wenn Vch zunimmt. Dies wird durch die Notation „höher floatend“ angegeben.
12D stellt eine Konfiguration einer Beispielspeicherkette dar, wenn die Wortleitungen das Aufwärtskoppeln beendet haben. In diesem Fall ist der Kanal völlig neutralisiert, so dass Vch=0V. Die Wortleitungsspannungen sind bei einem aufwärtsgekoppelten Niveau von etwa 4V zum Beispiel.
13A stellt einen Beispielprozess dar, der konsistent mit Block 10 in 1C ist. Dieses Merkmal umfasst das Detektieren eines aufwärtsgekoppelten Zustands von Wortleitungen und das Einstellen der Lesespannungen entsprechend. Schritt 1300 umfasst das Empfangen eines Lesebefehls für ausgewählte Speicherzellen, z.B. verbunden mit einer ausgewählten Wortleitung in einem Block. Zum Beispiel kann der Befehl bei der Steuereinheit 122 von dem Host empfangen werden. In anderen Fällen wird der Lesebefehl intern innerhalb der Speichervorrichtung 100 (1A) erzeugt. Schritt 1301 umfasst das Erfassen einer Wortleitungsspannung in dem Block. In einem Zugang wird die erfasste Wortleitung in dem Block vorbestimmt und ist nicht notwendig dieselbe wie die ausgewählte Wortleitung, die mit den ausgewählten Speicherzellen verbunden ist. Das Erfassen von einer oder mehreren Wortleitungen ist möglich. Zum Beispiel kann ein Spannungsdetektor konfiguriert sein, eine Evaluierung einer Spannung von einer oder mehreren Wortleitungen durchzuführen. Siehe Fig. 24B für weitere Beispieldetails. Schritt 1302 umfasst das Auswählen eines Satzes von Lesespannungen basierend auf dem erfassten Wortleitungsniveau. Das erfasste Wortleitungsniveau gibt an, ob die Speicherzellen in einer ersten Lesebedingung, einer zweiten Lesebedingung oder irgendwo dazwischen sind. Siehe z.B. 13B-13D. Schritt 1303 umfasst das Durchführen einer Leseoperation in dem Block unter Verwendung des ausgewählten Satzes von Lesespannungen. In diesem Zugang kann ein optimaler Satz von Lesespannungen, der die Lesefehler minimiert, basierend auf dem derzeitigen aufwärtsgekoppelten Zustand der Wortleitungen ausgewählt werden.
13B stellt eine graphische Darstellung einer Verschiebung in Vth für verschiedene Datenzustände gegen die Zeit dar. Wie erwähnt kann in einer ersten Lesebedingung ein Vth-Herunterschalten für einen oder mehrere untere Zustände gesehen werden, im Wesentlichen keine Änderung in Vth kann in einem oder mehreren Mittelbereich-Zuständen gesehen werden und ein Vth-Hochschalten kann für einen oder mehrere obere Zustände gesehen werden. Diese Verschiebungen sind relativ zu den Vth-Niveaus in der zweiten Lesebedingung.
Der Zeitpunkt t=0 repräsentiert den Zeitpunkt einer Erfassungsoperation, während die Zellen in einer ersten Lesebedingung sind. Die Verschiebung in der Lesespannung ist im größten in ihrer Größe zu diesem Zeitpunkt, da die Wortleitungen entladen werden und die Vth der Zellen relativ weit von der Vth der zweiten Lesebedingung für jeden programmierten Datenzustand ist. Diese Verschiebung nimmt allmählich in ihrer Größe ab, wenn die Zeit von 0 bis tf fortschreitet. Bei tf kann eine Verschiebung von 0V in einem Zugang realisiert werden. Getrennte graphische Darstellungen werden für die programmierten Zustände bereitgestellt, die mit A, B, C, D, E, F und G bezeichnet sind, wo die graphischen Darstellungen für A, B, C, D ein Herunterschalten zeigen und die graphischen Darstellungen für E, F und g ein Hochschalten zeigen. Dieses Beispiel zeigt acht Datenzustände, aber ein ähnlicher Trend kann für andere Zahlen von Datenzuständen gesehen werden.
13C stellt eine graphische Darstellung dar, die einen Trend einer Lesespannung gegen eine detektierte Wortleitungsspannung zeigt. Die horizontale Achse stellt eine Wortleitungs- (WL) Spannung dar, die unter Verwendung einer Schaltung erfasst werden kann, wie sie beispielsweise in 24B gezeigt ist. Die vertikale Achse stellt Lesespannungen dar, die konsistent mit 8A sind einschließlich einer unteren und höheren Lesespannung für jeden programmierten Datenzustand. Die graphischen Darstellungen zeigen, dass die Lesespannung mit der erfassten WL-Spannung für die unteren Datenzustände zunimmt und mit der erfassten WL-Spannung für die höheren Datenzustände abnimmt.
13D stellt eine graphische Darstellung einer Lesespannung gegen eine detektierte Wortleitungsspannung dar, wobei zwei Sätze von Lesespannungen in einer Beispielimplementierung von 13C verwendet werden. In einer vereinfachten Implementierung wird die erfasste WL-Spannung in einen von zwei Bereichen klassifiziert; unter einer Referenzspannung (Vref) oder oberhalb von Vref. Wenn die erfasste WL-Spannung oberhalb von Vref ist, werden die Lesespannungen VrAH, VrBH, VrCH, VrDH, VrEL, VrFL undVrGL ausgewählt. Wenn die erfasste WL-Spannung unter Vref ist, werden die Lesespannungen VrAL, VrBL, VrCL, VrDL, VrEH, VrFH und VrGH ausgewählt. Vref kann basierend auf der maximalen aufwärtsgekoppelten Wortleitungsspannung in einem Zugang ausgewählt werden. Zum Beispiel, wenn die maximale aufwärtsgekoppelte Wortleitungsspannung etwa 4V ist, kann Vref etwa eine Hälfte davon oder 2V sein.
13E stellt einen anderen Beispielprozess dar, der konsistent mit Block 10 in 1C ist. Als eine Alternative zu 13A schließt dieser Prozess ein periodisches Polling eines Blocks ein, um seine Wortleitungsspannung zu bestimmen. Dieser Prozess ist nützlich, weil er einen Dateneintritt für eine Wortleitungsspannung bestimmen kann, bevor ein Lesebefehl empfangen wird. Wenn der Lesebefehl empfangen wird, können die geeigneten Lesespannungen direkt bestimmt werden, ohne eine andere Wortleitungsspannungsdetektion durchzuführen. Eine Überprüfung kann gemacht werden, ob die detektierte Wortleitungsspannung genügend neu ist, so dass man sich auf sie beim Auswählen der Lesespannungen verlassen kann.
Schritt 1310 umfasst das Erfassen einer Wortleitungsspannung gemäß einem Timer. Zum Beispiel kann dies periodisch getan werden, z.B. jede paar Minuten oder Stunden. Schritt 1311 umfasst das Speichern eines Dateneintritts für die Wortleitungsspannung. Wenn kein Lesebefehl empfangen wird vor dem Zeitpunkt der nächsten Erfassung, werden Schritte 1310 und 1311 wiederholt. Wenn ein Lesebefehl für den Block bei Schritt 1312 empfangen wird, bestimmt ein Entscheidungsschritt 1313, ob der Dateneintritt neu ist, z.B. nicht älter als ein spezifizierter Zeitbetrag. Wenn der Entscheidungsschritt 1313 wahr ist, wählt Schritt 1314 einen Satz von Lesespannungen basierend auf dem Dateneintritt aus und Schritt 1315 führt eine Leseoperation in dem Block unter Verwendung des Satzes von Lesespannungen durch. Der Prozess fährt dann bei Schritt 1310 fort. Wenn Entscheidungsschritt 1313 falsch ist, wiederholt Schritt 1316 das Erfassen der Wortleitungsspannung, speichert Schritt 1317 einen neuen Dateneintritt für die Wortleitungsspannung und setzt Schritt 1318 den Timer zurück. Schritte 1314 und 1315 werden dann erreicht.
Optional wird der Entscheidungsschritt 1313 ausgelassen, so dass der jüngste Eintritt immer verwendet wird, um die Lesespannungen auszuwählen. Die Zeitdauer für die Wortleitungsdetektion kann eingestellt werden, um genügend kurz zu sein, so dass der jüngste Eintritt gültig ist.
14A stellt einen Beispielprozess dar, der konsistent mit Block 11 in 1C ist. Dieses Merkmal umfasst das Anwenden eines Vor-Lese-Spannungspulses direkt vor einer Leseoperation. Schritt 1400 umfasst das Empfangen eines Lesebefehls für ausgewählte Speicherzellen, z.B. verbunden mit einer ausgewählten Wortleitung in einem ausgewählten Block. Ein Entscheidungsschritt 1401 bestimmt, ob eine Bedingung erfüllt ist, um einen Vor-Lese-Spannungspuls auf die ausgewählte Wortleitung anzuwenden. Dieser Entscheidungsschritt kann verschiedene Dateneingaben berücksichtigen. Zum Beispiel gibt Block 1401a an, ob eine vergangene Zeit seit einer letzten Erfassung des Blocks einen Schwellwert überschreitet. Der Schwellwert kann lang genug sein, so dass die Zellen in der ersten Lesebedingung sein werden, wenn die vergangene Zeit den Schwellwert überschreitet. Die Bedingung kann erfüllt sein, wenn die Eingabe des Blocks 1401a empfangen wird. Block 1401b gibt an, ob ein vorhergehender Lesevorgang des Blocks in einem oder mehreren nicht korrigierbaren Fehlern resultiert. Dieser vorhergehende Lesevorgang kann mit einem vorhergehenden Lesebefehl assoziiert sein, der ein anderer ist, als der, auf den in Schritt 1400 Bezug genommen wurde. Eine verarbeitete Lese-Rückgewinnung kann verwendet worden sein, um die Daten in Reaktion auf den einen oder die mehreren nicht korrigierbaren Fehler in dem vorhergehenden Lesevorgang zu lesen. Die Bedingung kann erfüllt sein, wenn die Eingabe von Block 1401b empfangen wird.
Ein Steuerschaltkreis kann konfiguriert werden, um zu bewirken, dass ein Spannungsdetektor die Evaluierung in Reaktion auf eine Bestimmung, dass ein vorhergehender Lesevorgang von Speicherzellen in dem Block in einem oder mehreren nicht korrigierbaren Fehlern resultiert ist, durchführt.
Block 1401c gibt an, ob eine Wortleitungsspannung in dem Block unter einem Schwellwert ist. Der Schwellwert kann niedrig genug sein, so dass die Zellen in der ersten Lesebedingung sein werden, wenn die Wortleitungsspannung unter dem Schwellwert ist. Die Wortleitungsspannung kann unter Verwendung von Techniken erfasst werden, die in Verbindung mit 13A und 24B diskutiert werden. Die Bedingung kann erfüllt sein, wenn die Eingabe des Blocks 1401c empfangen wird.
Wenn Entscheidungsschritt 1401 wahr ist, umfasst Schritt 1402 das Anwenden eines Vor-Lesespannungspulses auf die ausgewählte Wortleitung und Schritt 1403 umfasst das Lesen der ausgewählten Speicherzellen. Siehe 15A und 15B. In einer Implementierung wird der Vor-Lese-Spannungspuls auf die ausgewählte Wortleitung, aber nicht auf die verbleibenden nicht ausgewählten Wortleitungen in dem ausgewählten Block angewandt. In einer anderen Implementierung wird der Vor-Lese-Spannungspuls auch gleichzeitig auf einige oder sämtliche der nicht ausgewählten Wortleitungen angewandt. Der Vor-Lese-Spannungspuls stellt eine schwache oder sanfte Programmierung für Zellen dar, insbesondere für jene in den unteren programmierten Zuständen. Der Puls erzeugt ein elektrisches Feld über die Zellen, was einigen Ladungseinfang und daher einige Erhöhung in Vth in Proportion zu der Zeitdauer und Größe des Pulses bewirkt. Der Puls erhöht gegebenenfalls nicht die Vth für Zellen in den höheren Zuständen, abhängig von der Pulsgröße und Zeitdauer.
In einer Option umfasst Schritt 1402a das Einstellen einer Zeitdauer des Vor-Lese-Spannungspulses auf eine feste Zeitdauer. Die Größe des Vor-Lese-Spannungspulses auch auf eine feste Größe eingestellt werden. In einer anderen Option umfasst Schritt 1402b das Einstellen einer Zeitdauer des Vor-Lese-Spannungspulses basierend auf der vergangenen Zeit. Siehe 15C. Schritt 1402b umfasst das Einstellen einer Zeitdauer des Vor-Lese-Spannungspulses basierend auf der erfassten Wortleitungsspannung. Die Größe des Vor-Lese-Spannungspulses kann auch basierend auf der detektierten Wortleitungsspannung eingestellt werden. Siehe 15D. Schritt 1402d umfasst das Einstellen einer Zeitdauer des Vor-Lese-Spannungspulses basierend auf einer Temperatur. Die Größe des Vor-Lese-Spannungspulses kann auch basierend auf der erfassten Temperatur eingestellt werden. Siehe 15E.
Wenn die Lesespannungen für die zweite Lesebedingung optimiert werden, ist der Vor-Lese-Spannungspuls hilfreich beim Erhöhen der Vth der Zellen zurück zu der zweiten Lesebedingung, bevor sie gelesen werden.
14B stellt einen anderen Beispielprozess dar, der konsistent mit Block 11 in 1C ist. In diesem Fall wird der Vor-Lese-Spannungspuls nicht angewandt, es sei denn, dass es einen oder mehrere nicht korrigierbare Fehler für einen ursprünglichen Lesevorgang gibt. Schritt 1410 umfasst das Empfangen eines Lesebefehls für ausgewählte Speicherzellen. Schritt 1411 umfasst das Lesen der ausgewählten Speicherzellen. In einem Zugang werden die vorgegebenen Leseniveaus, die für die zweite Lesebedingung optimiert werden, verwendet. Ein Entscheidungsschritt 1412 bestimmt, ob es einen oder mehrere nicht korrigierbare Fehler gibt, z.B. ob der ECC-Prozess nicht sämtliche Lesefehler korrigieren kann. Wenn der Entscheidungsschritt 1412 falsch ist, wird der Leseprozess bei Schritt 1417 durchgeführt. Wenn der Entscheidungsschritt 1412 wahr ist, umfasst Schritt 1413 das Anwenden eines Vor-Lese-Spannungspulses auf die ausgewählte Wortleitung. Schritt 1414 liest dann wieder die ausgewählten Speicherzellen und ein Entscheidungsschritt 141 bestimmt, ob es immer noch einen oder mehrere nicht korrigierbare Fehler gibt. Wenn der Entscheidungsschritt 1415 falsch ist, wird der Leseprozess bei Schritt 1417 durchgeführt. Wenn der Entscheidungsschritt 1415 wahr ist, umfasst Schritt 1416 das Durchführen eines Lese-Rückgewinnungs-Prozesses. Dies kann wiederholte Leseversuche einschließen, in denen die Lesespannung höher und/oder niedriger verschoben wird.
Optional, wenn Entscheidungsschritt 1415 wahr ist, kann ein zweiter Vor-Lese-Spannungspuls angewandt werden. Die Größe und/oder Zeitdauer des zweiten Vor-Lese-Spannungspulses können größer als für die erste Anwendung des Vor-Lese-Spannungspulses sein.
Der ursprüngliche Lesevorgang, der in nicht korrigierbaren Fehlern resultiert, würde einen Effekt aufweisen durch Aufwärtskoppeln der Wortleitungsspannungen, wenn die Wortleitungsspannungen für eine genügend lange Zeit gefloatet würden. Das sanfte Programmieren des Vor-Lese-Spannungspulses agiert schneller als das Aufwärtskoppeln der Wortleitung beim Erhöhen der Vth der Zellen. Ferner kann der Vor-Lese-Spannungspuls eher auf die ausgewählte Wortleitung als auf sämtliche Wortleitungen in einem Block agieren.
15A stellt eine graphische Darstellung von Beispielwellenformen in einer Leseoperation ähnlich zu 10C dar, wo ein Vor-Lese-Spannungspuls vor der Leseoperation angewandt wird. Die Wellenformen 1115-1117 und 1120-1122 aus 10C werden wiederholt. Ein Vor-Lese-Spannungspuls (graphische Darstellung 1500) wird angewandt direkt vor den Lesewellenformen. Der Vor-Lese-Spannungspuls kann eine Größe von Vpass zum Beispiel aufweisen. Allgemein wird der Puls eine größere Wirkung beim Erhöhen der Vth der Zellen aufweisen, wenn er eine größere Größe und/oder Dauer aufweist. Der Vor-Lese-Spannungspuls fährt herauf startend bei t0a, z.B. in Reaktion auf einen Lesebefehl und fährt herunter startend bei t0b, so dass die Dauer t0b-t0a ist. Nachdem er zum Beispiel auf 0V herunterfährt, beginnt die Leseoperation bei t0. Die Verzögerung zwischen dem Vor-Lese-Spannungspuls und der Leseoperation kann minimiert werden, um die Gesamtlesezeit zu minimieren. Der Vor-Lese-Spannungspuls hilft dabei, die Vth der Zellen zu erhöhen, bevor sie gelesen werden, um Lesefehler zu reduzieren. Das Aufwärtskoppeln der Wortleitungen kann auch durchgeführt werden wie durch die graphische Darstellung 1032 angegeben.
Die graphische Darstellung 1500a zeigt eine Option für den Vor-Lese-Spannungspuls, der den Energieverbrauch reduzieren kann. In diesem Beispiel kann die Anstiegsrate für den Vor-Lese-Spannungspuls kleiner sein als die Anstiegsrate für die nachfolgenden Passierspannungen während der Leseoperation.
15B stellt eine graphische Darstellung einer Kanalspannung (Vch) dar, die 15A entspricht. Die graphische Darstellung 1035a entspricht dem graphischen Verlauf 1035 aus 10C.
15C stellt eine graphische Darstellung einer Vor-Lese-Spannungspulszeitdauer und/oder -größe gegen eine Zeit seit einer letzten Erfassungsoperation dar, konsistent mit Schritt 1402b von dem Prozess aus 14A. Dies kann eine Zeit seit einer letzten Leseoperation oder einer Programmieroperation sein, die einen Verifikationstest umfasst. Die Zeitdauer und/oder Größe nimmt zu, wenn die Zeit zunimmt, da der Vor-Lese-Spannungspuls dabei hilft, die Vth der Speicherzellen zu erhöhen, wobei die Vth über die Zeit abnimmt aufgrund des Entladens der Wortleitungsspannungen. Die Wirkung des Vor-Lese-Spannungspulses ist größer, wenn die Zeitdauer und/oder Größe größer ist. Die Zeitdauer könnte zum Beispiel etwa 0,1ms-200ms sein.
15D stellt eine graphische Darstellung einer Vor-Lese-Spannungspulszeitdauer und/oder -Größe gegen eine detektierte Wortleitungsspannung dar, konsistent mit Schritt 1402c des Prozesses aus 14A. Die Zeitdauer und/oder Größe nimmt zu, wenn die detektierte WL-Spannung abnimmt, da eine niedrigere WL-Spannung angibt, dass die Wortleitungsspannung entladen wurde und die Zellen in oder nahe bei einer ersten Lesebedingung sind. Eine stärkere (längere oder größere Größe) Vor-Lese-Spannung wird deswegen angegeben, dabei zu helfen, die Vth der Speicherzellen zurück zu der zweiten Lesebedingung zu erhöhen.
15E stellt eine graphische Darstellung einer Vor-Lese-Spannungspulsdauer und/oder -Größe gegen die Temperatur dar, konsistent mit Schritt 1402d des Prozesses aus 14A. Das heißt, die Pulsdauer und/oder Größe ist invers proportional zu der Temperatur. Der Temperatursensor 115 aus 1A kann verwendet werden, um die Temperatur zu bestimmen. Allgemein benötigen wir bei niedrigeren Temperaturen eine längere Pulszeitdauer und/oder Größe. Im Falle eines Vor-Lese-Vorgangs (der direkt vor einer Leseoperation durchgeführt wird) wollen wir Elektronen unter Verwendung des Vor-Lese-Pulses einfangen, so dass eine Speicherzelle in den zweiten Lesezustand eintritt. Die Zeit, die benötigt wird, um Elektronen einzufangen und die Speicherzelle von dem ersten Lesezustand zu dem zweiten Lesezustand zu überführen, nimmt bei niedrigeren Temperaturen zu. Von einem Mechanismus wird geglaubt, dass er das Springen zwischen Einfangstellen einschließt, was bei niedrigeren Temperaturen langsamer ist. Daher wird eine längere Pulszeitdauer und/oder Größe bei niedrigeren Temperaturen bevorzugt.
15F stellt eine graphische Darstellung einer Fehlerzählung gegen einer Programmpulsbreite auf einer Log-Log-Skala dar, konsistent mit dem Prozess aus 14A. Die graphische Darstellung wurde erhalten durch Lesen der Zellen in der ersten Lesebedingung. Es kann gesehen werden, dass wenn die Pulszeitdauer sehr kurz ist, wie z.B. einige wenige Nanosekunden, reduziert sie nicht signifikant die Fehlerzählung und die Fehlerzählung ist wie erwartet, wenn die Zellen in der ersten Lesebedingung sind. Wenn jedoch die Pulszeitdauer zunimmt, wie z.B. auf einige wenige Millisekunden, wird die Fehlerzählung signifikant auf ein Niveau reduziert, das wie erwartet ist, wenn die Zellen in der zweiten Lesebedingung sind. Die Lesespannungen werden für die zweite Lesebedingung in diesem Beispiel optimiert.
16A stellt einen Beispielprozess dar, der konsistent mit Block 12 in 1C ist. Dieses Merkmal umfasst das periodische Anwenden eines Spannungspulses auf sämtliche Wortleitungen in einem Block. Dieser Prozess kann einen Spannungspuls verwenden, der ähnlich zu dem Vor-Lese-Spannungspuls ist. Dieser Prozess kann in einem Zugang den Spannungspuls zu sämtlichen Wortleitungen in einem oder mehreren Blöcken anwenden anstatt nur auf eine ausgewählte Wortleitung. Der Prozess kann unabhängig von einem Lesebefehl durchgeführt werden. Ein Befehl kann in der Steuereinheit definiert werden, was bewirkt, dass der Puls periodisch ausgegeben wird. Wenn der Befehl ausgeführt wird, werden die Spannungstreiber und die assoziierten Passier-Gates (24A und 24B) konfiguriert, um gleichzeitig einen Spannungspuls auf sämtliche Wortleitungen in einem oder mehreren Blöcken in einem Zugang anzuwenden. Ein anderer Zugang ist, gleichzeitig einen Spannungspuls auf eine oder mehrere Wortleitungen in einem oder mehrere Blöcken anzuwenden.
Es ist auch möglich, die Spannungspulse innerhalb eines Chips zu versetzen, so dass sie auf verschiedene Sätze von Blöcken zu verschiedenen Zeitpunkten angewandt werden. Dies reduziert den Peak-Strom-Verbrauch. Zum Beispiel, wenn die Blöcke in mehreren Ebenen (z.B. verschiedene p-Quellen-Bereiche auf dem Substrat) angeordnet werden, kann der Puls auf die Blöcke in einer Ebene pro Zeitpunkt angewandt werden. Oder, abhängig von der Speichervorrichtungsarchitektur kann der Puls auf einen Abschnitt der Blöcke in einer Ebene pro Zeitpunkt angewandt werden. Der Puls kann auf einen Satz von Blöcken pro Zeitpunkt angewandt werden, wobei jeder Satz einen oder mehrere Blöcke aufweist.
In einer anderen Option, die den Peak-Strom-Verbrauch reduziert, was in 25 dargestellt ist, ist es möglich, die Spannungspulse über mehrere Chips in einer Mehr-Chip-Speichervorrichtung zu versetzen.
Ferner kann der Stromverbrauch reduziert werden durch Einstellen von Vbl=Vsource mit den SGS- und SGD-Transistoren in einem leitenden Zustand. Dies wird dazu tendieren, den Stromfluss in der Kette zu verhindern, da beide Enden der Kette auf demselben Potential sind. Ein anderer Zugang ist, die SGD- oder SGS-Transistoren (aber nicht beide) abzuschalten, so dass es keinen Strom gibt, der durch sie hindurchkommt. Eins von den SGS- oder SGD-Transistoren sollten leitend sein, so dass die Kanalspannung nicht floatet.
Der Puls kann periodisch ausgegeben werden wie z.B. einmal jede mehrere Minuten oder einmal pro Stunde. Der Ausdruck „periodisch“ ist gemeint, sowohl feste Intervalle als auch variierende Intervalle aufzuweisen. Der Puls bewirkt, dass die Blöcke zu der zweiten Lesebedingung zurückkehren, im Fall, dass die Wortleitungen begonnen haben, sich zu entladen. Der Puls kann ohne nachzuverfolgen, ob die Blöcke in der ersten oder zweiten Lesebedingung sind, implementiert werden. In einigen Fällen kann ein Block bereits in der zweiten Lesebedingung sein aufgrund einer jüngsten Erfassungsoperation, wenn der Puls angewandt wird. Der Puls kann wenig oder keine Wirkung in diesem Fall aufweisen. In anderen Fällen kann ein Block in oder nahe bei er ersten Lesebedingung sein. Der Puls kann eine signifikante Wirkung in diesem Fall darin haben, den Block zu der zweiten Lesebedingung zurückzuführen. Das periodische Ausgeben des Pulses kann in einem Zugang begonnen werden in Reaktion auf ein Power-on-Ereignis in der Speichervorrichtung. Dieses Ereignis zwingt sämtliche der Wortleitungen auf 0V und in die erste Lesebedingung.
Schritt 1600 startet einen Timer. Bei Schritt 1601 setzt der Timer das Zählen fort. Ein Entscheidungsschritt 1602 bestimmt, ob der Timer zu einer spezifizierten Zeitdauer vorwärtsgezählt hat. Block 1602a gibt an, dass die Zeitdauer basierend auf der Temperatur angepasst werden kann, z.B. derart, dass die Zeitdauer kürzer ist, wenn die Temperatur höher ist. Siehe 16D. Wenn der Entscheidungsschritt 1602 falsch ist, wird Schritt 1601 wiederholt und der Timer setzt das Vorwärtszählen fort. Wenn der Entscheidungsschritt 1602 wahr ist, setzt Schritt 1603 den Timer zurück und Schritt 1604 schließt das Erhöhen der Vth von zumindest den unteren Zustandszellen zurück zu der zweiten Lesebedingung ein. Block 1604a gibt an, dass die Zeitdauer und/oder Größe des Spannungspulses angepasst werden kann. Zum Beispiel kann die Anpassung basierend auf der Zeit seit der letzten Erfassung, der WL-Spannung und der Temperatur gemacht werden, wie in Verbindung mit 15C-15E diskutiert.
16B stellt eine graphische Darstellung von periodischen Spannungspulsen dar, die konsistent mit dem Prozess aus 16A ist. Die vertikale Achse stellt die Spannung dar und die horizontale Achse stellt die Zeit dar. Die Beispielpulse 1610, 1620 und 1630 weisen eine Zeitdauer auf, die durch einen Pfeil 1625 repräsentiert wird und eine Zeitdauer, die durch einen Pfeil 1626 repräsentiert wird. Zwischen den Pulsen kann die Wortleitungsspannung aufwärts gekoppelt werden und dann beginnen, sich zu verzögern, wie durch die graphischen Darstellungen 1611, 1621 und 1631 dargestellt. Andere Operationen, die das Anwenden von Spannungen auf die Wortleitungen einschließen, wie z.B. Lese- und Programmoperationen, könne zwischen den periodischen Spannungspulsen auftreten. In dem bereitgestellten Beispiel weist jeder Spannungspuls eine gemeinsame Zeitdauer auf. In einem anderen Zugang kann die Zeitdauer variieren. Auch werden in dem bereitgestellten Beispiel die Spannungspulse unter Verwendung einer gemeinsamen Zeitdauer, z.B. einer Zeit zwischen den Pulsen bereitgestellt. In einem anderen Zugang kann die Zeitdauer variieren.
16C stellt eine graphische Darstellung einer Kanalspannung dar, die konsistent mit 16B ist. Die Kanalspannung kann niedriger gekoppelt werden und dann zunehmen, was das Aufwärtskoppeln der Wortleitungen bewirkt, wie diskutiert worden ist. Zum Beispiel wird der Puls 1610 bei t0 heraufgefahren und bei t1 heruntergefahren, was eine Abwärtsspitze in Vch bewirkt, wie durch graphische Darstellung 1616 dargestellt. Der Puls 1620 wird bei t3 hochgefahren und bei t4 heruntergefahren, was eine Abwärtsspitze in Vch bewirkt, wie durch die graphische Darstellung 1627 dargestellt. Der Puls 1630 wird bei t6 heraufgefahren und bei t7 heruntergefahren, was eine Abwärtsspitze in Vch bewirkt, wie durch die graphische Darstellung 1636 dargestellt. Die Wortleitungsspannung wird beginnend bei t2, t5 und t8 aufwärtsgekoppelt.
16D stellt eine graphische Darstellung einer Pulszeitdauer gegen die Temperatur dar, konsistent mit Block 1602a aus 16A. Wie erwähnt, kann die Zeitdauer kürzer sein, wenn die Temperatur höher ist. Eine hohe Temperatur repräsentiert eine Worst-Case-Situation, wo die Entladungsrate der Wortleitung am größten ist. In einem Zugang wird die Zeitdauer auf einige wenige Minuten eingestellt, z.B. 1-10 Minuten für Temperaturen oberhalb der Zimmertemperatur und auf 1-2 Stunden für Zimmertemperatur oder niedriger.
17A stellt einen Beispielprozess dar, der konsistent mit Block 13 in 1C ist. Dieses Merkmal umfasst das Durchführen einer sanften Löschung nach einer Lese- oder Programmieroperation (Block 13). Wie erwähnt, werden nach einer Erfassungsoperation, z.B. einem Lese- oder Verifikationstest die Wortleitungen durch den Kanal aufwärtsgekoppelt, wenn die Wortleitungsspannungen gefloatet werden. Schritt 1700 umfasst das Empfangen eines Lese- oder Programmierbefehls für ausgewählte Speicherzellen, z.B. verbunden mit einer ausgewählten Wortleitung in einem Block. Schritt 1701 umfasst das Durchführen eines Lesevorgangs oder einer Verifikationsvorgangs der ausgewählten Speicherzellen. Die Verifikationsoperation wird in Verbindung mit einer Programmieroperation wie diskutiert durchgeführt, z.B. in Verbindung mit 9. Schritt 1702 umfasst das Durchführen einer sanften Löschung für den Block.
Vor dem Empfangen eines Lesebefehls war der Block Gegenstand einer normalen Löschoperation wie z.B. in 17B und 17C dargestellt, gefolgt von einer Programmieroperation wie z.B. in 9 dargestellt. Vor dem Empfangen einer Programmieroperation war der Block Gegenstand einer normalen Löschoperation.
17B stellt eine graphische Darstellung von Beispiellöschspannungen dar, die auf ein Substrat in einer normalen Löschoperation angewandt werden. Die vertikale Achse stellt Verase dar und die horizontale Achse stellt die Löschschleifenanzahl dar. Eine Gesamtmenge von drei Schleifen wird verwendet, um die Löschoperation in diesem Beispiel zu beenden. Die Löschspannungen 1711, 1712 und 1713 werden in den Lösch-Schleifen 1, 2 und 3 angewandt. Verase ist die Spannung, die auf das Substrat (p-Quelle) über die lokale Verbindung zum Beispiel angewandt wird. Verase kann eine Größe von bis zu 20-25 V zum Beispiel aufweisen.
17C stellt eine graphische Darstellung von Verifikationsspannungen dar, die auf die Wortleitungen in einem Block angewandt werden, konsistent mit 17B. Die vertikale Achse stellt Vwl (Wortleitungsspannung) dar und die horizontale Achse stellt die Löschschleifenanzahl dar. Eine Beispiellöschverifikationsspannung 1714 ist dargestellt. Diese Spannung (VvEr) kann eine Größe in der Nähe von 0V zum Beispiel aufweisen. Eine Löschverifikationsspannung wird typischerweise angewandt nach jeder Löschspannung als Teil eines Löschverifikationstests eines Blocks.
18A stellt eine Konfiguration der Beispielspeicherkette 1200 von 12A dar, wenn Löcher in den Kanal von dem Substrat eingeführt werden und der Kanal beginnt, sich zu neutralisieren in einer Löschoperation, die konsistent mit Schritt 1702 aus 17 ist. Nach der Konfiguration in 12A wird die p-Quellen-Spannung auf 5V zum Beispiel erhöht, um zu bewirken, dass Löcher („h+“) in den Kanal von dem Substrat eintreten, um damit zu beginnen, die Kanalspannung zu neutralisieren. Siehe auch 19A-19D. Das Steuer-Gate des SGS-Transistors kann auf 0V zum Beispiel eingestellt werden, so dass der Transistor in einem leitenden Zustand für Löcher ist.
Die Elektronen beginnen mit den Löchern zu kombinieren, wie gekennzeichnet durch die reduzierte Anzahl von Elektronen verglichen mit 12A. Die Wortleitungen können bei 0V während dieser Zeit angesteuert werden, so dass sie nicht aufwärtsgekoppelt werden. Das Steuer-Gate des SGD-Transistors kann auch bei 0V angesteuert werden. Dieser Prozess wird als sanfte Löschung beziehungsweise. Soft Erase bezeichnet weil er ähnlich dazu ist, was in einer normalen Löschoperation, aber zu einem kleineren Grad auftritt. Zum Beispiel kann in einer normalen Löschoperation wie z.B. in 17B und 17C dargestellt, die p-Quelle zu einer viel höheren Spannung von 20-25V zum Beispiel erhöht werden. Eine normale Löschoperation stellt eine genügend hohe Kanal-zu-Gate-Spannung bereit, die die Elektronen aus der Ladungseinfangschicht der Zellen heraustreibt und die Vth der programmierten Zellen auf das Vth-Niveau des gelöschten Zustandes senkt. Typischerweise werden in der normalen Löschoperation die Zellen in mehreren Iterationen gelöscht. Jede Iteration schließt das Anwenden einer P-Quellen-Spannung ein, gefolgt durch das Durchführen eines Verifikationstests, der das Verifikationsniveau VvEr (8A) verwendet. Die sanfte Löschung unterscheidet sich darin, dass die Kanal-zu-Gate-Spannung nicht genügend hoch ist, um die Zellen zu löschen. Ferner gibt es typischerweise keinen Verifikationstest oder Verwendung von mehreren Iterationen. Ferner kann die Zeitdauer der Löschspannung an der p-Quelle während der sanften Löschung kleiner sein als während der normalen Löschung. Die sanfte Löschung stellt eine Kanal-zu-Gate-Spannung bereit, die genügend ist, um den Kanal zu neutralisieren, ohne die Speicherzellen zu löschen.
In einem Zugang ist die Größe der p-Quellen-Spannung für die sanfte Löschung kleiner als 25-50% der Größe der normalen Löschung und/oder ist die Zeitdauer der p-Quellen-Spannung für die sanfte Löschung kleiner als 25-50% der Zeitdauer der normalen Löschung.
18B stellt eine Konfiguration einer Beispielspeicherkette dar, wenn der Kanal völlig in einer sanften Löschoperation konsistent mit Schritt 1702 aus 17 und 18A neutralisiert wird. Der Kanal wird völlig neutralisiert, so dass Vch=0V. Die Wortleitungsspannungen floaten, aber verbleiben bei etwa 0V, da es kein Aufwärtskoppeln von dem Kanal gibt.
19A-19D stellt Beispielwellenformen in einer Leseoperation dar, die von einer sanften Löschung gefolgt wird, konsistent mit 17.
19A stellt eine graphische Darstellung von Beispielwellenformen in einer Leseoperation dar, die von einer sanften Löschung gefolgt wird. 19B stellt eine Kanalspannung während einer sanften Löschung dar. 19C stellt eine SGS-Transistor-Spannung während einer sanften Löschung dar. 19D stellt eine p-Quellen-Spannung während einer sanften Löschung dar. Die Wellenformen 1115-1117 und 1120-1122 aus 10C werden wiederholt. Die sanfte Löschung tritt von t14-t16 auf, während die p-Quellen-Spannung erhöht wird (graphische Darstellung 1930). Die Wortleitungen werden bei 0V zum Beispiel angesteuert (ein niedrigeres Niveau als die Passierspannung) während der sanften Löschung (graphische Darstellung 1033), so dass die Wortleitungsspannungen nicht höher floaten als Vch zunimmt. Nachfolgend, nach t17, können die Wortleitungsspannungen gefloatet werden (graphische Darstellung 1034). Obwohl die Wortleitungsspannung zu diesem Zeitpunkt gefloatet wird, floatet sie nicht zu einem höheren Niveau, weil die Kanalspannung eine Gleichgewichtsbedingung erreicht hat (Vch=0V). Die graphische Darstellung 1910 repräsentiert die Kanalspannung, die abwärtsgekoppelt wird beginnend bei t13 und allmählich auf 0V bei t15 zurückkehrt. Eine Zeitspanne von t16-t15 wird bereitgestellt, um sicherzustellen, dass die Kanalspannung ihren Übergang beendet hat, bevor Vp-well zurück runtergefahren wird auf 0V von t16-t17. Vsgs (graphische Darstellung 1920) wird erhöht, während das Erfassen auftritt und fährt runter auf 0V bei t12, wenn Vwl auch runterfährt.
Die Zeit, die benötigt wird, um Vp-well hochzufahren, kann signifikant sein aufgrund der relativ großen Kapazität der p-Quelle auf dem Substrat. Typischerweise erstreckt sich die p-Quelle unterhalb der Blöcke in einer Ebene. Ein anderer Typ einer sanften Löschung, der als nächstes beschrieben wird, führt Löcher in den Kanal ein unter Verwendung des Gate-induzierten Drain-Kriechverlustes (GIDL) von den SGS- und/oder SGD-Transistoren. Dies kann den Kanal schneller aufladen, um die Gesamtmenge zu reduzieren, die von dem sanften Löschprozess verbraucht wird.
20A stellt eine Konfiguration einer Beispielspeicherkette dar, direkt nachdem Wortleitungen an dem Ende einer Erfassungsoperation entladen werden, wo SGD- und SGS-Transistor-Spannungen unter Verwendung der Kopplung in einer sanften Löschoperation gesenkt werden, die konsistent mit Schritt 1702 aus 17 ist. In 20A-20C verwendet die sanfte Löschung GIDL, um die sanfte Löschzeit zu reduzieren. Die GIDL-sanfte Löschung schließt das Vorspannen der SGS- und/oder SGD-Transistoren einer Kette mit einer negative Gate-zu-Drain/Source-Spannung ein. Der Betrag des GIDL-Lochstromes ist größer, wenn die Größe der negativen Gate-zu-Drain/Source-Spannung größer ist.
Wenn eine negative Spannung nicht in der Speichervorrichtung verfügbar ist, um die SGS- und/oder SGD-Steuer-Gates direkt mit einer negativen Spannung anzusteuern, ist es möglich, die SGS- und/oder SGD-Steuer-Gate-Spannungen auf ein negatives Niveau unter Verwendung der angrenzenden Wortleitung abwärtszukoppeln. Zum Beispiel kann das Steuer-Gate 1211 eine Dummy-Wortleitung wie z.B. WLD4 repräsentieren und das Steuer-Gate 1215 kann eine Dummy-Wortleitung wie z.B. WLD2 repräsentieren (siehe 4 und 7A).
Wie in 21A-21D beschrieben, können die Wortleitungsspannungen von ihrem Peak-Niveau von Vpass zu einem mittleren Niveau VpassL heruntergefahren werden, bevor sie auf das letzte Niveau von 0V heruntergefahren werden. Die SGS- und/oder SGD-Steuer-Gate-Spannungen werden von ihrem Peak-Niveau auf 0V heruntergefahren, wenn die Wortleitungsspannungen von Vpass zu VpassL heruntergefahren werden. Nachfolgend werden die SGS- und/oder SGD-Steuer-Gate-Spannungen gefloatet, z.B. von einem Spannungstreiber losgelöst, so dass sie auf ein negatives Niveau abwärtsgekoppelt werden, wenn die Wortleitungsspannungen von VpassL auf 0V heruntergefahren werden. Zum Beispiel kann VpassL 4,5V sein, so dass die SGS- und/oder SGD-Steuer-Gate-Spannungen auf etwa -4V abwärtsgekoppelt werden. Siehe 20B. Der Übergang von VpassL auf 0V stellt einen genügenden Betrag von Abwärtskopplung bereit, während der Übergang von Vpass auf 0V ein exzessives Abwärtskoppeln auf die SGS- und/oder SGD- Steuer-Gates bereitstellen könnte. VpassL kann relativ höher gemacht werden, um relativ mehr GIDL-Loch-Strom bereitzustellen.
20A zeigt, wie die SGS- und/oder SGD-Steuer-Gate-Spannungen niedriger von 0V gefloatet werden, während Dummy-Wortleitungen von VpassL auf 0V übergehen. Die Datenwortleitungen werden bei 0V angesteuert, um Änderungen aufgrund der Kopplung von dem Kanal zu verhindern. Die Kanalspannung ist zu diesem Zeitpunkt negativ.
20B stellt eine Konfiguration einer Beispielspeicherkette dar, direkt nachdem Wortleitungen an dem Ende einer Erfassungsoperation entladen werden, wo SGD- und SGS-Transistor-Spannungen unter Verwendung einer angesteuerten negativen Spannung in einer sanften Löschoperation konsistent mit Schritt 1702 aus 17 gesenkt werden. Wenn eine negative Spannung in der Speichervorrichtung verfügbar ist, können die SGS- und/oder SGD-Steuer-Gates direkt mit einer negativen Spannung wie z.B. -4V angesteuert werden, anstatt den Abwärtskopplungsprozess aus 20A zu verwenden.
Wie in 22A-22D beschrieben, können die Wortleitungsspannungen von ihrem Peak-Niveau von Vpass auf das letzte Niveau von 0V heruntergefahren werden. Die SGS- und/oder SGD-Steuer-Gate-Spannungen werden von ihrem Peak-Niveau auf ein negatives Niveau heruntergefahren. Die Kanalspannung ist zu diesem Zeitpunkt negativ.
20C stellt eine Konfiguration einer Beispielspeicherkette dar, wenn Löcher in den Kanal von den SGD- und SGS-Transistoren unter Verwendung von GIDL eingeführt werden und der Kanal beginnt, sich in einer sanften Löschoperation konsistent mit Schritt 1702 aus 17 und mit 20A oder 20B zu neutralisieren. Diese Konfiguration zeigt, wie Löcher in dem Kanal von den SGS- und/oder SGD-Transistoren mit dem geeigneten Vorspannen dieser Transistoren erzeugt werden, entweder aufgrund von Abwärtskopplung oder einer angesteuerten negativen Spannung. Die Kanalspannung beginnt sich zu neutralisieren und wird nachfolgend völlig neutralisiert wie z.B. in 18B gezeigt.
21A-21D stellen Wellenformen in einer sanften Löschung dar, in der SGS- und/oder SGD-Transistoren abwärtsgekoppelt werden auf eine negative Spannung, um Löcher durch GIDL zu erzeugen, konsistent mit 20A und 20C.
21A stellt eine graphische Darstellung von Beispielwellenformen in einer Leseoperation dar, die von einer sanften Löschung gefolgt wird, in der die Passierspannung auf VpassL herunterfährt, bevor sie auf 0V herunterfährt, konsistent mit 20A und 20C. Die Wellenformen 1115 und 1116 und 1120-1122 von 10C werden wiederholt. Die Wellenform 1117a korrespondiert mit der Wellenform 1117 außer dass die Wortleitungsspannung auf VpassL herunterfährt, ein mittleres Niveau zwischen dem Peak-Niveau von Vpass und 0V, von t12-t14. Die Wortleitungsspannung wird bei VpassL von t14-t15 behalten, um sicherzustellen, dass das gewünschte Niveau erreicht wird, bevor es von VpassL auf 0V bei t15 heruntergefahren wird. Die graphische Darstellung 2110 repräsentiert das Kanalspannungsabwärtskoppeln und dann Erhöhen wie vorher diskutiert.
Wenn die Wortleitungsspannung von VpassL auf 0V bei t15 heruntergefahren wird, bewirkt dies das Abwärtskoppeln der SGS- und/oder SGD-Steuer-Gate-Spannungen wie dargestellt. Die SGS- und/oder SGD-Transistoren zu diesem Zeitpunkt werden vorgespannt um Löcher in dem Kanal aufgrund von GIDL zu erzeugen, so dass der Kanal aufgeladen wird und eine sanfte Löschung der Speicherzellen in dem Block von t15-t17 auftritt. Die Wortleitungsspannungen werden bei 0V angesteuert, zum Beispiel während der sanften Löschung (graphische Darstellung 2111). Nachfolgend nach t18 können die Wortleitungsspannungen gefloatet werden (graphische Darstellung 2112).
21B stellt eine Kanalspannung während einem Beispiel einer sanften Löschung dar. Die graphische Darstellung 2110 repräsentiert die Kanalspannung, die startend bei t13 abwärtsgekoppelt wird und allmählich zu 0V bei t16 zurückkehrt. Eine Zeitspanne von t17-t16 wird bereitgestellt, um sicherzustellen, dass die Kanalspannung ihren Übergang beendet hat, bevor Vsgd/Vsgs nicht länger gefloatet ist und anstelle dessen bei 0V zurück bei t17 angesteuert wird.
21C stellt eine SGS- und/oder SGD-Transistorspannung während einem Beispiel einer sanften Löschung dar. Die SGS- und/oder SGD-Steuer-Gate-Spannung (graphische Darstellung 2120) wird heruntergefahren auf 0V von t13-t14 und dann von t14-t17 gefloatet (wie durch die gestrichelte Linie angegeben).
21D stellt eine p-Quellen-Spannung während eines Beispiels einer sanften Löschung dar. Vp-well (graphische Darstellung 2130) kann bei einem Niveau wie z.B. 1 V während der sanften Löschung verbleiben, bevor sie auf 0V bei t18 heruntergefahren wird.
22A-22D stellen Wellenformen in einer sanften Löschung dar, in der SGS- und/oder SGD-Transistoren bei einer negativen Spannung angesteuert werden, um die Transistoren vorzuspannen, um Löcher durch GIDL zu erzeugen, konsistent mit 20B und 20C.
22A stellt eine graphische Darstellung von Beispielwellenformen in einer Leseoperation dar, gefolgt von einer sanften Löschung. Verglichen mit der sanften Löschung von 21A-21D kann dieser sanfte Löschprozess bei Zeit reduziert werden, da die Passierspannungen nicht bei VpassL gehalten werden. Die Wellenformen 1115-1117 und 1120-1122 aus 10C werden wiederholt. Wellenform 2110 repräsentiert das Kanalspannungsabwärtskoppeln bei t13 und dann das Erhöhen, wie vorhergehend diskutiert.
Von t13-14 werden die SGS- und/oder SGD- Steuer-Gate-Spannungen heruntergefahren zu einer negativen Spannung, so dass die SGS- und/oder SGD-Transistoren Löcher in dem Kanal aufgrund von GIDL erzeugen. Der Kanal wird aufgeladen und eine sanfte Löschung der Speicherzellen in dem Block tritt von t14-t16 auf. Die Wortleitungsspannungen werden bei 0V zum Beispiel angesteuert während der sanften Löschung (graphische Darstellung 2211). Nachfolgend, nach t17 werden die Wortleitungsspannungen gefloatet (graphische Darstellung 2212).
22B stellt eine Kanalspannung während einem Beispiel einer sanften Löschung dar. Die graphische Darstellung 2210 repräsentiert die Kanalspannung die abwärtsgekoppelt wird beginnend bei t13 und allmählich zu 0V bei t15 zurückkehrt. Eine Zeitspanne von tl6-tl5 wird bereitgestellt, um sicherzustellen, dass die Kanalspannung ihren Übergang beendet hat, bevor Vsgd/Vsgs auf 0V zurück hochgefahren wird bei t16.
22C stellt eine SGS- und/oder SGD-Transistor-Spannung während einem Beispiel einer sanften Löschung dar. Die SGS- und/oder SGD-Steuer-Gate-Spannung (graphische Darstellung 2220) wird heruntergefahren auf einen negativen Wert von t13-t14 und dann hochgefahren zu 0V bei t16.
22D stellt eine p-Quellen-Spannung während einem Beispiel einer sanften Löschung dar. Vp-well (graphische Darstellung 2230) kann auf einem Niveau wie z.B. 1 V während der sanften Löschung verbleiben, bevor es auf 0V bei t17 heruntergefahren wird.
23 stellt ein Beispielblockdiagramm eines Erfassungsblocks 51 in der Spaltensteuerschaltung von 1A dar. Die Spaltensteuerschaltung kann mehrere Erfassungsblöcke aufweisen, wobei jeder Erfassungsblock Erfassungs-, z.B. Lese-, Operationen für mehrere Speicherzellen über entsprechende Bitleitungen durchführt.
In einem Zugang weist ein Erfassungsblock mehrere Erfassungsschaltkreise auf, auch als Erfassungsverstärker bezeichnet. Jeder Erfassungsschaltkreis ist mit Datenverschlüssen und -caches assoziiert. Zum Beispiel sind die Beispielerfassungsschaltkreise 2350a, 2351a, 2352a und 2353a mit den Caches 2350c, 2351c, 2352c und 2353c assoziiert. In einem Zugang können verschiedene Untersätze von Bitleitungen unter Verwendung verschiedener jeweiliger Erfassungsblöcke erfasst werden. Dies erlaubt der Verarbeitungslast, die mit den Erfassungsschaltkreisen assoziiert ist, aufgeteilt zu werden, und von einem jeweiligen Prozessor in jedem Erfassungsblock behandelt zu werden. Zum Beispiel kann eine Erfassungsschaltkreissteuereinheit 2360 mit dem Satz, z.B. sechszehn von Erfassungsschaltkreisen und -verschlüssen kommunizieren. Die Erfassungsschaltkreissteuereinheit kann einen Vor-Ladungs-Schaltkreis 2361 aufweisen, der eine Spannung zu jedem Erfassungsschaltkreis bereitstellt zum Einstellen einer Vor-Ladungs-Spannung. Die Erfassungsschaltkreissteuereinheit kann auch einen Speicher 2362 und einen Prozessor 2363 aufweisen.
24A stellt einen Beispielschaltkreis zum Bereitstellen von Spannungen zu Blöcken von Speicherzellen dar. In diesem Beispiel stellt ein Reihendekoder 2401 Spannungen gegenüber Wortleitungen und Auswahl-Gates von jedem Block in einem Satz von Blöcken 2419 bereit. Der Satz könnte in einer Ebene sein und weist Blöcke BLK0 bis BLK7 auf. Der Reihendekoder stellt ein Steuersignal gegenüber Passier-Gates 2422 bereit, die die Blöcke mit dem Reihendekoder verbinden. Typischerweise werden Operationen, z.B. Programmieren, Lesen oder Löschen an einem ausgewählten Block auf einmal durchgeführt. Der Reihendekoder kann globale Steuerleitungen 2402 mit lokalen Steuerleitungen 2403 (Wortleitungen oder Auswahl-Gate-Leitungen) verbinden. Die Steuerleitungen repräsentieren leitende Pfade. Spannungen werden an den globalen Steuerleitungen von Spannungsquellen 2420 bereitgestellt. Die Spannungsquellen können Spannungen gegenüber Schaltern 2421 bereitstellen, die sich mit den globalen Steuerleitungen verbinden. Passier-Gates 2424, auch als Passiertransistoren oder Transfertransistoren bezeichnet, werden gesteuert, um Spannungen von den Spannungsquellen 2420 zu den Schaltern 2421 passieren zu lassen. Die Spannungsquellen 2420 können Spannungen gegenüber Wortleitungen (WL), SGS-Steuer-Gates und SGD-Steuer-Gates zum Beispiel bereitstellen.
Die verschiedenen Komponenten, einschließlich dem Reihendekoder, können Befehle von einer Steuereinheit wie z.B. der Zustandsmaschine 112 oder der Steuereinheit 122 empfangen, um die Funktionen durchzuführen, die hierin beschrieben sind.
Eine Source-Leitungs-Spannungsquelle 2430 stellt die Löschspannung gegenüber den Source-Leitungen/dem Diffusionsbereich (p-Quelle) in dem Substrat gegenüber Steuerleitungen 2432 in einer normalen Löschung oder einer sanften Löschung bereit. In einem Zugang ist der Source-Diffusions-Bereich 2433 gemeinsam für die Blöcke. Ein Satz von Bitleitungen 2442 wird auch von den Blöcken geteilt. Eine Bitleitungsspannung 2440 stellt Spannungen zu den Bitleitungen bereit. In einer möglichen Implementierung sind die Spannungsquellen 2420 in der Nähe der Bitleitungsspannungsquelle.
Ein Wortleitungsspannungsdetektor 2460 ist mit einer der Wortleitungen in jedem Block verbunden. Der Wortleitungsdetektor kann einen operationalen Verstärkervergleicher zum Beispiel aufweisen, wie in 24B dargestellt.
24B stellt einen Beispielschaltkreis dar, der konsistent mit 24B ist, für das Detektieren einer Wortleitungsspannung konsistent mit dem Prozess aus 13A. Der Schaltkreis weist einen Untersatz des Schaltkreises aus 24A auf, da er die Wortleitungsspannungsdetektion in einem Beispielblock betrifft. Die Wortleitungen und Auswahl-Gate-Leitungen (Steuerleitungen) für BLK0 werden dargestellt. Ein Passier-Gate ist mit jeder Steuerleitung verbunden. Zum Beispiel ist ein Passier-Gate 2470 mit der SGD0-Steuerleitung verbunden. Die Steuer-Gates der Passier-Gates 2470 sind mit einem gemeinsamen Pfad 2471 verbunden. Wenn eine Spannung auf dem Pfad genügend hoch ist, sind die Steuerleitungen mit den Spannungstreibern über den Reihendekoder 2401 verbunden. Wenn die Spannung auf dem Pfad genügend niedrig ist, sind die Steuerleitungen losgelöst von den Spannungstreibern und gefloatet.
In diesem Beispiel wird eine Wortleitungsspannung von WLL4 über einen leitenden Pfad 2473 erhalten, der mit dem Wortleitungsspannungsdetektor 2460 verbunden ist, wenn ein Steuersignal auf einer Leitung 2472 genügend hoch ist, um ein Passier-Gate 2412 leitend zu machen. Der Wortleitungsspannungsdetektor kann einen Vergleicher aufweisen. Der Vergleicher weist einen nichtinvertierenden Eingang auf, der die Wortleitungsspannung Vwl empfängt, einen invertierenden Eingang, der eine Referenzspannung Vref empfängt, positive und negative Energieversorgungen +Vs und -Vs und einen Ausgang, der Vout bereitstellt. Vour=+Vs, wenn Vwl>Vref und Vout=-Vs, wenn Vwl<Vref. Der analoge Ausgangswert kann gegenüber einer Steuereinheit bereitgestellt werden, die ihn auf ein 0 oder 1 Bit konvertiert, um Vwl>Vref oder Vwl<Vref zu repräsentieren. Wenn das Bit=0, kann die Steuereinheit einen Satz von Lesespannungen auswählen. Wenn das Bit=1, kann die Steuereinheit einen anderen Satz von Lesespannungen auswählen. Darüber hinaus kann Vwl mit verschiedenen Werte von Vrf verglichen werden, um Vwl in mehr als zwei Bereichen zu klassifizieren. Ein entsprechender Satz von Lesespannungen kann basierend auf dem Bereich, in den Vwl klassifiziert ist, ausgewählt werden. Siehe 13C und 13D.
In einem Zugang wird ein erster Vergleich zwischen Vwl und einer Referenzspannung mit einem ersten Niveau gemacht. Dann wird ein zweiter Vergleich zwischen Vwl und der Referenzspannung mit einem zweiten Niveau gemacht, was auf dem ersten Vergleich basiert. Zum Beispiel angenommen Vref kann auf irgendetwas von 1, 2 oder 3V eingestellt werden. Ein erster Vergleich kann Vref=2V verwenden. Wenn Vwl<2V, kann ein zweiter Vergleich Vref=1V verwenden. Auf diese Weise kann der Detektor schnell Vwl in einen von einer Anzahl von Bereichen (z.B. 0-1V oder 1-2V) klassifizieren, um einem entsprechenden Satz von Lesespannungen zu erlauben, ausgewählt zu werden.
Die Spannung, die mit Vref verglichen wird, kann die volle Wortleitungsspannung Vwl oder ein Teil der Wortleitungsspannung zum Beispiel sein. Der Spannungsdetektor kann in dem Umfangs-Bereich sein, so dass es eine beträchtliche Distanz zwischen der Wortleitung und dem Detektor gibt, was in RC-Verzögerungen resultiert. Ein weiteres Problem ist, dass die Wortleitung in dem floatenden Zustand eine kleinere Kapazität als der leitende Pfad 2473 aufweisen kann. Diese Probleme können in dem Detektionsprozess berücksichtigt werden. Zum Beispiel kann eine Spannung von weniger als 2V an dem Detektor einer Spannung von 2V an der Wortleitung entsprechen. Der Ausgang des Detektors kann bei einer spezifizierten Zeit genommen werden, nachdem die Wortleitung mit dem Detektor über das Passier-Gate 2412 verbunden ist.
Allgemein ist es ausreichend, die Spannung von einer Wortleitung in einem Block zu messen. Es ist hilfreich die Verwendung einer Kantenwortleitung (z.B. WLL0 oder WLL10) zu vermeiden, da ihre Spannung von Kanteneffekten beeinflusst sein kann. In einigen Fällen kann ein Block teilweise programmiert werden, so dass einige Wortleitungen an der Unterseite des Blocks beginnend mit WLL0 programmiert werden, während andere höhere Wortleitungen nicht programmiert werden. Der programmierte Zustand der Zellen sollte das Lesen der Wortleitungsspannung nicht signifikant beeinflussen.
25 stellt eine Speichervorrichtung 2500 dar, in der ein Spannungspuls für mehrere Chips durchgeführt wird, einen Chip auf einmal, konsistent mit dem Prozess aus 16A. Drei Speicherchips 2510, 2520 und 2530 werden als ein Beispiel bereitgestellt. Ein nicht auf dem Chip befindlicher Schaltkreis 2502 bestimmt, dass ein Spannungspuls angewandt werden soll, wie z.B. ein Teil einer Vor-Lese-Operation und in Reaktion initiiert er die Anwendung des Spannungspulses beginnend bei einem der Chips wie z.B. dem Chip 2530 durch Bereitstellen eines Befehls gegenüber der Schnittstelle 2530d. In Reaktion auf den Befehl weist ein auf dem Chip befindlicher Steuerschaltkreis 2530c den Spannungstreiber 2531 an, den Spannungspuls gegenüber dem Reihendekoder 2530b bereitzustellen und weist den Reihendekoder an, den Spannungspuls von dem Spannungstreiber zu den Wortleitungen in dem Array 2530a zu schalten. Der auf dem Chip befindliche Steuerschaltkreis könnte die Steuerschaltung 110 aus 1A zum Beispiel sein. Wenn die Operation für den Speicherchip 2530 beendet ist, berichtet er zurück an den nicht auf dem Chip befindlichen Steuerschaltkreis.
Der nicht auf dem Chip befindliche bzw. Off-Die Steuerschaltkreis kann einen kleinen Wartevorgang wie z.B. 10 Mikrosekunden implementieren, bevor ein Spannungspuls bewirkt wird, an dem Chip 2520 angewandt zu werden. Der nicht auf dem Chip befindliche Steuerschaltkreis stellt einen Befehl gegenüber der Schnittstelle 2520d bereit. In Reaktion auf den Befehl weist der auf dem Chip befindliche Steuerschaltkreis 2520c den Spannungstreiber 2521 an, den Spannungspuls gegenüber dem Reihendekoder 2520b bereitzustellen und weist den Reihendekoder an, den Spannungspuls von dem Spannungstreiber zu den Wortleitungen in dem Array 2520a umzuschalten. Wenn die Operation für den Speicherchip 2520 beendet ist, berichtet er zurück an den nicht auf dem Chip befindlichen Steuerschaltkreis.
Schließlich stellt der nicht auf dem Chip befindliche Steuerschaltkreis einen Befehl gegenüber der Schnittstelle 2510d des Chips 2510 bereit. In Reaktion auf den Befehl weist der auf dem Chip befindliche Steuerschaltkreis 2510 den Spannungstreiber 2511 an, den Spannungspuls gegenüber dem Reihendekoder 2510 bereitzustellen und weist den Reihendekoder an, den Spannungspuls von dem Spannungstreiber zu den Wortleitungen in dem Array 2510a umzuschalten. Wenn die Operation für den Speicherchip 2510 beendet ist, berichtet er zurück an den nicht auf dem Chip befindlichen Steuerschaltkreis.
Wie erwähnt wird der Peak-Energie-Verbrauch der Spannungstreiber reduziert, da der Spannungspuls an einem Chip auf einmal angewandt wird.
In einer Implementierung weist eine Vorrichtung Folgendes auf: einen Block von Speicherzellen, wobei die Speicherzellen mit einem Satz von Wortleitungen verbunden sind; einen Spannungsdetektor, der mit einer oder mehreren Wortleitungen des Satzes von Wortleitungen verbunden ist, wobei der Spannungsdetektor konfiguriert ist, eine Evaluierung einer Spannung der einen oder der mehreren Wortleitungen durchzuführen; und einen Steuerschaltkreis in Kommunikation mit dem Spannungsdetektor, wobei der Steuerschaltkries konfiguriert ist, einen Satz von Lesespannungen zum Lesen ausgewählter Speicherzellen in dem Block basierend auf der Evaluierung zu bestimmen.
Ein Verfahren umfasst: In Reaktion auf einen Lesebefehl, der ausgewählte Speicherzellen eines Blocks einschließt, Bestimmen, ob eine Bedingung erfüllt ist, um einen Vor-Lese-Spannungspuls auf die ausgewählten Speicherzellen anzuwenden, bevor die ausgewählten Speicherzellen gelesen werden; wenn die Bedingung erfüllt ist, Anwenden des Vor-Lese-Spannungspulses auf die ausgewählten Speicherzellen, bevor die ausgewählten Speicherzellen gelesen werden; und wenn die Bedingung nicht erfüllt ist, Lesen der ausgewählten Speicherzellen ohne Anwenden des Vor-Lese-Spannungspulses auf die ausgewählten Speicherzellen.
Eine andere betroffene Vorrichtung weist ein Mittel zum Durchführen jedes der obigen Schritte auf. Das Mittel, das oben beschrieben ist, kann die Komponenten der Speichervorrichtung 100 aus Fig. 1A und 2 zum Beispiel aufweisen. Das Leistungssteuermodul 116 steuert zum Beispiel die Leistung und Spannungen, die an die Wortleitungen, Auswahl-Gate-Leitungen und Bitleitungen während der Speicheroperationen geliefert werden. Darüber hinaus kann das Mittel, das oben beschrieben ist, die Komponenten aus 24A und 24B einschließlich der Spannungstreiber, Schalter und Passiertransistoren aufweisen. Das Mittel kann ferner jeden der Steuerschaltkreise in 1A und 2 wie z.B. die Steuerschaltung 1120 und die Steuereinheit 122 aufweisen.
In einer anderen Implementierung weist eine Vorrichtung Folgendes auf: ein Timing-Mittel zum periodischen Bestimmen eines Zeitpunktes, um die Schwellwertspannungen eines Satzes von Speicherzellen aufzufrischen, wobei der Satz von Speicherzellen einen oder mehrere Blöcke von Speicherzellen aufweist; und ein Mittel zum Anwenden eines Spannungspulses auf einen Satz von Wortleitungen, die mit den Speicherzellen jedes Blockes des einen oder der mehreren Blöcke reagierend auf das Timing-Mittel verbunden sind.
In einer anderen Implementierung weist eine Vorrichtung Folgendes auf: einen Block von Speicherzellen und einen Steuerschaltkreis, der konfiguriert ist, um in Reaktion auf einen Lese- oder Programmierbefehl einschließlich ausgewählter Speicherzellen des Blockes die ausgewählten Speicherzellen zu erfassen gefolgt von einer Durchführung einer sanften Löschung des Blocks von Speicherzellen.
Die vorhergehende detaillierte Beschreibung der Erfindung ist für die Zwecke der Darstellung und Beschreibung präsentiert worden. Sie ist nicht dafür beabsichtigt, erschöpfend zu sein oder die Erfindung auf die präzise Form, die offenbart ist, zu beschränken. Viele Modifikationen und Variationen sind möglich in dem Licht der obigen lehren. Die beschriebenen Ausführungsformen wurden ausgewählt, um am besten die Prinzipien der Erfindung und ihre praktische Anwendung zu erklären und dadurch anderen Fachleuten zu ermöglichen, die Erfindung in verschiedenen Ausführungsformen und mit verschiedenen Modifikationen wie sie für den besonderen überlegten Gebrauch geeignet sind, am besten zu nutzen. Es ist beabsichtigt, dass der Umfang der Erfindung durch die Ansprüche definiert wird, die hierzu angefügt sind.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

US 15451186 [0001]

Claims

Vorrichtung, die Folgendes aufweist: einen Block (BLK0-BLK3) von Speicherzellen; und einen Steuerschaltkreis (110, 122), der konfiguriert ist, um in Reaktion auf einen Befehl, eine Operation durchzuführen, die das Erkennen bzw. Erfassen von ausgewählten Speicherzellen des Blocks einschließt, die Operation durchzuführen, und nach der Operation eine sanfte Löschung bzw. ein Soft-Erase des Blocks von Speicherzellen durchzuführen.
Vorrichtung nach Anspruch 1, wobei: die ausgewählten Speicherzellen in Sätzen von serienverbundenen Speicherzellen (700n-703n, 710n-713n, 720n-723n, 730n-733n) angeordnet sind, die nicht-ausgewählte Speicherzellen aufweisen; jeder Satz von serienverbundenen Speicherzellen einen Kanal (665) aufweist; um das Erkennen der ausgewählten Speicherzellen durchzuführen, die Steuereinheit konfiguriert ist, um eine Erkennungsspannung (VvA-VvG; VrA-VrG) auf die ausgewählten Speicherzellen anzuwenden, während eine Passierspannung auf die nicht ausgewählten Speicherzellen des Blocks angewandt wird; nach dem Erkennen des ausgewählten Speicherzellen, der Steuerschaltkreis konfiguriert ist, um eine Spannung der nicht ausgewählten Speicherzellen bei einem niedrigeren Niveau als die Passierspannung anzusteuern, was eine Abwärtskopplung bzw. ein Down-Coupling der Kanäle bewirkt; und der Steuerschaltkreis konfiguriert ist, um die sanfte Löschung durchzuführen, während die Kanäle abwärtsgekoppelt sind bzw. werden.
Vorrichtung nach Anspruch 1 oder 2, wobei: die Speicherzellen mit einem Satz Wortleitungen (WLL0-WLL10) verbunden und in Sätzen von serienverbundenen Speicherzellen (700n-703n, 710n-713n, 720n-723n, 730n-733n) angeordnet sind; jeder Satz von serienverbundenen Speicherzellen einen Kanal (665), ein Source-Ende (613) und einen Auswahl-Gate-Transistor an dem Source-Ende aufweist; das Source-Ende in Kontakt mit einer p-Quelle (611b) eines Substrats (611) ist; und um die sanfte Löschung durchzuführen, der Steuerschaltkreis konfiguriert ist, um die p-Quelle und die Auswahl-Gate-Transistoren an den Source-Enden der Sätze von serienverbundenen Speicherzellen vorzuspannen, um Löcher von der p-Quelle in die Kanäle zu passieren bzw. passieren zu lassen.
Vorrichtung nach einem der Ansprüche 1 bis 3, wobei: die Speicherzellen mit einem Satz Wortleitungen (WLL0-WL10) verbunden und in Sätzen von serienverbundenen Speicherzellen (700n-703n, 710n-713n, 720n-723n, 730n-733n) angeordnet sind; jeder Satz von serienverbundenen Speicherzellen einen Kanal (665), ein Source-Ende (613) und einen Auswahl-Gate-Transistor an dem Source-Ende aufweist; das Source-Ende in Kontakt mit einer p-Quelle (611b) eines Substrats (611) ist; und um die sanfte Löschung durchzuführen, der Steuerschaltkreis konfiguriert ist, um die Auswahl-Gate-Transistoren mit einer negativen Gate-zu-Drain-Spannung vorzuspannen.
Vorrichtung nach Anspruch 4, wobei: der Steuerschaltkreis konfiguriert ist, um in Reaktion auf einen Löschbefehl für den Block eine normale Löschung des Blocks Speicherzellen durchzuführen; um die normale Löschung durchzuführen, der Steuerschaltkreis konfiguriert ist, um das Substrat und die Auswahl-Gate-Transistoren an den Source-Enden der Sätze von serienverbundenen Speicherzellen für eine erste Zeitdauer vorzuspannen; und um die sanfte Löschung durchzuführen, der Steuerschaltkreis konfiguriert ist, um das Substrat und die Auswahl-Gate-Transistoren an den Source-Enden der Sätze von serienverbundenen Speicherzellen für eine zweite Zeitdauer, die weniger als 25-50% der ersten Zeitdauer ist und/oder mit einer Größe der Vorspannung auf dem Substrat während der sanften Löschung, die weniger als 25-50% einer Größe der Vorspannung auf dem Substrat während der normalen Löschung ist, vorzuspannen.
Vorrichtung nach einem der Ansprüche 1 bis 3, wobei: die Speicherzellen mit einem Satz von Wortleitungen verbunden und in Sätzen von serienverbundenen Speicherzellen (700n-703n, 710n-713n, 720n-723n, 730n-733n) sind; jeder Satz von serienverbundenen Speicherzellen einen Kanal (665); ein Source-Ende (613) und einen Auswahl-Gate-Transistor aufweist; und um die sanfte Löschung durchzuführen, der Steuerschaltkreis konfiguriert ist, um die Steuer-Gates (1010, 1016) der Auswahl-Gate-Transistoren der Sätze von serienverbundenen Speicherzellen mit einer negativen Spannung vorzuspannen, um Löcher in den Kanälen durch Gate-induzierten Drain-Kriechverlust zu erzeugen.
Vorrichtung nach einem der Ansprüche 1 bis 6, wobei: die Operation eine Leseoperation, in der das Erkennen das Lesen von Datenzuständen der ausgewählten Speicherzellen umfasst, oder eine Programmoperation, in der das Erkennen einen Verifikationstest für die ausgewählten Speicherzellen umfasst, umfasst.
Vorrichtung nach einem der Ansprüche 1 bis 7, wobei: der Steuerschaltkreist konfiguriert ist, um in Reaktion auf einen Löschbefehl für den Block, eine normale Löschung des Blocks Speicherzellen durchzuführen; die sanfte Löschung in einem einzelnen Schritt durchgeführt wird; und die normale Löschung in mehreren Schritten durchgeführt wird.
Verfahren, das Folgendes umfasst: Anwenden einer Erkennungsspannung auf eine ausgewählte Speicherzelle in einem Satz von verbundenen Speicherzellen (700n-703n, 710n-713n, 720n-723n, 730n-733n), während eine Passierspannung auf nicht ausgewählte Speicherzellen des Satzes von verbundenen Speicherzellen angewandt wird; Erkennen der ausgewählten Speicherzelle, während die Erkennungsspannung angewandt wird; nach dem Erkennen, Ansteuern einer Steuer-Gate-Spannung der nicht ausgewählten Speicherzellen von der Passierspannung zu einem niedrigeren Niveau, was das Abwärtskoppeln einer Spannung eines Kanals des Satzes von verbundenen Speicherzellen bewirkt; während des Ansteuerns der Steuer-Gate-Spannung bei dem niedrigeren Niveau, Erzeugen eines Lochstroms in dem Kanal, um die Spannung des Kanals zu neutralisieren; und Floaten der Steuer-Gate-Spannung der nicht ausgewählten Speicherzellen nach dem Erzeugen des Lochstroms.
Verfahren nach Anspruch 9, wobei: das Erzeugen des Lochstromes das Vorspannen eines Auswahl-Gate-Transistors des Satzes von verbundenen Speicherzellen, um Gate-induzierten Drain-Kriechverlust zu bewirken, umfasst.