DE112017003298T5

DE112017003298T5 - Schema für das Herunterfahren von Wortleitungen zum Entfernen von Restelektronen

Info

Publication number: DE112017003298T5
Application number: DE112017003298.9T
Authority: DE
Inventors: Yingda Dong; Xuehong Yu; Liang Pang
Original assignee: SanDisk Technologies LLC
Current assignee: SanDisk Technologies LLC
Priority date: 2016-06-30
Filing date: 2017-02-27
Publication date: 2019-03-14
Also published as: CN109074847A; CN109074847B; WO2018004752A1; JP6636650B2; JP2019527449A; US9620233B1

Abstract

Es werden Techniken zum genauen Abtasten von Speicherzellen offenbart, ohne darauf warten zu müssen, dass eine Spannung, die auf einer Wortleitung nach einem Abtastvorgang schleichend angestiegen ist, wieder sinkt. In einem Aspekt wird die Lese-Durchgangsspannung auf eine Weise entladen, bei der die Restelektronen von einem Speicherkettenkanal nach einem Abtastvorgang entfernt werden. Eine Steuerschaltung kann beginnen, die Lese-Durchgangsspannung von Speicherzellen-Steuergates zu unterschiedlichen strategischen Zeiten zu entladen, um einen Pfad für Restelektronen zum Verlassen des Kanals bereitzustellen. Da Restelektronen aus dem Kanal entfernt worden sind, werden keine oder sehr wenige Elektronen in flachen Grenzflächenfallen der Speicherzelle eingefangen, wenn die Wortleitungsspannung nach dem Abtasten schleichend ansteigt. Somit kann die Wortleitungsspannung nach dem Abtastvorgang schleichend ansteigen, ohne eine Schwellenspannung der Speicherzelle zu ändern.

Description

HINTERGRUND
Die vorliegende Erfindung betrifft eine Speichervorrichtung und ein Verfahren zum Betreiben einer Speichervorrichtung.
Kürzlich wurden Speichervorrichtungen mit ultrahoher Dichte vorgeschlagen, die eine dreidimensionale (3D) gestapelte Speicherstruktur verwenden. Ein Beispiel für eine 3D-Speicherstruktur ist die Bit-Cost-Scalable-Architektur (BiCS), die einen Stapel alternierender leitender und dielektrischer Schichten aufweist. Ein Speicherloch wird in dem Stapel gebildet und eine NAND-Kette wird dann gebildet, indem das Speicherloch mit Materialien gefüllt wird, die eine Ladungseinfangschicht enthalten. Eine gerade NAND-Kette erstreckt sich in einem Speicherloch, während eine rohrförmige oder U-förmige NAND-Kette (P-BiCS) ein Paar von vertikalen Spalten von Speicherzellen enthält, die sich in zwei Speicherlöchern erstrecken und die durch ein unteres Back-Gate verbunden sind. Steuergates der Speicherzellen und von Auswahlgate-Transistoren werden durch die leitenden Schichten bereitgestellt.
Beim Betrieb solcher Speichervorrichtungen ergeben sich jedoch verschiedene Herausforderungen.
Figurenliste
Gleich nummerierte Elemente beziehen sich auf gemeinsame Komponenten in den verschiedenen Figuren.

1A zeigt eine Speicherzelle, die aufgrund einer schleichend angestiegenen Spannung eingeschlossene Ladung aufweist.
1B zeigt ein Zeitdiagramm von Spannungen, die an Steuergates (CG) während eines Abtastvorgangs angelegt werden, sowie die Kanalspannung.
2A ist eine perspektivische Ansicht eines Satzes von Blöcken in einer 3D gestapelten nichtflüchtigen Speichervorrichtung.
2B ist ein Funktionsblockdiagramm einer Speichervorrichtung, wie der 3D gestapelten nichtflüchtigen Speichervorrichtung 100 von 2A.
3 ist ein Blockdiagramm, das eine Ausführungsform des Abtastblocks SB1 von 2B zeigt.
4A zeigt eine Draufsicht einer beispielhaften Wortleitungsschicht 400 des Blocks BLK0 der 2A, in einer Ausführungsform mit einer geraden NAND-Kette.
4B zeigt eine Draufsicht einer beispielhaften SGD-Schicht 420, die mit 4A übereinstimmt.
4C zeigt eine Ausführungsform eines Stapels 440, wobei eine Querschnittsansicht entlang einer Linie 412 von 4A und einer Linie 412a von 4B gezeigt wird.
4D zeigt eine alternative Ansicht der Auswahlgate-Schichten und Wortleitungsschichten des Stapels 440 aus 4C.
5 zeigt eine Ansicht des Bereichs 442 von 4C.
6 zeigt eine Verteilung einer Schwellenspannung (Vth) und beispielhafte Lese- und Verifizierungsspannungen für einen Satz von Speicherzellen.
7A stellt einen Satz von Programmierspannungen in einem Programmiervorgang dar.
7B zeigt einen Satz von Bitleitungsspannungen in einem Programmiervorgang in Übereinstimmung mit 7A.
7C zeigt einen Satz von Verifizierungsspannungen in einem Programmiervorgang, in Übereinstimmung mit 7A.
8A zeigt Schwellenspannungsverteilungen, wenn drei Bits pro Speicherzelle gespeichert werden.
8B stellt Verschiebungen zu den Schwellenspannungsverteilungen aus 8A dar, um ein Problem schleichend ansteigender Spannung in einer Wortleitung zu veranschaulichen.
9 ist ein Diagramm eines Abschnitts einer Kette von Speicherzellen, der verwendet wird, um ein Problem im Zusammenhang damit zu erörtern, dass Restelektronen in dem Kanal gefangen werden.
10A-10G sind Diagramme einer Kette von Speicherzellen, um zu veranschaulichen, wie Restelektronen daran gehindert werden können, nach einer Ausführungsform eines Abtastvorgangs in dem Kanal gefangen zu werden.
11 zeigt ein Zeitdiagramm für eine Ausführungsform des Entladens von Vread auf den Steuergates der Speicherzellen der 10A-10G.
12 zeigt ein Beispiel, in dem die Wortleitungen in drei Cluster unterteilt sind.
13 ist ein Flussdiagramm einer Ausführungsform eines Verfahrens zum Abtasten von Speicherzellen, in dem Restelektronen aus einem Kanal entfernt werden.
14 stellt einen Teil einer Kette von Speicherzellen dar, um einen Temperatureffekt zu veranschaulichen.
15 ist eine Ausführungsform eines Verfahrens zum Auswählen einer Gruppen- oder Clustergröße basierend auf der gegenwärtigen Temperatur.
16 ist ein Flussdiagramm einer Ausführungsform eines Verfahrens, bei dem die nächste abzutastende Wortleitung erst heruntergefahren wird.
17 ist ein Flussdiagramm einer Ausführungsform eines Verfahrens zum Abtasten eines nichtflüchtigen Speichers, bei dem eine schwache Löschung verwendet wird.
18A ist ein Flussdiagramm einer Ausführungsform eines Verfahrens, bei dem der schwache Löschvorgang ein unabhängiger Löschvorgang ist, der von dem Vorgang getrennt ist, der die zweite ausgewählte Speicherzelle abtastet.
18B stellt eine Speicherzelle dar, bei der eine schwache Löschung durchgeführt wird.
19 ist ein Ablaufdiagramm einer Ausführungsform eines Verfahrens, bei dem der schwache Löschvorgang in einem Vorgang integriert ist, bei dem die zweite ausgewählte Speicherzelle abgetastet wird.
20A ist ein Zeitdiagramm von Signalen, die während einer Ausführungsform des Verfahrens an die Kette angelegt werden.
20B zeigt ein Zeitdiagramm für eine Ausführungsform, bei der die Verstärkungsspannung nicht gleich der Lese-Durchgangsspannung ist.
21A-21D stellen einige Beispiele bereit, um zu illustrieren, dass die Stärke oder Dauer der schwachen Löschung von der vorliegenden Temperatur abhängig sein kann.

DETAILLIERTE BESCHREIBUNG
Es werden Techniken zum Durchführen eines Abtastvorgangs in einer Speichervorrichtung bereitgestellt. Ausführungsformen reduzieren oder beseitigen Probleme, die aufgrund von schleichend ansteigender Spannungen bei Wortleitungen (oder Steuergates) auftreten, wobei Wortleitungsspannungen nach einem Lesevorgang schleichend ansteigen. Die schleichend angestiegene Spannung kann Elektronen von einem Speicherzellenkanal in flache Grenzflächenfallen in der Speicherzelle anziehen, wodurch die Schwellenspannung der Speicherzelle geändert wird. Wenn eine ausreichende Zeitdauer vor dem Abtasten der Speicherzelle verstrichen ist, wird die angestiegene Wortleitungsspannung schließlich sinken. Folglich können die Elektronen, die in die flachen Grenzflächenfallen gezogen wurden, die flachen Grenzflächenfallen verlassen. Somit kann die Schwellenspannung der Speicherzelle schließlich auf den korrekten Pegel zurückkehren. Hier sind Techniken zum genauen Abtasten von Speicherzellen offenbart, ohne darauf warten zu müssen, dass eine schleichend angestiegene Wortleitungsspannung sinkt.
Einige Ausführungsformen werden in einer 3D-Speichervorrichtung praktiziert. In einigen Ausführungsformen weist der Ladungsspeicherbereich der Speicherzellen ein ladungseinfangendes Material auf wie etwa Siliziumnitrid oder ein anderes Nitrid oder in einer mehrschichtigen Konfiguration wie etwa einer Oxid-Nitrid-Oxid (O-N-O) -Konfiguration. Das ladungseinfangende Material ist durch eine Tunnelschicht von einer Kanalschicht getrennt. Beispielsweise kann eine ladungseinfangende Speichervorrichtung eine 3D-Speichervorrichtung sein, in der ein Stapel alternierender leitender und dielektrischer Schichten ausgebildet ist. Speicherlöcher werden in den Stapel geätzt und Filme werden in den Löchern abgeschieden, so dass Speicherzellen oder Auswahlgate-Transistoren gebildet werden, wo sich die leitenden Schichten mit den Speicherlöchern schneiden. Die Filme können eine Ladungseinfangschicht einschließen, die sich vertikal entlang einer einzelnen Zelle oder einer gesamten NAND-Kette, einer Tunnelschicht und einer Kanalschicht erstreckt. Einige der leitenden Schichten werden als Steuergates (oder Wortleitungen) für Speicherzellen verwendet und andere leitende Schichten werden als Steuergates für Auswahlgate-Transistoren verwendet, wie Drain- oder Source-Side-Transistoren in NAND-Ketten. In einigen Ausführungsformen wird das ladungseinfangende Material in Speicherzellen in 2D-NAND verwendet.
Ein Abtastvorgang kann verwendet werden, um eine Schwellenspannung einer einzelnen Zelle zu bestimmen. 1A zeigt eine Speicherzelle 106, die ein Steuergate 150, eine dielektrische Sperrschicht 152, einen Ladungsspeicherbereich 154, eine dielektrische Tunnelschicht 156 und einen Kanal 158 aufweist. Die Speicherzelle kann eine von vielen Speicherzellen einer Kette (z. B. NAND-Kette) sein. Die Kette von Speicherzellen kann den Kanal 158 gemeinsam nutzen. Die Kette von Speicherzellen könnte in einem 3D-Speicherarray oder einem 2D-Speicherarray sein.
1B zeigt ein Zeitdiagramm von Spannungen, die an Speicherzellen-Steuergates (CG) während eines Abtastvorgangs angelegt werden, sowie die Kanalspannung. Der Abtastvorgang könnte beispielsweise ein Lesevorgang oder ein Programmierverifizierungsvorgang sein. Der Abtastvorgang beinhaltet typischerweise das Anlegen einer Lese-Durchgangsspannung (z. B. Vread) an Steuergates nicht ausgewählter Speicherzellen in einer Kette, während eine Referenzspannung (z. B. Vcgr) an das Steuergate der Speicherzelle angelegt wird, die zum Abtasten ausgewählt wurde (z. B. eine „ausgewählte Speicherzelle“). Die Referenzspannung könnte eine Lesereferenzspannung für einen Lesevorgang, eine Verifizierungsspannung für einen Programmierverifizierungsvorgang usw. sein. In einigen Ausführungsformen wird, nachdem die ausgewählte Speicherzelle abgetastet worden ist, ihre Steuergatespannung auf eine Lese-Durchgangsspannung angehoben. Somit können sich alle der Steuergates aller Speicherzellen in der Kette auf der Lese-Durchgangsspannung befinden. Eine Lese-Durchgangsspannung ist eine Spannung, die ausreicht, um die Speicherzelle in einen leitenden Zustand zu versetzen, unter der Annahme, dass deren Schwellenspannung sich in einem Bereich von Schwellenspannungen befindet, die verschiedenen Datenzuständen zugeordnet sind. Es ist nicht erforderlich, dass die Lese-Durchgangsspannung dieselbe Stärke für alle Speicherzellen in der Kette aufweist, aber dies ist eine Möglichkeit.
Während des Abtastvorgangs können verschiedene Speicherzellen in der Kette in einem leitenden Zustand sein. Somit können Elektronen in dem Kanal vorhanden sein. Wie dargestellt in 1B dargestellt, können die Steuergatespannungen nach dem Abtasten der ausgewählten Speicherzelle aus der Lese-Durchgangsspannung bis hinunter auf eine stationäre Spannung (z. B. Vss) entladen werden. Während dieser Entladung ist es möglich, dass einige der Elektronen in einigen Abschnitten des Kanals verbleiben. Wie in 1B dargestellt, können die Wortleitungen (oder Steuergates) floaten, nachdem die Steuergates auf die stationäre Spannung entladen wurden. Es ist möglich, dass eine kapazitive Kopplung zwischen dem Kanal und den Steuergates bewirkt, dass die Spannung an den Steuergates nach dem Abtastvorgang schleichend ansteigt. Die Spannungsdifferenz zwischen dem Steuergate 150 und dem Kanal 158 führt zu einem elektrischen Feld (E-Feld), wie in 1A dargestellt. Wie in 1A dargestellt, könnte das E-Feld Restelektronen von dem Kanal 158 in flache Grenzflächenfallen in der Speicherzelle 106 anziehen. Die flachen Grenzflächenfallen können sich in der Ladungseinfangschicht 154 befinden. Diese eingefangenen Elektronen könnten die Schwellenspannung der Speicherzelle 106 erhöhen.
Wenn die Speicherzelle 106 erneut mit den Elektronen abgetastet würde, die noch in den flachen Grenzflächenfallen eingeschlossen sind, kann die Schwellenspannung von ihrem beabsichtigten (z. B. korrekten) Wert geändert werden. Nach einer ausreichenden Zeitdauer kann die Steuergatespannung auf die stationäre Spannung (z. B. Vss) sinken. Die Restelektronen, die in den flachen Grenzflächenfallen eingefangen waren, können dann frei werden. Daher kann die Schwellenspannung der Speicherzelle 106 auf den korrekten Pegel zurückkehren. Jedoch kann die Zeitdauer beträchtlich sein (z. B. 20 Min.), bis sich die Spannung senkt und die Elektronen frei werden.
Es ist zu beachten, dass die Schwellenspannung jeder der Speicherzellen in der Kette, in der eine Speicherzelle abgetastet wurde, potentiell durch das Problem der schleichend ansteigenden Wortleitungsspannung beeinflusst werden könnte. Somit kann eine schleichend ansteigende Wortleitungsspannung ein erneutes Abtasten derselben Speicherzelle oder ein Abtasten einer anderen Speicherzelle in der Kette beeinflussen.
Die hier offenbarten Ausführungsformen entfernen Restelektronen nach einem Abtastvorgang einer Speicherzelle in einer Speicherzellenkette (wie beispielsweise einer NAND-Kette). Auf diese Weise kann eine Speicherzelle in der Kette abgetastet werden, ohne dass gewartet werden muss, bis die Auswirkungen der schleichend ansteigenden Wortleitungsspannung abgeklungen sind.
In einer Ausführungsform werden Restelektronen nach einem Abtastvorgang aus dem Kettenkanal entfernt. Restelektronen könnten aus dem gesamten Kettenkanal oder einem Teil davon entfernt werden. Somit wird das Einfangen von Elektronen in flachen Grenzflächenfallen von Speicherzellen in der Kette reduziert oder verhindert. Daher werden Probleme, die mit einem schleichenden Anstieg der Steuergatespannung verbunden sind, reduziert oder verhindert. Somit kann eine Speicherzelle in der Kette abgetastet werden, ohne dass eine erhebliche Zeitdauer nach einem Abtastvorgang einer Speicherzelle in der Kette abgewartet werden muss, wobei dennoch ein genaues Ergebnis bereitgestellt wird.
In einer Ausführungsform wird die Lese-Durchgangsspannung auf eine Weise entladen, bei der die Restelektronen von dem gesamten Speicherkettenkanal nach einem Abtastvorgang entfernt werden. Da Restelektronen aus dem gesamten Speicherkettenkanal entfernt wurden, werden keine oder sehr wenige Elektronen in den flachen Grenzflächenfallen irgendeiner der Speicherzellen in der Kette eingefangen, wenn die Wortleitungsspannung schleichend ansteigen sollte. Somit kann die Wortleitungsspannung nach dem Abtastvorgang immer noch schleichend ansteigen, ohne die Schwellenspannung der Speicherzellen in der Kette zu beeinflussen.
In einer Ausführungsform wird die Lese-Durchgangsspannung auf eine Weise entladen, bei der Restelektronen aus einem Abschnitt des Speicherkettenkanals nach einem Abtastvorgang entfernt werden. Da Restelektronen aus einem Abschnitt des Speicherkettenkanals entfernt wurden, werden keine oder sehr wenige Elektronen in den flachen Grenzflächenfallen der Speicherzellen eingefangen, die an den Teil des Kanals angrenzen, aus dem die Restelektronen entfernt wurden, wenn die Wortleitungsspannung schleichend ansteigen sollte. Somit kann die Wortleitungsspannung nach dem Abtastvorgang immer noch schleichend ansteigen, ohne die Schwellenspannung der Speicherzellen zu beeinflussen, die an den Abschnitt des Speicherkettenkanals angrenzen, von dem die Restelektronen entfernt wurden.
In einer Ausführungsform werden Restelektronen aus dem Speicherzellenkanal durch Entladen der Lese-Durchgangsspannung in einer Weise entfernt, die einen Pfad für Restelektronen bereitstellt, um den Kanal zu verlassen. Die Elektronen können zum Beispiel in eine Bitleitung oder eine Source-Leitung abfließen. In einer Ausführungsform beginnt eine Steuerschaltung, die Lese-Durchgangsspannung von den Speicherzellen-Steuergates zu unterschiedlichen strategischen Zeiten zu entladen, um den Pfad für Restelektronen zum Verlassen des Speicherzellenkanals bereitzustellen.
In einer Ausführungsform werden Restelektronen von einem Abschnitt des Speicherzellenkanals durch Entladen der Lese-Durchgangsspannung in einer Weise entfernt, die einen Pfad für Restelektronen bereitstellt, um den Abschnitt des Kanals zu verlassen. In einer Ausführungsform beginnt eine Steuerschaltung, die Lese-Durchgangsspannung von den Speicherzellen-Steuergates zu unterschiedlichen strategischen Zeiten zu entladen, um den Pfad für Restelektronen bereitzustellen, um den Abschnitt des Speicherzellenkettenkanals zu verlassen.
In einer Ausführungsform werden eingefangene Elektronen von den flachen Grenzflächenfallen von mindestens einer der Speicherzellen in der Kette unter Verwendung eines schwachen Löschvorgangs entfernt (z. B. befreit). Die eingefangenen Elektronen, auf die hier Bezug genommen wird, können das Ergebnis des Problems mit der schleichend ansteigenden Wortleitungsspannung durch das Abtasten einer der Speicherzellen in der Kette sein. Daher werden Probleme, die mit einer schleichend ansteigenden Wortleitungsspannung verbunden sind, reduziert oder verhindert. Somit kann die Speicherzelle, die schwach gelöscht wurde, ohne Warten abgetastet werden und immer noch ein genaues Ergebnis liefern. Die schwache Löschung könnte Teil eines Abtastvorgangs sein, obwohl dies nicht erforderlich ist. Zum Beispiel könnte die schwache Löschung im Anfangsteil eines Abtastvorgangs enthalten sein, was eine sehr effiziente Lösung ist.
Die folgende Erörterung stellt Details der Konstruktion von beispielhaften Speichervorrichtungen und verwandten Techniken bereit, die sich auf die obigen und andere Probleme beziehen.
2A ist eine perspektivische Ansicht eines Satzes von Blöcken in einer 3D gestapelten nichtflüchtigen Speichervorrichtung. Die Speichervorrichtung 100 weist ein Substrat 101 auf. Auf dem Substrat befinden sich Beispielblöcke BLK0, BLK1, BLK2 und BLK3 von Speicherzellen (Speicherelementen) und ein Peripheriebereich 104 mit Schaltungen zur Verwendung durch die Blöcke. Zum Beispiel kann die Schaltung Spannungstreiber 105 aufweisen, die mit Steuergateschichten der Blöcke verbunden werden können. Bei einem Ansatz werden Steuergateschichten auf einer gemeinsamen Höhe in den Blöcken gemeinsam angesteuert. Das Substrat 101 kann auch Schaltungen unter den Blöcken zusammen mit einer oder mehreren unteren Metallschichten tragen, die in Leiterbahnen strukturiert sind, um Signale der Schaltung zu übertragen. Die Blöcke sind in einem Zwischenbereich 102 der Speichervorrichtung ausgebildet. In einem oberen Bereich 103 der Speichervorrichtung sind eine oder mehrere obere Metallschichten in Leiterbahnen strukturiert, um Signale der Schaltung zu übertragen. Jeder Block weist einen gestapelten Bereich von Speicherzellen auf, wobei alternierende Ebenen des Stapels Steuergateschichten repräsentieren. In einem möglichen Ansatz sind die Steuergateschichten jedes Blocks in einer gemeinsamen Höhe miteinander und mit einem Spannungstreiber verbunden. Während vier Blöcke beispielhaft dargestellt sind, können zwei oder mehr Blöcke verwendet werden, die sich in x - und/oder y-Richtung erstrecken.
In einem möglichen Ansatz kann jede Steuergate-Schicht in einem Block in Bereiche unterteilt werden, wie sie in 4A, 4B und 4D dargestellt sind.
Die Länge der Ebene in x-Richtung kann eine Richtung darstellen, in der sich Signalpfade zu Wortleitungen in der einen oder den mehreren oberen Metallschichten erstrecken (eine Wortleitungs- oder SGD-Leitungsrichtung), und die Breite der Ebene in der y-Richtung repräsentiert eine Richtung, in der sich Signalpfade zu Bitleitungen in der einen oder den mehreren oberen Metallschichten (einer Bitleitungsrichtung) erstrecken. Die z-Richtung stellt eine Höhe der Speichervorrichtung dar.
2B ist ein Funktionsblockdiagramm einer Speichervorrichtung, wie der 3D gestapelten nichtflüchtigen Speichervorrichtung 100 von 2A. Die Speichervorrichtung 100 kann ein oder mehrere Speicher-Dies 108 enthalten. Der Satz Blöcke von 2A kann auf einem Die sein. Das Speicher-Die 108 enthält eine Speicherstruktur 126 aus Speicherzellen, wie zum Beispiel ein Array aus Speicherzellen, eine Steuerschaltung 110 und Lese/Schreib-Schaltungen 128. In einer 3D-Konfiguration kann die Speicherstruktur die Blöcke aus 2A enthalten. Die Speicherstruktur 126 ist durch Wortleitungen über einen Zeilendecoder 124 und durch Bitleitungen über einen Spaltendecoder 132 adressierbar. Die Lese -/Schreibschaltungen 128 enthalten mehrere Abtastblöcke SB1, SB2,.., SBp (Abtastschaltkreise) und ermöglichen, dass eine Seite von Speicherzellen parallel gelesen oder programmiert wird. Üblicherweise ist eine Steuerung 122 in der gleichen Speichervorrichtung 100 (z. B. einer entfernbaren Speicherkarte) wie das eine oder die mehreren Speicher-Dies 108 enthalten. Befehle und Daten werden zwischen dem Host 140 und der Steuerung 122 über einen Datenbus 120 und zwischen der Steuerung und dem einen oder den mehreren Speicher-Dies 108 über Leitungen 118 übertragen.
Die Speicherstruktur kann 2D oder 3D sein. Die Speicherstruktur kann ein oder mehrere Arrays von Speicherzellen aufweisen, einschließlich eines 3D-Arrays. Die Speicherstruktur kann eine monolithische dreidimensionale Speicherstruktur aufweisen, in der mehrere Speicherebenen über (und nicht in) einem einzelnen Substrat, wie einem Wafer, ohne dazwischen liegende Substrate ausgebildet sind. Die Speicherstruktur kann jede Art von nichtflüchtigem Speicher aufweisen, der monolithisch in einer oder mehreren physischen Ebenen von Arrays von Speicherzellen ausgebildet ist, die einen aktiven Bereich aufweisen, der über einem Siliziumsubstrat angeordnet ist. Die Speicherstruktur kann sich in einer nichtflüchtigen Speichervorrichtung befinden, die eine Schaltung aufweist, die dem Betrieb der Speicherzellen zugeordnet ist, unabhängig davon, ob die zugehörige Schaltung über oder in dem Substrat ist.
Die Steuerschaltung 110 arbeitet mit den Lese-/Schreibschaltungen 128 zusammen, um Speichervorgänge auf der Speicherstruktur 126 auszuführen, und enthält eine Zustandsmaschine 112, einen On-Chip-Adressdecodierer 114 und ein Leistungssteuermodul 116. Die Zustandsmaschine 112 stellt eine Steuerung auf Chip-Ebene von Speichervorgängen bereit. Ein Speicherbereich 113 kann für Parameter zum Betreiben der Speichervorrichtung vorgesehen sein, wie zum Beispiel Programmierparameter für verschiedene Zeilen oder andere Gruppen von Speicherzellen. Diese Programmierparameter könnten Bitleitungsspannungen und Verifizierungsspannungen enthalten.
Der On-Chip-Adressdecodierer 114 stellt eine Adressschnittstelle zwischen derjenigen, die von dem Host oder einer Speichersteuerung verwendet wird, zu der Hardwareadresse, die von den Decodierern 124 und 132 verwendet wird, bereit. Das Leistungssteuermodul 116 steuert die Leistung und Spannungen, die den Wortleitungen und Bitleitungen während Speichervorgängen zugeführt werden. Er kann Treiber für Wortleitungsschichten (WLLs) in einer 3D-Konfiguration, SGS- und SGD-Auswahlgates und Source-Leitungen enthalten. Die Abtastblöcke können in einem Ansatz Bitleitungstreiber enthalten. Ein SGS-Auswahlgate ist ein Gate-Transistor an einem Source-Ende einer NAND-Kette, und ein SGD-Auswahlgate ist ein Transistor an einem Drain-Ende einer NAND-Kette.
In einigen Implementierungen können einige der Komponenten kombiniert werden. Bei verschiedenen Ausführungen können eine oder mehrere der Komponenten (allein oder in Kombination), die sich von der Speicherstruktur 126 unterscheiden, als mindestens eine Steuerschaltung betrachtet werden, die eingerichtet ist, um die hier beschriebenen Vorgänge durchzuführen. Zum Beispiel kann eine Steuerschaltung eine beliebige der Komponenten oder eine Kombination aus einer Steuerschaltung 110, Zustandsmaschine 112, Decodern 114/132, Leistungssteuermodul 116, Erfassungsblöcken SB1, SB2,..., SBp, Lese/Schreib-Schaltungen 128, Steuerung 122 usw. aufweisen.
Die Off-Chip-Steuerung 122 kann einen Prozessor 122c und Speichervorrichtungen (Speicher), wie ROM 122a und RAM 122b, aufweisen. Die Speichervorrichtungen weisen Code wie etwa einen Satz von Anweisungen auf, und der Prozessor ist betreibbar, um den Satz von Anweisungen auszuführen, um die hierin beschriebene Funktionalität bereitzustellen. Alternativ oder zusätzlich kann der Prozessor auf Code von einer Speichervorrichtung 126a der Speicherstruktur zugreifen, wie beispielsweise einen reservierten Bereich von Speicherzellen in einer oder mehreren Wortleitungen.
Der Code wird von der Steuerung verwendet, um auf die Speicherstruktur zuzugreifen, wie zum Beispiel für Programmier -, Lese- und Löschvorgänge. Der Code kann Bootcode und Steuercode (z. B. einen Satz von Befehlen) enthalten. Der Bootcode ist eine Software, die die Steuerung während eines Boot- oder Startvorgangs initialisiert und der Steuerung ermöglicht, auf die Speicherstruktur zuzugreifen. Der Code kann von der Steuerung verwendet werden, um eine oder mehrere Speicherstrukturen zu steuern. Beim Hochfahren ruft der Prozessor 122c den Bootcode aus dem ROM 122a oder der Speichervorrichtung 126a zur Ausführung ab, und der Bootcode initialisiert die Systemkomponenten und lädt den Steuercode in den RAM 122b. Sobald der Steuercode in den RAM geladen ist, wird er durch den Prozessor ausgeführt. Der Steuercode enthält Treiber zum Durchführen grundlegender Aufgaben, wie beispielsweise Steuern und Zuweisen von Speicher, Priorisieren der Verarbeitung von Befehlen und Steuern von Eingabe- und Ausgabeports.
Andere Arten von nichtflüchtigen Speichern zusätzlich zu NAND-Flash-Speichern können ebenfalls verwendet werden.
Halbleiter-Speichervorrichtungen schließen flüchtige Speichervorrichtungen ein, wie beispielsweise „DRAM“-Speichervorrichtungen (Dynamic Random Access Memory) oder „SRAM“-Speichervorrichtungen (Static Random Access Memory), nichtflüchtige Speicher wie „ReRAM“-Speicher (Resistive Random Access Memory), „EEPROM“-Speicher (Electrically Erasable Programmable Read Only Memory), Flash-Speicher (der auch als Untergruppe eines EEPROM angesehen werden kann), „FRAM“-Speicher (Ferroelectric Random Access Memory) und „MRAM“-Speicher (Magnetoresistive Random Access Memory) und andere Halbleiterelemente, die Informationen speichern können. Jede Art von Speichervorrichtung kann unterschiedliche Konfigurationen aufweisen. Zum Beispiel können Flash-Speichervorrichtungen in einer NAND- oder NOR-Konfiguration eingerichtet sein.
Die Speichervorrichtungen können aus passiven und/oder aktiven Elementen in beliebigen Kombinationen gebildet sein. Als nicht einschränkendes Beispiel enthalten passive Halbleiterspeicherelemente ReRAM-Vorrichtungselemente, die in einigen Ausführungsformen ein widerstandsschaltendes Speicherelement wie etwa ein Anti-Fuse- oder Phasenwechselmaterial und gegebenenfalls ein Lenkelement wie etwa eine Diode oder einen Transistor enthalten. Ferner weisen als nicht einschränkendes Beispiel aktive Halbleiterspeicherelemente EEPROM- und Flash-Speichervorrichtungselemente, die in einigen Ausführungsformen Elemente enthalten, die einen Ladungsspeicherbereich enthalten, wie etwa ein Floating-Gate, leitende Nanopartikel oder ein dielektrisches Ladungsspeichermaterial.
Mehrere Speicherelemente können so eingerichtet sein, dass sie in Reihe geschaltet sind oder dass jedes Element einzeln zugänglich ist. Als nicht einschränkendes Beispiel enthalten Flash-Speichervorrichtungen in NAND-Konfiguration (NAND-Speicher) üblicherweise Speicherelemente, die in Reihe geschaltet sind. Eine NAND-Kette ist ein Beispiel eines Satzes von in Reihe geschalteten Transistoren, die Speicherzellen und Auswahlgate-Transistoren aufweisen.
Ein NAND-Speicherarray kann so eingerichtet sein, dass das Array aus mehreren Speicherketten zusammengesetzt ist, in denen eine Kette aus mehreren Speicherelementen zusammengesetzt ist, die sich eine einzelne Bitleitung teilen und auf die als eine Gruppe zugegriffen wird. Alternativ können Speicherelemente so eingerichtet sein, dass jedes Element einzeln zugänglich ist, z. B. ein NOR-Speicherarray. NAND- und NOR-Speicherkonfigurationen sind beispielhaft, und Speicherelemente können anderweitig eingerichtet sein.
Die Halbleiterspeicherelemente, die innerhalb und/oder über einem Substrat angeordnet sind, können in zwei oder drei Dimensionen angeordnet sein, wie einer zweidimensionalen Speicherstruktur oder einer dreidimensionalen Speicherstruktur.
In einer zweidimensionalen Speicherstruktur sind die Halbleiterspeicherelemente in einer einzelnen Ebene oder einer einzelnen Speichervorrichtungsebene angeordnet. Üblicherweise sind in einer zweidimensionalen Speicherstruktur Speicherelemente in einer Ebene (z. B. in einer x-y-Richtung-Ebene) angeordnet, die sich im Wesentlichen parallel zu einer Hauptfläche eines Substrats erstreckt, das die Speicherelemente trägt. Das Substrat kann ein Wafer sein, über oder in dem die Schicht der Speicherelemente gebildet ist, oder es kann ein Trägersubstrat sein, das nach dem Ausbilden an den Speicherelementen befestigt ist. Als ein nicht einschränkendes Beispiel, kann das Substrat einen Halbleiter wie Silizium einschließen.
Die Speicherelemente können auf der einzelnen Speichervorrichtungsebene in einem geordneten Array angeordnet sein, wie in einer Vielzahl von Zeilen und/oder Spalten. Jedoch können die Speicherelemente in nicht regelmäßigen oder nicht orthogonalen Konfigurationen angeordnet sein. Die Speicherelemente können jeweils zwei oder mehr Elektroden oder Kontaktleitungen, wie Bitleitungen und Wortleitungen, aufweisen.
Ein dreidimensionales Speicherarray ist so angeordnet, dass Speicherelemente mehrere Ebenen oder mehrere Speichervorrichtungsebenen belegen, wodurch eine Struktur in drei Dimensionen gebildet wird (d. h. in der x-, y- und z-Richtung, wo die z-Richtung im Wesentlichen senkrecht ist und die x- und y-Richtungen im Wesentlichen parallel zur Hauptoberfläche des Substrats verlaufen).
Als ein nicht einschränkendes Beispiel kann eine dreidimensionale Speicherstruktur vertikal als ein Stapel von mehreren zweidimensionalen Speichervorrichtungsebenen angeordnet sein. Als weiteres nicht einschränkendes Beispiel kann ein dreidimensionales Speicherarray als mehrere vertikale Spalten (z. B. Spalten, die sich im Wesentlichen senkrecht zur Hauptfläche des Substrats erstrecken, d. h. in y-Richtung) angeordnet sein, wobei jede Spalte mehrere Speicherelemente. Die Spalten können in einer zweidimensionalen Konfiguration angeordnet sein, z. B. in einer x-y-Ebene, was in einer dreidimensionalen Anordnung von Speicherelementen mit Elementen auf mehreren vertikal gestapelten Speicherebenen resultiert. Andere Konfigurationen von Speicherelementen in drei Dimensionen können auch ein dreidimensionales Speicherarray bilden.
Als nicht einschränkendes Beispiel können in einem dreidimensionalen NAND-Speicherarray die Speicherelemente miteinander gekoppelt sein, um eine NAND-Kette innerhalb einer einzelnen horizontalen (z. B. x-y) Speichervorrichtungsebene zu bilden. Alternativ können die Speicherelemente miteinander gekoppelt sein, um eine vertikale NAND-Kette zu bilden, die über mehrere horizontale Speichervorrichtungsebenen verläuft. Andere dreidimensionale Konfigurationen können in Betracht gezogen werden, wobei einige NAND-Ketten Speicherelemente in einer einzelnen Speicherebene enthalten, während andere Ketten Speicherelemente enthalten, die sich über mehrere Speicherebenen erstrecken. Dreidimensionale Speicherarrays können auch als eine NOR-Konfiguration und als eine ReRAM-Konfiguration ausgelegt sein.
Üblicherweise werden in einem monolithischen dreidimensionalen Speicherarray ein oder mehrere Speichervorrichtungsebenen über einem einzigen Substrat gebildet. Gegebenenfalls kann das monolithische dreidimensionale Speicherarray auch eine oder mehrere Speicherschichten zumindest teilweise innerhalb des einzelnen Substrats aufweisen. Als ein nicht einschränkendes Beispiel, kann das Substrat einen Halbleiter wie Silizium einschließen. In einem monolithischen dreidimensionalen Array werden die Schichten, die jede Speichervorrichtungsebene des Arrays bilden, üblicherweise auf den Schichten der darunter liegenden Speichervorrichtungsebenen des Arrays gebildet. Jedoch können Schichten von benachbarten Speichervorrichtungsebenen eines monolithischen dreidimensionalen Speicherarrays gemeinsam genutzt werden oder Zwischenschichten zwischen Speichervorrichtungsebenen aufweisen.
Dann können wiederum zweidimensionale Arrays getrennt gebildet und dann zusammengepackt werden, um eine nicht monolithische Speichervorrichtung mit mehreren Speicherschichten zu bilden. Beispielsweise können nicht monolithische gestapelte Speicher konstruiert werden, indem Speicherebenen auf separaten Substraten gebildet werden und dann übereinander gestapelt werden. Die Substrate können vor dem Stapeln gedünnt oder von den Speichervorrichtungsebenen entfernt werden, aber da die Speichervorrichtungsebenen anfänglich über separaten Substraten gebildet werden, sind die resultierenden Speicherarrays keine monolithischen dreidimensionalen Speicherarrays. Weiterhin können mehrere zweidimensionale Speicherarrays oder dreidimensionale Speicherarrays (monolithisch oder nicht monolithisch) auf separaten Chips gebildet und dann zusammengepackt werden, um eine gestapelte Chip-Speichervorrichtung zu bilden.
Zugehörige Schaltungen sind üblicherweise für den Betrieb der Speicherelemente und für die Kommunikation mit den Speicherelementen erforderlich. Als nicht einschränkende Beispiele können Speichervorrichtungen Schaltungen aufweisen, die zum Steuern und Treiben von Speicherelementen verwendet werden, um Funktionen wie Programmieren und Lesen auszuführen. Diese zugehörige Schaltung kann sich auf demselben Substrat wie die Speicherelemente und/oder auf einem separaten Substrat befinden. Zum Beispiel kann eine Steuerung für Schreib-/Lesevorgänge des Speichers auf einem separaten Steuerungschip und/oder auf demselben Substrat wie die Speicherelemente angeordnet sein.
Ein Fachmann wird erkennen, dass diese Technologie nicht auf die beschriebenen zweidimensionalen und dreidimensionalen beispielhaften Strukturen beschränkt ist, sondern alle relevanten Speicherstrukturen in dem Geist und Umfang der Technologie abdeckt, wie hier beschrieben und wie es von einem Fachmann verstanden wird.
3 ist ein Blockdiagramm, das eine Ausführungsform des Abtastblocks SB1 von 2B zeigt. Der Abtastblock ist in einen oder mehrere Kernabschnitte unterteilt, die als Abtastmodule (z. B. SM0) oder Abtastverstärker bezeichnet werden, und einen gemeinsamen Abschnitt, der als Verwaltungsschaltung (z. B. MCO) bezeichnet wird. In einer Ausführungsform gibt es ein getrenntes Abtastmodul für jede Bitleitung und eine gemeinsame Verwaltungsschaltung für einen Satz von Abtastmodulen, wie zum Beispiel SM0, SM1, SM2 und SM3. Jedes der Abtastmodule in einer Gruppe kommuniziert mit der zugehörigen Verwaltungsschaltung über einen Datenbus 172. Somit gibt es eine oder mehrere Verwaltungsschaltungen, die mit den Abtastmodulen eines Satzes von Speicherzellen kommunizieren.
Jedes Abtastmodul SM0, SM1, SM2 und SM3 weist jeweils eine Abtastschaltung SC0, SC1, SC2 und SC3 auf, die das Abtasten durchführt, indem sie bestimmt, ob ein Leitungsstrom in einer angeschlossenen Bitleitung BL0, BL1, BL2 und BL3, jeweils oberhalb oder unterhalb einer vorbestimmten Schwellenspannung (Verifizierungsspannung) ist. Jedes Abtastmodul SM0, SM1, SM2 und SM3 beinhaltet auch jeweils ein Bitleitungs-Latch BLL0, BLL1, BLL2 und BLL3, das verwendet wird, um einen Spannungszustand auf der verbundenen Bitleitung einzustellen. Zum Beispiel wird während einer Programmierspannung ein vorbestimmter Zustand, der in einem Bitleitungs-Latch zwischengespeichert ist, dazu führen, dass die verbundene Bitleitung in einen Sperrzustand (z. B. 1,5-3 V), einen langsamen Programmierzustand (z. B. 0,5-1 V) oder einen normalen Programmierzustand (z. B. 0 V) gezogen wird.
Die Verwaltungsschaltung MCO weist einen Prozessor 192, vier beispielhafte Sätze von Daten-Latches 194, 195, 196 und 197 und eine E/A-Schnittstelle 198 auf, die zwischen die Sätze von Daten-Latches und den Datenbus 120 geschaltet ist. Ein Satz von Daten-Latches kann für jedes Abtastmodul vorgesehen sein und kann Daten-Latches aufweisen, die durch LDL und UDL identifiziert werden. LDL speichert ein Bit für eine untere Seite (lower page - LP) von Schreibdaten, und UDL speichert ein Bit für eine obere Seite (upper page - UP) von Schreibdaten in einem Speicher, der zwei Datenbits in jeder Speicherzelle speichert.
Zusätzliche Daten-Latches könnten ebenfalls verwendet werden. Beispielsweise kann in einer Implementierung mit drei Bit pro Speicherzelle ein zusätzliches Daten-Latch verwendet werden, um eine mittlere Seite (middle page - MP) von Daten zu speichern. Eine Implementierung von vier Bit pro Speicherzelle kann untere mittlere und obere mittlere Daten-Latches verwenden. Die hier bereitgestellten Techniken sollen solche Variationen umfassen. In einer weiteren Option wird ein weiteres Latch verwendet, um zu identifizieren, ob sich eine Speicherzelle in einem langsamen Programmiermodus befindet, wenn ihre Vth innerhalb eines spezifizierten Bereichs der Verifizierungsspannung ihres Zieldatenzustands liegt.
Der Prozessor 192 führt Berechnungen während des Lesens und Programmierens durch. Zum Lesen bestimmt der Prozessor den Datenzustand, der in der abgetasteten Speicherzelle gespeichert ist, und speichert die Daten in dem Satz von Daten-Latches. Zur vollständigen Programmierung und Aktualisierungsprogrammierung liest der Prozessor die Latches, um den Datenzustand zu bestimmen, der in eine Speicherzelle geschrieben werden soll.
Während des Lesens steht der Betrieb des Systems unter der Steuerung der Zustandsmaschine 112, welche die Zufuhr verschiedener Steuergatespannungen zu der adressierten Speicherzelle steuert. Wenn es die verschiedenen vordefinierten Steuergatespannungen (z. B. VrEr/A, VrA/B und VrB/C in 6 schrittweise durchläuft; oder VrA, VrB, Vrc, VrD, VrE, VrF und VrD in 8), die den verschiedenen Speicherzuständen entsprechen, die durch den Speicher unterstützt werden (z. B. die Zustände A, B und C; oder A, B, C, D, E, F und G), kann das Abtastmodul bei einer dieser Spannungen auslösen, woraufhin eine entsprechende Ausgabe von dem Abtastmodul über den Datenbus 172 an den Prozessor 192 geliefert wird. An diesem Punkt bestimmt der Prozessor 192 den Speicherzustand unter Berücksichtigung des Auslöseereignisses (der Auslöseereignisse) des Abtastmoduls und der Information über die angelegte Steuergatespannung von der Zustandsmaschine über die Eingabeleitungen 193. Er berechnet dann eine binäre Codierung für den Speicherzustand und speichert die resultierenden Datenbits in den Sätzen von Daten-Latches 194 - 197. In einer anderen Ausführungsform der Verwaltungsschaltung MC0 dient der Bitleitungs-Latch sowohl als Latch zum Zwischenspeichern der Ausgabe des Abtastmoduls als auch als Bitleitungs-Latch, wie oben beschrieben.
Einige Implementierungen können mehrere Prozessoren beinhalten. In einer Ausführungsform enthält jeder Prozessor eine (nicht dargestellte) Ausgangsleitung, so dass jede der Ausgangsleitungen miteinander über eine ODER-Leitung verdrahtet ist. In einigen Ausführungsformen werden die Ausgangsleitungen invertiert, bevor sie mit der verdrahteten ODER -Leitung verbunden werden. Diese Konfiguration ermöglicht eine schnelle Bestimmung während des Programmierverifizierungsprozesses, wann der Programmierprozess abgeschlossen ist, weil die Zustandsmaschine, die das verdrahtete ODER empfängt, bestimmen kann, wann alle programmierten Bits den gewünschten Pegel erreicht haben. Wenn beispielsweise jedes Bit seinen gewünschten Pegel erreicht hat, wird eine logische Null für dieses Bit an die verdrahtete ODER-Leitung gesendet (oder eine Daten-Eins wird invertiert). Wenn alle Bits eine Daten-0 (oder eine invertierte Daten-Eins) ausgeben, dann weiß die Zustandsmaschine, dass sie den Programmierprozess zu beenden hat. Da jeder Prozessor mit vier Abtastmodulen kommuniziert, muss die Zustandsmaschine die verdrahtete ODER-Leitung viermal lesen, oder dem Prozessor 192 wird Logik hinzugefügt, um die Ergebnisse der zugeordneten Bitleitungen so zu akkumulieren, dass die Zustandsmaschine die verdrahtete ODER-Leitung nur einmal lesen muss. In ähnlicher Weise kann die globale Zustandsmaschine durch korrektes Wählen der Logikpegel detektieren, wann das erste Bit seinen Zustand ändert, und die Algorithmen entsprechend ändern.
Während Programmier- oder Verifizierungsvorgängen werden die zu programmierenden Daten (Schreibdaten) in dem Satz von Daten-Latches 194-197 von dem Datenbus 120 in den LP- und UP-Daten-Latches gespeichert. Der Programmiervorgang unter der Steuerung der Zustandsmaschine beinhaltet eine Reihe von Programmierspannungsimpulsen, die an die Steuergates der adressierten Speicherzellen angelegt werden. Jeder Programmierspannung folgt ein Rücklesen (Verifizierungstest), um zu bestimmen, ob die Speicherzelle in den gewünschten Speicherzustand programmiert wurde. In einigen Fällen überwacht der Prozessor den Zustand des zurück gelesenen Speichers relativ zu dem gewünschten Speicherzustand. Wenn die beiden Zustände übereinstimmen, stellt der Prozessor das Bitleitungs-Latch ein, um zu bewirken, dass die Bitleitung in einen Zustand gezogen wird, der eine Programmsperrung (z. B. 2 - 3 V) bezeichnet. Dies verhindert, dass die mit der Bitleitung gekoppelte Speicherzelle weiter programmiert wird, selbst wenn Programmierspannungen auf ihrem Steuergate erscheinen. In anderen Ausführungsformen lädt der Prozessor anfänglich den Bitleitungs-Latch, und die Abtastschaltung stellt ihn während des Verifizierungsprozesses auf einen Sperrwert ein.
Jeder Satz von Daten-Latches 194-197 kann als ein Stapel von Daten-Latches für jedes Abtastmodul implementiert sein. In einer Ausführungsform gibt es drei Daten-Latches pro Abtastmodul. In einigen Implementierungen sind die Daten-Latches als Schieberegister implementiert, so dass die darin gespeicherten parallelen Daten in serielle Daten für den Datenbus 120 umgewandelt werden und umgekehrt. Alle Daten-Latches, die dem Lese-/Schreibblock von Speicherzellen entsprechen, können miteinander verbunden werden, um ein Blockschieberegister zu bilden, so dass ein Datenblock durch serielle Übertragung eingegeben oder ausgegeben werden kann. Insbesondere ist die Bank von Lese-/Schreibmodulen so angepasst, dass jeder ihrer Sätze von Daten-Latches Daten nacheinander in den Datenbus oder aus dem Datenbus verschiebt, als ob sie Teil eines Schieberegisters für den gesamten Lese-/Schreibblock wären.
4A zeigt eine Draufsicht einer beispielhaften Wortleitungsschicht 400 des Blocks BLK0 der 2A, in einer Ausführungsform mit einer geraden NAND-Kette. Wie erwähnt, kann eine Wortleitungsschicht in jedem Block in 2A in Bereiche unterteilt werden. Jeder Bereich kann sich zwischen Schlitzen erstrecken, die periodisch in dem Stapel ausgebildet sind, um die Wortleitungsschichten während des Herstellungsprozesses der Speichervorrichtung zu verarbeiten. Diese Bearbeitung kann das Ersetzen eines Opfermaterials der Wortleitungsschichten durch Metall beinhalten. Im Allgemeinen sollte der Abstand zwischen den Schlitzen relativ klein sein, um eine Grenze für den Abstand zu berücksichtigen, den ein Ätzmittel lateral zurücklegen kann, um das Opfermaterial zu entfernen, und über den das Metall sich bewegen kann, um einen Hohlraum zu füllen, der durch das Entfernen des Opfermaterials erzeugt wird. Zum Beispiel kann der Abstand zwischen Schlitzen einige Reihen von Speicherlöchern zwischen benachbarten Schlitzen zulassen. Das Layout der Speicherlöcher und Schlitze sollte auch eine Grenze in der Anzahl von Bitleitungen berücksichtigen, die sich über den Bereich erstrecken können, während jede Bitleitung mit einer anderen Speicherzelle verbunden ist. Nach der Bearbeitung der Wortleitungsschichten können die Schlitze optional mit Metall gefüllt werden, um eine Verbindung durch den Stapel bereitzustellen.
Diese Figuren und andere sind nicht notwendigerweise maßstabsgetreu. In der Praxis können die Bereiche in x-Richtung relativ zur y-Richtung viel länger sein als dargestellt, um zusätzliche Speicherlöcher unterzubringen.
In diesem Beispiel gibt es vier Reihen von Speicherlöchern zwischen benachbarten Schlitzen. Eine Zeile ist hier eine Gruppe von Speicherlöchern, die in x-Richtung ausgerichtet sind. Außerdem befinden sich die Zeilen von Speicherlöchern in einem gestaffelten Muster, um die Dichte der Speicherlöcher zu erhöhen. Die Wortleitungsschicht ist in Bereiche 406, 407, 408 und 409 unterteilt, die jeweils durch einen Verbinder 413 verbunden sind. Der letzte Bereich einer Wortleitungsschicht in einem Block kann bei einem Ansatz mit einem ersten Bereich einer Wortleitungsschicht in einem nächsten Block verbunden werden. Der Verbinder wiederum ist mit einem Spannungstreiber für die Wortleitungsschicht verbunden. Der Bereich 406 weist beispielhafte Speicherlöcher 410 und 411 entlang einer Linie 412 auf. Siehe auch 4C. Der Bereich 407 weist beispielhafte Speicherlöcher 414 und 415 auf. Der Bereich 408 weist beispielhafte Speicherlöcher 416 und 417 auf. Der Bereich 409 weist beispielhafte Speicherlöcher 418 und 419 auf.
Jeder Kreis stellt den Querschnitt eines Speicherlochs an einer Wortleitungsschicht oder einer Auswahlgate-Schicht dar. Jeder Kreis kann alternativ eine Speicherzelle darstellen, die durch die Materialien in dem Speicherloch und durch die benachbarte Wortleitungsschicht bereitgestellt wird.
Mit Metall gefüllte Schlitze 401, 402, 403 und 404 (z. B. Metallverbindungen) können zwischen und nebenstehend zu den Rändern der Bereiche 406-409 angeordnet sein. Die mit Metall gefüllten Schlitze stellen einen leitenden Pfad vom Boden des Stapels zur Oberseite des Stapels bereit. Beispielsweise kann eine Source-Leitung an der Unterseite des Stapels mit einer Leiterbahn über dem Stapel verbunden sein, wobei die Leiterbahn mit einem Spannungstreiber in einem peripheren Bereich der Speichervorrichtung verbunden ist.
4B zeigt eine Draufsicht einer beispielhaften SGD-Schicht 420, die mit 4A übereinstimmt. Die SGD-Schicht ist in Bereiche 426, 427, 428 und 429 unterteilt. Jeder Bereich kann mit einem jeweiligen Spannungstreiber verbunden sein. Dies ermöglicht, dass ein Satz von Speicherzellen in einem Bereich einer Wortleitungsschicht gleichzeitig programmiert wird, wobei jede Speicherzelle in einer jeweiligen NAND-Kette ist, die mit einer jeweiligen Bitleitung verbunden ist. Eine Spannung kann auf jeder Bitleitung eingestellt werden, um die Programmierung während jeder Programmierspannung zu ermöglichen oder zu unterbinden.
Der Bereich 426 weist die beispielhaften Speicherlöcher 410 und 411 entlang einer Linie 412a auf, die mit einer Bitleitung BL0 zusammenfällt. Siehe auch 4C. Der Bereich 427 weist auch das beispielhafte Speicherloch 414 auf, das mit einer Bitleitung BL1 zusammenfällt. Eine Anzahl von Bitleitungen erstreckt sich über die Speicherlöcher und ist mit den Speicherlöchern verbunden, wie durch die X"-Symbole angedeutet. BL0 ist mit einem Satz von Speicherlöchern verbunden, der die Speicherlöcher 411, 415, 417 und 419 enthält. Eine andere beispielhafte Bitleitung BL1 ist mit einem Satz von Speicherlöchern verbunden, der die Speicherlöcher 410, 414, 416 und 418 enthält. Die mit Metall gefüllten Schlitze 401, 402, 403 und 404 aus 4A sind ebenfalls dargestellt, da sie sich vertikal durch den Stapel erstrecken. Die Bitleitungen können in einer Sequenz BL0-BL23 über die SGD-Schicht 420 in der x-Richtung nummeriert sein.
Unterschiedliche Teilmengen von Bitleitungen sind mit Zellen in verschiedenen Reihen verbunden. Zum Beispiel sind BL0, BL4, BL8, BL12, BL16 und BL20 mit Zellen in einer ersten Reihe von Zellen am rechten Rand jedes Bereichs verbunden. BL2, BL6, BL10, BL14, BL18 und BL22 sind mit Zellen in einer benachbarten Reihe von Zellen verbunden, angrenzend an die erste Reihe an der rechten Kante. BL3, BL7, BL11, BL15, BL19 und BL23 sind mit Zellen in einer ersten Reihe von Zellen am linken Rand jedes Bereichs verbunden. BL1, BL5, BL9, BL13, BL17 und BL21 sind mit Zellen in einer benachbarten Reihe von Zellen angrenzend an die erste Reihe an der linken Kante verbunden.
4C zeigt eine Ausführungsform eines Stapels 440, wobei eine Querschnittsansicht entlang einer Linie 412 von 4A und einer Linie 412a von 4B gezeigt wird. Der Stapel 440 weist alternierende leitende und isolierende Schichten auf. Die isolierenden Schichten sind als DLO-DL55 gekennzeichnet, und können aus einem dielektrischen Material wie etwa Siliziumoxid bestehen. Die leitenden Schichten enthalten: zwei SGD-Schichten, zwei SGS-Schichten, vier Dummy-Wortleitungsschichten DWLD0, DWLD1, DWLS0 und DWLS1 zusätzlich zu den Daten-Wortleitungsschichten WLL0-WLL47. Die leitenden Schichten könnten beispielsweise aus Wolfram gebildet sein. Spalten von Speicherzellen, die den NAND-Ketten NS1 und NS2 entsprechen, sind in dem Mehrschichtstapel dargestellt. Der Stapel weist ein Substrat 101 auf, eine Isolierfolie 250 auf dem Substrat und einen Abschnitt einer Source-Leitung SL. NS1 weist ein Source-Ende 439 an einer Unterseite 444 des Stapels und ein Drain-Ende 438 an einer Oberseite 443 des Stapels auf. Die mit Metall gefüllten Schlitze 401 und 402 aus 4A und 4B sind ebenfalls dargestellt. Ein Teil der Bitleitung BL0 ist ebenfalls dargestellt. Eine leitfähige Leitung 441 verbindet das Drain-Ende 438 mit BL0. Ein Bereich 442 des Stapels ist in 5 ausführlicher gezeigt.
4D zeigt eine alternative Ansicht der Auswahlgate-Schichten und Wortleitungsschichten des Stapels 440 aus 4C. Die SGD-Schichten SGDO und SGDO enthalten jeweils parallele Reihen von Auswahlgate-Leitungen, die der Drain-Seite eines Satzes von NAND-Ketten zugeordnet sind. Beispielsweise enthält SGDO Auswahlgate-Bereiche der Drain-Seite 426, 427, 428 und 429, die mit 4B übereinstimmen.
Unterhalb der SGD-Schichten befinden sich die Dummy-Wortleitungsschichten der Drain-Seite. Jede Dummy-Wortleitungsschicht stellt in einem Ansatz eine Wortleitung dar und ist mit einem Satz von Dummy-Speicherzellen auf einer gegebenen Höhe in dem Stapel verbunden. Zum Beispiel weist DWLDO die Wortleitungsschicht-Bereiche 450, 451, 452 und 453 auf. Eine Dummy-Speicherzelle, die auch als Nicht-Datenspeicherzelle bezeichnet wird, speichert keine Daten und ist nicht zum Speichern von Daten geeignet, während eine Datenspeicherzelle zum Speichern von Daten geeignet ist. Darüber hinaus ist die Vth einer Dummy-Speicherzelle im Allgemeinen zum Herstellungszeitpunkt festgelegt oder kann periodisch eingestellt werden, während sich die Vth der Datenspeicherzellen häufiger ändert, z. B. während Lösch- und Programmiervorgängen der Datenspeicherzellen.
Unterhalb der Dummy-Wortleitungsschichten befinden sich die Wortleitungsschichten. Zum Beispiel weist WLL10 die Wortleitungsschicht-Bereiche 406, 407, 408 und 409 auf, in Übereinstimmung mit 4A.
Unterhalb der Daten-Wortleitungsschichten befinden sich die Dummy-Wortleitungsschichten der Source-Seite.
Unter den Dummy-Wortleitungsschichten der Source-Seite befinden sich die SGS-Schichten. Die SGS-Schichten SGS0 und SGS1 enthalten jeweils parallele Reihen von Auswahlgate-Leitungen, die der Source-Seite eines Satzes von NAND-Ketten zugeordnet sind. Beispielsweise enthält SGS0 die Auswahlgate-Bereiche der Source-Seite 454, 455, 456 und 457. Jede Auswahlgate-Leitung kann in einem Ansatz unabhängig gesteuert werden. Oder die Auswahlgate-Leitungen können verbunden und gemeinsam gesteuert werden.
5 zeigt eine Ansicht des Bereichs 442 von 4C. SGD-Auswahlgates 480 und 481 sind über den Dummy-Speicherzellen 482 und 483 und einer Datenspeicherzelle MC vorgesehen. Eine Anzahl von Schichten kann entlang der Seitenwand (SW) des Speicherlochs 410 und/oder in jeder Wortleitungsschicht abgeschieden werden, z. B. unter Verwendung von atomarer Schichtabscheidung. Beispielsweise kann jede Säule (z. B. die Säule, die durch die Materialien innerhalb eines Speicherlochs gebildet wird) eine Ladungseinfangschicht oder -folie 463 wie SiN oder ein anderes Nitrid, eine Tunnelschicht 464, einen Polysiliziumkörper oder Kanal 465 und einen dielektrischen Kern 466 enthalten. Eine Wortleitungsschicht kann ein Blockieroxid 470, ein Blockiermaterial mit hohem k-Wert 460, eine Metallbarriere 461 und ein leitendes Metall 462 wie etwa Wolfram als ein Steuergate enthalten. Beispielsweise sind Steuergates 490, 491, 492, 493 und 494 vorgesehen. In diesem Beispiel sind alle Schichten mit Ausnahme des Metalls in dem Speicherloch vorgesehen. In anderen Ansätzen können einige der Schichten in der Steuergateschicht sein. Zusätzliche Säulen sind gleichermaßen in den verschiedenen Speicherlöchern ausgebildet. Eine Säule kann eine säulenförmige aktive Fläche (AA) einer NAND-Kette bilden.
Die Speicherzellen in 5 sind eine Ausführungsform der Speicherzelle 106 aus 1A. Somit sind die Steuergates 490, 491, 492, 493 und 494 eine Ausführungsform des Steuergates 150; zusammen sind das Blockieroxid 470 und das Blockiermaterial mit hohem k-Wert 460 eine Ausführungsform der dielektrischen Sperrschicht 152; die Ladungseinfangschicht oder -folie 463 ist eine Ausführungsform des Ladungsspeicherbereichs 154; die Tunnelschicht 464 ist eine Ausführungsform der dielektrischen Tunnelschicht 156; der Polysiliziumkörper oder Kanal 465 ist eine Ausführungsform des Kanals 158.
Wenn eine Speicherzelle von 5 programmiert ist, werden Elektronen in einem Abschnitt der Ladungseinfangschicht gespeichert, welcher der Speicherzelle zugeordnet ist. Diese Elektronen werden in die Ladungseinfangschicht aus dem Kanal und durch die Tunnelschicht gezogen. Die Vth einer Speicherzelle wird proportional zu der Menge der gespeicherten Ladung erhöht. Während eines Löschvorgangs kehren die Elektronen in den Kanal zurück.
Jedes der Speicherlöcher kann mit einer Vielzahl von ringförmigen Schichten gefüllt sein, die eine Blockieroxidschicht, eine Ladungseinfangschicht, eine Tunnelschicht und eine Kanalschicht aufweisen. Ein Kernbereich jedes der Speicherlöcher ist mit einem Körpermaterial gefüllt, und die Vielzahl von ringförmigen Schichten befindet sich zwischen dem Kernbereich und den WLLs in jedem der Speicherlöcher.
In einigen Fällen kann die Tunnelschicht 464 mehrere Schichten aufweisen, wie etwa in einer Oxid-Nitrid-Oxid-Konfiguration.
Die NAND-Kette kann als einen Floating-Body-Kanal aufweisend betrachtet werden, da die Länge des Kanals nicht auf einem Substrat ausgebildet ist. Weiterhin wird die NAND-Kette durch eine Vielzahl von Wortleitungsschichten bereitgestellt, die übereinander in einem Stapel angeordnet und durch dielektrische Schichten (z. B. DL0 - DL55) voneinander getrennt sind.
6 zeigt eine Verteilung einer Schwellenspannung (Vth) und beispielhafte Lese- und Verifizierungsspannungen für einen Satz von Speicherzellen. Die horizontale Achse repräsentiert Vth und die vertikale Achse repräsentiert eine Anzahl von Speicherzellen auf einer logarithmischen Skala. Die Vth-Verteilungen werden aus Gründen der Klarheit in vereinfachter Form dargestellt.
Bei einem Ansatz beinhaltet ein einmaliger Programmierdurchgangsvorgang, der auch als Vollsequenzprogrammierung bezeichnet wird, (nur) eine Sequenz mehrerer Programmierverifizierungsvorgänge (oder Programmierschleifen), die beginnend mit einem anfänglichen Vpgm-Pegel durchgeführt werden und bis zu einem endgültigen Vpgm-Pegel fortschreiten, bis die Schwellenspannungen eines Satzes ausgewählter Speicherzellen eine oder mehrere jeweilige Verifizierungsspannungen jeweiliger Zieldatenzustände erreichen. Alle Speicherzellen können zu Beginn des Programmierdurchgangs anfänglich in einem gelöschten Zustand sein.
Die beispielhaften Vth-Verteilungen für das Speicherzellen-Array werden für einen Fall bereitgestellt, in dem jede Speicherzelle zwei Datenbits in einem von vier möglichen Vth-Bereichen speichert. Ein Bit stellt die LP-Daten dar und das andere Bit stellt die UP-Daten dar. Eine Bitkombination kann durch das UP-Bit gefolgt von dem LP-Bit bezeichnet werden, z. B. bezeichnet 11 UP=1 und LP=1, 01 bezeichnet UP=0 und LP=1, 00 bezeichnet UP=0 und LP=0 und 10 bezeichnet UP=1 und LP=0. Eine Bitkombination wird in einem Satz von Latches gespeichert, wie zuvor erläutert. Beispielsweise kann das LP-Bit in LDL gespeichert werden, und das UP-Bit kann in UDL gespeichert werden. In einem anderen Beispiel speichert jede Speicherzelle drei Datenbits in einem von acht möglichen Vth-Bereichen.
Vth-Verteilungen 601, 602 und 603 repräsentieren Zieldatenzustände A, B und C, die von Speicherzellen erreicht werden, wenn ihre Vth jeweils die Verifizierungsspannung VvA, VvB oder VvC überschreitet. Ein Verifizierungsvorgang oder Test wird durchgeführt, um zu bestimmen, ob die Vth einer Speicherzelle eine Verifizierungsspannung überschreitet. VvEr ist eine Lösch-Verifizierungsspannung.
Nachdem der Programmierdurchgang abgeschlossen ist, können die Daten unter Verwendung von Lesereferenzspannungen VrEr/A, VrA/B und VrB/C, die zwischen den Vth-Verteilungen liegen, aus den Speicherzellen ausgelesen werden. Durch Testen, ob die Vth einer gegebenen Speicherzelle über oder unter einer oder mehreren der gelesenen Referenzspannungen liegt, kann das System den Datenzustand bestimmen, der durch eine Speicherzelle dargestellt wird.
7A stellt einen Satz von Programmierspannungen in einem Programmiervorgang dar. Die vertikale Achse stellt Veg, eine Steuergate- oder Wortleitungsspannung dar, und die horizontale Achse stellt die Zeit oder die Programmschleifennummer (z. B. Programmierverifizierungs-Iterationszahl) dar. Ein einmaliger Programmierdurchlaufvorgang mit vier Datenzuständen ist in 7A-7C dargestellt. Andere Optionen sind möglich. Der Programmiervorgang weist eine Reihe von Wellenformen 700 auf, die Programmierspannungen 701 - 709 aufweisen. Die inkrementelle Schrittimpulsprogrammierung wird so durchgeführt, dass Vpgm bei einem Anfangspegel Vpgm_init beginnt und in jeder Programmierschleife schrittweise zunimmt. In diesem Beispiel werden auch Verifizierungstests basierend auf der Programmierschleife durchgeführt (siehe 7C). Zum Beispiel werden die A-Zustandszellen in den Schleifen 1 und 2 verifiziert, die A- und B-Zustandszellen werden in den Schleifen 3-5 verifiziert, die B- und C-Zustandszellen werden in den Schleifen 6-8 verifiziert und die C-Zustandszellen werden in Schleife 9 verifiziert. Die horizontalen Achsen der 7A-7C sind zeitlich ausgerichtet.
7B zeigt einen Satz von Bitleitungsspannungen in einem Programmiervorgang in Übereinstimmung mit 7A. VbI_inhibit kann an die Bitleitungen für die Speicherzellen mit einem Verriegelungs- oder Sperrstatus angelegt werden (z. B. die Zellen im gelöschten Zustand oder die Speicherzellen, die das Programmieren zu einem Zieldatenzustand abgeschlossen haben). Vbl=0 V kann an die Speicherzellen mit einem Programmierzustand angelegt werden.
7C zeigt einen Satz von Verifizierungsspannungen in einem Programmiervorgang, in Übereinstimmung mit 7A. Die Wellenformen 711 und 712 in den Programmierschleifen 1 und 2 weisen eine Stärke von VvA auf. Die Wellenformen 713, 714 und 715 in den Programmierschleifen 3, 4 und 5 weisen eine Stärke von VvA und VvB auf. Die Wellenformen 716, 717 und 718 in den Programmierschleifen 6, 7 und 8 weisen eine Stärke von VvB und VvC auf. Die Wellenform 719 in der Programmierschleife 9 weist eine Stärke von VvC auf. In den Programmierschleifen 1 und 2 findet das Abtasten für die A-Zustandszellen konkret bei VvA statt. In den Programmierschleifen 3, 4 und 5 findet das Abtasten für die A-Zustandszellen bei VvA und für die B-Zustandszellen bei VvB statt. In den Programmierschleifen 6, 7 und 8 findet das Abtasten für die B-Zustandszellen bei VvB und für die C-Zustandszellen bei VvC statt. In der Programmierschleife 9 findet das Abtasten für die C-Zustandszellen bei VvC statt. Diese Vorgehensweise minimiert die Anzahl der Verifizierungsvorgänge, indem berücksichtigt wird, dass Speicherzellen mit niedrigeren Zieldatenzuständen einen Verifizierungstest früher in dem Programmiervorgang bestehen als Speicherzellen mit höheren Zieldatenzuständen.
Die Speicherzellen können in mehr oder weniger als vier Zustände programmiert werden. In dem Beispiel von 6 könnte jede Speicherzelle zwei Bits speichern. Speicherzellen könnten mehr oder weniger als jeweils zwei Bits speichern. 8A zeigt Schwellenspannungsverteilungen, wenn drei Bits pro Speicherzelle gespeichert werden. In diesem Fall gibt es acht Schwellenspannungsverteilungen 800-807, die einen Löschzustand (Er) und die Zustände A bis G repräsentieren. Verifizierungsspannungen Vva, VvB, VvC, VvD, VvE, VvF und VvG sind dargestellt. Die Lesereferenzspannungen Vra, VrB, VrC, VrD, VrE, VrF und VrG sind dargestellt. Programmieren und Lesen kann ähnlich ablaufen, wie in dem Beispiel des Speicherns und Abtastens von zwei Bits pro Speicherzelle beschrieben.
8B zeigt die Schwellenspannungsverteilungen 800-807 aus 8A, wobei Schwellenspannungsverteilungen 810-817 hinzugefügt werden, um eine mögliche Verschiebung der Schwellenspannungsverteilungen 800-807 als Ergebnis eines Problems mit schleichend ansteigender Wortleitungsspannung anzuzeigen. Vor dem Abtasten der Speicherzellen (z. B. vor einem Lese- oder Programmierverifizierungsvorgang) wiesen die Speicherzellen die Schwellenspannungsverteilungen 800-807 auf, die durch die durchgezogenen Linien dargestellt sind. Nach dem Abtasten der Speicherzellen können sich die Schwellenspannungsverteilungen zu den Schwellenspannungsverteilungen 810-817 verschieben, durch die gepunktete Linie dargestellt. In diesem Beispiel gibt es eine nach oben gerichtete Verschiebung an zumindest einigen der einzelnen Schwellenspannungsverteilungen. Einige Verteilungen könnten stärker betroffen sein als andere. Als eine Möglichkeit könnten beispielsweise die niedrigeren (nach Spannung) Zustände eine größere Verschiebung erleiden als höhere Zustände. Wenn genügend Zeit verstrichen ist, sollte die schleichend angestiegene Wortleitungsspannung zum Beispiel zur stationären Spannung zurückkehren. Somit können in flachen Grenzflächenfallen eingefangene Elektronen befreit werden. Auf diese Weise können die Schwellenspannungsverteilungen zu den Schwellenspannungsverteilungen 800-807 zurückkehren.
Ausführungsbeispiele, die hier offenbart werden, stellen Techniken zum genauen Abtasten unmittelbar (oder zumindest sehr bald) nach einem Abtastvorgang bereit, der potentiell eine Verschiebung der Schwellenspannungsverteilungen verursachen könnte. In einer Ausführungsform werden Techniken bereitgestellt, um zu verhindern, dass die Verschiebung auftritt. Somit treten die verschobenen Schwellenspannungsverteilungen 810-817 nach dem Abtasten nicht auf. In einer Ausführungsform wird das Verhindern, dass die Verschiebung der Schwellenspannungsverteilung auftritt, durch strategische Entladung von Lese-Durchgangsspannungen auf Wortleitungen erreicht. In einer Ausführungsform entfernt die Reihenfolge, in der die Lese-Durchgangsspannungen entladen werden, Restelektronen aus einem NAND-Kanal. In einer Ausführungsform entfernt die Reihenfolge, in der die Lese-Durchgangsspannungen entladen werden, Restelektronen aus zumindest einem Abschnitts eines NAND-Kanals. Wenn Restelektronen von dem Abschnitt des NAND-Kanals benachbart zu der nächsten abzutastenden Speicherzelle entfernt werden, dann kann das Problem schleichend ansteigender Wortleitungsspannungen abgeschwächt oder beseitigt werden.
Ausführungsbeispiele, die hier offenbart werden, stellen Techniken zum genauen Abtasten unmittelbar (oder zumindest sehr bald) nach einem Abtastvorgang bereit, der eine Verschiebung der Schwellenspannungsverteilungen tatsächlich verursacht. In einer Ausführungsform werden Techniken bereitgestellt, um die Verschiebung der Schwellenspannungsverteilungen rückgängig zu machen. Somit können die verschobenen Schwellenspannungsverteilungen 810-817 zurück zu den Schwellenspannungsverteilungen 800-807 verschoben werden, ohne darauf warten zu müssen, dass die schleichend angestiegene Wortleitungsspannung abfällt (und somit darauf zu warten, dass die verschobenen Schwellenspannungsverteilungen 810-817 zu den früheren Schwellenspannungsverteilungen 800-807 zurückkehren). In einer Ausführungsform weist das Rückgängigmachen der Verschiebung der Schwellenspannungsverteilungen das Durchführen eines schwachen Löschvorgangs auf. In einer Ausführungsform ist der schwache Löschvorgangs Teil eines Lesevorgangs. Die schwache Löschung erfolgt in einer Ausführungsform für zumindest die nächste(n) abzutastende(n) Speicherzelle(n). Jedoch könnten alle Speicherzellen in der/den NAND-Kette(n) schwach gelöscht werden, um die eingefangenen Elektronen zu entfernen.
9 ist ein Diagramm eines Abschnitts einer Kette 902 von Speicherzellen, der verwendet wird, um ein Problem im Zusammenhang damit zu erörtern, dass Restelektronen in dem Kanal 158 eingefangen werden. Die Speicherzellen weisen jeweils ein Steuergate 150 und einen Ladungsspeicherbereich 154 auf. Die Speicherzellen könnten Teil einer NAND-Kette sein. Die gesamte NAND-Kette ist in 9 nicht dargestellt. Es kann ein Source-Side-Auswahlgate an einem Ende, das mit einer gemeinsamen Source-Leitung verbunden ist, und ein Drain-Side-Auswahlgate an dem anderen Ende, das mit einer Bitleitung verbunden ist, vorhanden sein. Die Buchstaben auf den Ladungsspeicherbereichen 154 zeigen den Zustand an, in den diese Speicherzelle programmiert wurde, mit Bezug auf die Datenzustände von 8A. Mehrere der Speicherzellen sind in den G-Zustand programmiert worden.
Um eine der Speicherzellen in der Kette abzutasten, kann eine der LeseReferenzspannungen aus 8A an das Steuergate der Speicherzelle angelegt werden, die zum Lesen ausgewählt wurde („ausgewählte Speicherzelle“). Eine Lese-Durchgangsspannung (z. B. Vread) kann an die Steuergates der anderen Speicherzellen („nicht ausgewählte Speicherzellen“) angelegt werden. Die Lese-Durchgangsspannung weist eine ausreichende Stärke auf, um eine Speicherzelle einzuschalten, unabhängig davon, in welchen der Zustände sie programmiert wurde. Wenn die Speicherzelle „eingeschaltet“ wird, ist der an die Speicherzelle angrenzende Kanal leitend. Unmittelbar nach dem Abtastvorgang kann die an das Steuergate der ausgewählten Speicherzelle angelegte Lese-Referenzspannung auf die Lese-Durchgangsspannung erhöht werden. Somit kann die Lese-Durchgangsspannung für eine kurze Zeitdauer an alle Steuergates angelegt werden. Somit befinden sich alle Speicherzellen im leitenden Zustand (oder sind „eingeschaltet“).
Zur Veranschaulichung wird im folgenden Beispiel angenommen, dass die Lese-Durchgangsspannung gleichzeitig an allen Steuergates herabgesetzt wird. An einem gewissen Punkt fällt die Steuergatespannung an den in den G-Zustand programmierten Speicherzellen niedrig genug ab, damit sich diese Speicherzellen ausschalten (oder nicht leitend werden). An diesem Punkt ist die Steuergatespannung an anderen Speicherzellen immer noch hoch genug, damit diese Speicherzellen leitend sind. 9 ist eine Momentaufnahme des Punktes, an dem die in den G-Zustand programmierten Speicherzellen gerade nicht-leitend geworden sind. Dies kann dem Punkt entsprechen, an dem die Steuergatespannungen auf etwa VvG abgefallen sind. An diesem Punkt ist die Speicherzelle in dem A-Zustand immer noch stark leitend, wie durch die große Anzahl von Elektronen in dem Kanal 158 neben der A-Zustands-Speicherzelle angezeigt. Die B-Zustands-Speicherzelle ist ebenfalls leitend, wie durch die Elektronen in dem Kanal 158 angrenzend an die B-Zustands-Speicherzelle angezeigt. Die D-Zustands-Speicherzelle kann schwächer leitend sein, wie durch ein einzelnes Elektron in dem Kanal 158 angrenzend an die D-Zustands-Speicherzelle angezeigt. Natürlich dient die Anzahl der Elektronen nur Vergleichszwecken, die tatsächliche Anzahl von Elektronen wird sich von der dargestellten unterscheiden. Diese Elektronen in dem Kanal 158 können als die „Restelektronen“ bezeichnet werden.
Wenn die in den G-Zustand programmierten Speicherzellen nicht mehr leitend sind, können die Restelektronen (von anderen leitenden Speicherzellen) in dem Kanal 158 eingefangen werden. Beispielsweise können die Restelektronen in dem Kanal 158 neben der B-Zustandsspeicherzelle aufgrund der Tatsache eingefangen werden, dass die Speicherzellen auf jeder Seite der B-Zustandsspeicherzelle ausgeschaltet sind. In ähnlicher Weise können die Restelektronen angrenzend an die Speicherzellen mit dem D-Zustand und A-Zustand in dem Kanal eingefangen werden. Es ist zu beachten, dass die Spannung an den Steuergates der Speicherzellen mit dem A-Zustand und D-Zustand schließlich niedrig genug werden kann, um diese Speicherzellen auszuschalten. Jedoch werden die Restelektronen immer noch in dem Kanal 158 eingefangen.
Wie mit Bezug auf 1A angemerkt, ist es möglich, dass die Wortleitungsspannung (und somit die Steuergatespannung) nach dem Abtastvorgang schleichend ansteigt. Wie mit Bezug auf 1B angemerkt, kann ein elektrisches Feld die im Kanal 158 befindlichen Restelektronen veranlassen, in flache Grenzflächenfallen gezogen zu werden, zum Beispiel, in eine Ladungseinfangschicht 154. Solche Restelektronen könnten in den flachen Grenzflächenfallen gefangen werden, wodurch die Schwellenspannung der Speicherzelle beeinflusst wird. In einigen Ausführungsformen werden Restelektronen aus dem Kanal 158 so entfernt, dass sie nicht in den flachen Grenzflächenfallen von Speicherzellen in der Kette gefangen werden. In einigen Ausführungsformen werden Restelektronen aus zumindest einem Abschnitt des Kanals 158 so entfernt, dass sie nicht in den flachen Grenzflächenfallen von zumindest einer der Speicherzellen in der Kette gefangen werden.
10A-10G sind Diagramme einer Kette 1002 von Speicherzellen, die verwendet wird, um zu veranschaulichen, wie Restelektronen daran gehindert werden können, nach einer Ausführungsform eines Abtastvorgangs in dem Kanal 158 gefangen zu werden. Zur Veranschaulichung gibt es acht Speicherzellen und ein Auswahlgate an jedem Ende der NAND-Kette. Das Source-Ende weist ein Source-Side-Auswahlgate (SGS) auf. Das Drain-Ende weist ein Drain-Side-Auswahlgate (SGD) auf. Es ist zu beachten, dass dies eine von vielen NAND-Ketten sein kann, die mit denselben Wortleitungen und Auswahlleitungen verbunden sind. Somit kann sich SGS auf eine Auswahlleitung der Source-Seite beziehen, die mit vielen NAND-Ketten verbunden ist. Gleichermaßen kann sich SGD auf eine Auswahlleitung der Drain-Seite beziehen, die mit vielen NAND-Ketten verbunden ist. Die verschiedenen Steuergates 150 (von denen eines in 10A referenziert ist) können als Wortleitungen implementiert sein, die mit den vorstehend erwähnten vielen NAND-Ketten verbunden sind. Es könnten mehr oder weniger als acht Speicherzellen vorhanden sein. Es könnten sich auch eine oder mehrere Dummy-Speicherzellen in der Nähe der Auswahlgates befinden.
In einigen Ausführungsformen ist jede der Speicherzellen einer Schicht eines Stapels zugeordnet. Zum Beispiel sind in 4C die Speicherzellen den Schichten WLL0-WLL47 zugeordnet. Ebenso können Dummy-Speicherzellen einer Schicht des Stapels zugeordnet sein. Man beachte, dass die Auswahlgates über eine oder mehrere Schichten des Stapels verteilt sein können. Zum Beispiel ist in 4C das Auswahlgate der Drain-Seite über zwei Schichten (SGDO, SGD1) verteilt. Gleichermaßen ist das Auswahlgate der Source-Seite über zwei Schichten (SGS0, SGS1) verteilt.
Die Speicherzellen in den 10A-10G sind in Gruppen unterteilt. Die mittleren zwei Speicherzellen befinden sich in Gruppe 0. Gruppe 1 weist die Speicherzellen sowohl auf der Drain- als auch der Source-Seite auf. Gruppe 2 weist die nächsten Speicherzellen sowohl auf der Drain-Seite als auch auf der Source-Seite auf. Gruppe 3 weist die nächsten Speicherzellen sowohl auf der Drain-Seite als auch auf der Source-Seite auf. Es kann mehr oder weniger als vier Gruppen geben. Auch könnten mehr als zwei Speicherzellen pro Gruppe vorhanden sein.
11 zeigt ein Zeitdiagramm für eine Ausführungsform des Entladens von Vread auf den Steuergates der Speicherzellen der 10A-10G. 11 zeigt, dass zum Zeitpunkt t0 Vread beginnt, auf den Steuergates der Speicherzellen in Gruppe 0 entladen zu werden, während Vread auf den anderen Steuergates aufrechterhalten wird. Die sowohl an SGS als auch SGD angelegte Spannung liegt auf einem Pegel, der jedes Auswahlgate leitend erhält. 10A zeigt den Zustand zur Zeit t0, in Übereinstimmung mit einer Ausführungsform. Zum Zeitpunkt t0 wird Vread an die Steuergates aller Speicherzellen angelegt. Somit befinden sich alle Speicherzellen im leitfähigen Zustand. Der Kanal 158 ist angrenzend an jede Speicherzelle leitend.
11 zeigt, dass zum Zeitpunkt t1 Vread beginnt, auf den Steuergates der Speicherzellen in Gruppe 1 entladen zu werden, während Vread auf den Steuergates der Speicherzellen der Gruppe 2 und Gruppe 3 aufrechterhalten wird. Die sowohl an SGS als auch SGD angelegte Spannung liegt auf dem Pegel, der jedes Auswahlgate leitend erhält.
10B zeigt den Zustand zum Zeitpunkt t1, in Übereinstimmung mit einer Ausführungsform. Die Spannung an den Steuergates der Speicherzellen der Gruppe 0 ist auf ungefähr VrG gefallen. Bezugnehmend auf 8A ist VrG die gelesene Referenzspannung für den G-Zustand. Somit ist die G-Zustands-Speicherzelle in Gruppe 0 nicht mehr leitend. Andere Restelektronen, die in dem Kanal 158 angrenzend an die G-Zustands-Speicherzelle in Gruppe 0 gewesen sein können, können entweder zu dem Source- oder Drain-Ende der Kette 1002 wandern. Die D-Zustands-Speicherzelle in Gruppe 0 ist noch leitend. Auch sind die Speicherzellen in den Gruppen 1-3 alle noch leitend.
11 zeigt, dass zum Zeitpunkt t2 Vread beginnt, auf den Steuergates der Speicherzellen in Gruppe 2 entladen zu werden, während Vread auf den Steuergates der Speicherzellen der Gruppe 3 aufrechterhalten wird. Die sowohl an SGS als auch SGD angelegte Spannung liegt auf dem Pegel, der jedes Auswahlgate leitend erhält.
10C zeigt den Zustand zur Zeit t2, in Übereinstimmung mit einer Ausführungsform. Die Spannung an den Steuergates der Speicherzellen der Gruppe 0 ist auf ungefähr 0 V gefallen. Die Spannung an den Steuergates der Speicherzellen der Gruppe 1 ist auf ungefähr VrG gefallen. Andere Restelektronen, die in dem Kanal 158 in Gruppe 0 gewesen sein können, können entweder zu dem Source- oder Drain-Ende der Kette 1002 wandern.
11 zeigt, dass zum Zeitpunkt t3 Vread beginnt, auf den Steuergates der Speicherzellen in Gruppe 3 entladen zu werden. Die sowohl an SGS als auch SGD angelegte Spannung liegt auf dem Pegel, der jedes Auswahlgate leitend erhält.
10D zeigt den Zustand zur Zeit t3, in Übereinstimmung mit einer Ausführungsform. Die Spannung an den Steuergates der Speicherzellen der Gruppe 0 und der Gruppe 1 ist auf ungefähr 0 V gefallen. Die Spannung an den Steuergates der Speicherzellen der Gruppe 2 ist auf ungefähr VrG gefallen. Die Speicherzellen des A-Zustands und B-Zustands in Gruppe 1 können vor den Speicherzellen in Gruppe 2 abgeschaltet werden. Daher können jegliche Restelektronen, die in dem Kanal 158 angrenzend an die A-Zustands-Speicherzelle in Gruppe 1 gewesen sein können, zu dem Drain-Ende der Kette 1002 wandern. Jegliche Restelektronen, die in dem Kanal 158 angrenzend an die B-Zustands-Speicherzelle in Gruppe 1 gewesen sein könnten, können zu dem Source-Ende der Kette 1002 wandern. Wenn die G-Zustands-Speicherzellen in der Gruppe 2 abgeschaltet werden, haben etwaige Restelektronen in einer der G-Zustands-Speicherzellen einen Pfad zum Source-Ende der NAND-Kette 1002, und die Restelektronen in der anderen G-Zustands-Speicherzelle haben einen Pfad zu dem Drain-Ende der NAND-Kette 1002.
11 zeigt, dass zum Zeitpunkt t4 die Spannung an den Auswahlgates der Source- und Drain-Seite beginnt, entladen zu werden. 10E zeigt den Zustand zur Zeit t4, in Übereinstimmung mit einer Ausführungsform. Die Spannung an den Steuergates der Speicherzellen der Gruppe 0, Gruppe 1 und Gruppe 2 ist auf ungefähr 0 V gefallen. Die Spannung an den Steuergates der Speicherzellen der Gruppe 3 ist auf ungefähr VrG gefallen. In diesem Fall sind die E-Zustands-Speicherzelle und die C-Zustands-Speicherzelle in Gruppe 3 jeweils noch leitend. Das Auswahlgate der Source-Seite (SGS) und das Auswahlgate der Drain-Seite (SGD) sind noch leitend. Daher haben Elektronen von Gruppe 3 immer noch einen Austrittspfad von dem Kanal 158.
10F zeigt den Zustand zur Zeit t5, in Übereinstimmung mit einer Ausführungsform. Die Spannung an den Steuergates der Speicherzellen der Gruppe 0 bis Gruppe 3 ist auf ungefähr 0 V gefallen. Daher sind diese Speicherzellen nicht mehr leitend. Jedoch werden etwaige Restelektronen von Gruppe 3 aus dem NAND-Kanal 158 entfernt, da sowohl das Auswahlgate der Source-Seite (SGS) als auch das Auswahlgate der Drain-Seite (SGD) noch leitend sind.
10G zeigt den Zustand zur Zeit t6, in Übereinstimmung mit einer Ausführungsform. Zu diesem Zeitpunkt sind das Auswahlgate der Source-Seite (SGS) und das Auswahlgate der Drain-Seite (SGD) nicht mehr leitend. Jedoch wurden Restelektronen aus dem Kanal 158 entfernt. Da Restelektronen aus dem Kanal 158 entfernt wurden, wird die Menge an in Speicherzellen eingefangenen Restelektronen verringert oder eliminiert. Somit könnte eine beliebige der Speicherzellen genau abgetastet werden, ohne darauf warten zu müssen, dass die Restelektronen aus Speicherzellen frei werden. Beispielsweise könnte eine beliebige der Speicherzellen genau abgetastet werden, ohne dass darauf gewartet werden muss, dass eine schleichend angestiegene Wortleitungsspannung sinkt. Es ist zu beachten, dass es nicht erforderlich ist, dass alle restlichen Elektronen aus dem Kanal 158 entfernt werden. Ein Reduzieren der Anzahl von Restelektronen in dem Kanal 158 reduziert Probleme, die mit einem schleichenden Anstieg der Wortleitungsspannung verbunden sind. Auch verringert oder eliminiert das strategische Reduzieren oder Eliminieren der Restelektronen von einem Abschnitt des Kanals 158 Probleme, die mit dem schleichenden Anstieg der Wortleitungsspannung für zumindest die Speicherzellen in diesem Abschnitt des Kanals 158 verbunden sind.
Es ist zu beachten, dass die Geschwindigkeit, mit der Vread von den Steuergates entladen wird, schneller oder langsamer als in 11 dargestellt sein könnte. Es ist zu beachten, dass es nicht erforderlich ist, dass für eine gegebene Gruppe die Entladung von Vread gleichzeitig für die Speicherzellen auf der Drain-Seite der Gruppe 0 wie für die Source-Seite der Gruppe 0 beginnt. Zum Beispiel zeigt 11, dass Vread beginnt, zum Zeitpunkt t1 für Gruppe 1 sowohl auf der Drain-Seite als auch auf der Source-Seite von Gruppe 0 entladen zu werden. Beide brauchen zum Zeitpunkt t1 nicht entladen zu werden. Jedoch sollte Gruppe 1 auf der Drain-Seite beginnen, nach Gruppe 0 und vor Gruppe 2 auf der Drain-Seite entladen zu werden. Gleichermaßen sollte die Gruppe 1 auf der Source-Seite beginnen, nach Gruppe 0 und vor Gruppe 2 auf der Source-Seite entladen zu werden.

In dem Beispiel von 10A-10G gibt es vier Gruppen. Es könnten mehr oder weniger als vier Gruppen vorhanden sein. In dem Beispiel von 10A-10G gibt es zwei Speicherzellen (in der Kette) pro Gruppe. In einigen Ausführungsformen gibt es mehr als zwei Speicherzellen (in der Kette) pro Gruppe. In einer Ausführungsform gibt es eine einzelne Speicherzelle (in der Kette) pro Gruppe. Das Beispiel von Tabelle I beschreibt eine Art und Weise, in der die verschiedenen leitenden Schichten in dem Beispiel von 2C in Gruppen unterteilt sein könnten. TABELLE I

Gruppe	Leitende Schichten		Entladungsreihenfolge
0		WLL22-WLL25		Erste
1		WLL20-WLL21, WLL26-WLL27		Zweite
2		WLL18-WLL19, WLL28-WLL29		Dritte
3		WLL16-WLL17, WLL30-WLL31		Vierte
4		WLL14-WLL15, WLL32-WLL33		Fünfte
5		WLL12-WLL13, WLL34-WLL35		Sechste
6		WLL10-WLL11, WLL3 6-WLL3 7		Siebte
7		WLL08-WLL09, WLL38-WLL39		Achte
8		WLL06-WLL07, WLL40-WLL41		Neunte
9		WLL04-WLL05, WLL42-WLL43		Zehnte
10		WLL02-WLL03, WLL44-WLL45		Elfte
11		WLL00-WLL01, WLL46-WLL47		Zwölfte
12		DWLS0, DWLS1, DWLD1, DWLDO		Dreizehnte
13		SGS0, SGS1 SGD1 SGS0		Vierzehnte

In dem Beispiel von Tabelle I gibt es vier leitfähige Schichten pro Gruppe. Es könnten mehr oder weniger als vier leitfähige Schichten pro Gruppe vorhanden sein. Es ist nicht erforderlich, dass alle Gruppen gleich groß sind. Das heißt, die Anzahl von leitenden Schichten könnte in einigen Gruppen anders sein als in anderen. Es gibt viele Variationen, wie die leitenden Schichten gruppiert werden können. In einer Ausführungsform sind die Dummy-Wortleitungen und Auswahlgates in derselben Gruppe angeordnet.
In dem Beispiel von Tabelle I enthalten die Gruppen 1-13 jeweils leitende Schichten sowohl auf der Drain-Seite als auch auf der Source-Seite der Gruppe 0. Dies ist keine absolute Voraussetzung. Beispielsweise könnte Gruppe 1 in Gruppe 1A mit WLL20-WLL21 und Gruppe 1B mit WLL26-WLL27 unterteilt werden. Gruppe 1A und Gruppe 1B müssen nicht zur gleichen Zeit entladen werden. Jedoch sollte die Entladung von Gruppe 1A beginnen, bevor die Entladung von einem der Elemente WLL00-WLL17 (sowie DWLS0, DWLS1 und SGSO, SGS1) beginnt. Gleichermaßen sollte die Entladung von Gruppe 1B beginnen, bevor die Entladung von einem der Elemente WLL28-WLL47 (sowie DWLD1, DWLD0 und SGD1, SGD0) beginnt.
Herbei wird der Ausdruck „Cluster“ verwendet, um sich auf einen zusammenhängenden Satz von Wortleitungen (oder einen zusammenhängenden Satz von Steuergates) zu beziehen. Beispielsweise sind WLL20-WLL21 ein Beispiel für einen Cluster. Es kann eine oder mehrere Wortleitungen in einem Cluster geben. 12 zeigt ein Beispiel, in dem die Speicherzellen in einer Kette 1202 in drei Cluster unterteilt sind. Eine andere Möglichkeit, dies auszudrücken, besteht darin, auf Wortleitungen Bezug zu nehmen, die den Speicherzellen in der Kette zugeordnet sind, die in Cluster unterteilt sind. Die Kette 1202 stimmt mit der Kette 1002 von 10A-10F überein. In 12 befinden sich die mittleren zwei Speicherzellen in Cluster 0. Cluster 1 enthält alle Speicherzellen zwischen Cluster 0 und SGD. Cluster 2 enthält alle Speicherzellen zwischen Cluster 0 und SGS. In einer Ausführungsform beginnt die Lese-Durchgangsspannung am Cluster 0 entladen zu werden, bevor die Entladung der Lese-Durchgangsspannung an einer beliebigen Speicherzelle in Cluster 1 oder Cluster 2 beginnt. Außerdem liegt an den Gates von SGS und SGD eine ausreichende Spannung an, um sie in einem leitenden Zustand zu halten. Daher können jegliche Restelektronen in dem Kanal 158 angrenzend an die Speicherzellen im Cluster 0 aus dem Kanal entfernt werden. Jede der Speicherzellen in dem Cluster 0 kann wieder abgetastet werden, ohne dass darauf gewartet werden muss, dass eine schleichend angestiegene Spannung sinkt.
13 ist ein Flussdiagramm einer Ausführungsform eines Verfahrens 1300 zum Abtasten von Speicherzellen, in dem Restelektronen aus einem Kanal entfernt werden. Das Verfahren 1300 kann zum Abtasten von einer oder mehreren Speicherzellen in einem NAND-Kette verwendet werden. Die NAND-Kette kann in einer 3D-Architektur oder einer 2D-Architektur vorliegen. In einer Ausführungsform weisen die Speicherzellen Ladungseinfangschichten auf. Der Abtastvorgang ist in einer Ausführungsform eine Programmierverifizierung. Der Abtastvorgang ist in einer Ausführungsform ein Lesevorgang. Das Verfahren 1300 beschreibt das Abtasten einer ersten ausgewählten Speicherzelle und einer zweiten ausgewählten Speicherzelle. Die zweite ausgewählte Speicherzelle und die erste ausgewählte Speicherzelle können die gleiche Speicherzelle oder zwei verschiedene Speicherzellen in derselben Kette (z. B. NAND-Kette) sein. Die NAND-Kette kann eine von vielen NAND-Ketten sein, die Wortleitungen und Auswahlleitungen gemeinsam nutzen. Das Verfahren kann parallel in Bezug auf die vielen NAND-Ketten durchgeführt werden. Das Verfahren 1300 wird in einer Ausführungsform von einer Steuerschaltung ausgeführt (z. B. kann die Steuerschaltung eine beliebige der Komponenten oder eine Kombination aus einer Steuerschaltung 110, Zustandsmaschine 112, Decodern 114/132, Leistungssteuermodul 116, Erfassungsblöcken SB1, SB2,.., SBp, Lese/Schreib-Schaltungen 128, Steuerung 122 usw. beinhalten).
Die NAND-Kette kann ein Source-Auswahlgate an einem Ende und ein Drain-Auswahlgate an einem anderen Ende der NAND-Kette aufweisen. Die Steuergates können einen ersten Cluster von Steuergates, einen oder mehrere Cluster von Steuergates zwischen dem ersten Cluster und dem ersten Auswahlgate und einen oder mehrere Cluster von Steuergates zwischen dem ersten Cluster und dem zweiten Auswahlgate enthalten. Zum Beispiel könnte der erste Cluster von Steuergates der in Cluster 0 in 12 sein. Der eine oder die mehreren Cluster von Steuergates zwischen dem ersten Cluster und dem ersten Auswahlgate könnten diejenigen in Cluster 1 sein. Der eine oder die mehreren Cluster von Steuergates zwischen dem ersten Cluster und dem zweiten Auswahlgate könnten diejenigen in Cluster 2 sein.
Als weiteres Beispiel könnte der erste Cluster von Steuergates der in Gruppe 0 in 10A-10G sein. Der eine oder die mehreren Cluster von Steuergates zwischen dem ersten Cluster und dem ersten Auswahlgate könnten diejenigen in Gruppen 1, 2 und 3 sein und sich auf der Drain-Seite von Gruppe 0 befinden. Der eine oder die mehreren Cluster von Steuergates zwischen dem zweiten Cluster und dem ersten Auswahlgate könnten diejenigen in Gruppen 1, 2 und 3 sein und sich auf der Source-Seite von Gruppe 0 befinden.
In Schritt 1302 wird ein erstes ausgewähltes nichtflüchtiges Speicherelement in einer ausgewählten NAND-Kette abgetastet. Es ist zu beachten, dass das erste ausgewählte nichtflüchtige Speicherelement in jedem der Cluster sein könnte. In einer Ausführungsform ist das Abtasten ein Lesevorgang. In einer Ausführungsform ist das Abtasten eine Programmierverifizierungsvorgang. Der Schritt 1302 kann das Anlegen einer Lese-Durchgangsspannung an Steuergates nicht ausgewählter nichtflüchtiger Speicherelemente der ausgewählten NAND-Kette umfassen, während eine Referenzspannung an das erste ausgewählte nichtflüchtige Speicherelement angelegt wird. Die Referenzspannung kann eine Lese-Referenzspannung, eine Programmierverifizierungsspannung usw. sein. Die Lese-Durchgangsspannung ist hoch genug, um die nicht ausgewählten Speicherzellen in einen leitenden Zustand zu versetzen, so dass sie das Abtasten der ausgewählten Speicherzelle nicht stören. Die Lese-Durchgangsspannungen, die an die nicht ausgewählten Speicherzellen angelegt werden, könnten jeweils gleich groß sein. Es ist jedoch zu beachten, dass die Stärke der Lese-Durchgangsspannung, die an verschiedene Speicherzellen angelegt wird, unterschiedlich sein könnte. Der Schritt 1302 kann auch das Anlegen einer Einschaltspannung an die SGD- und SGS-Auswahlgates für die ausgewählte NAND-Kette einschließen. Dies lässt zu, dass ein Strom in den ausgewählten NAND-Ketten zu der Abtastschaltung fließt.
In Schritt 1304 wird eine Lese-Durchgangsspannung an das Steuergate des ersten ausgewählten nichtflüchtigen Speicherelements angelegt, nachdem das erste ausgewählte nichtflüchtige Speicherelement abgetastet wurde. Der Schritt 1304 kann das Anheben der Referenzspannung auf die Lese-Durchgangsspannung einschließen.
In Schritt 1306 wird begonnen, die Lese-Durchgangsspannung von den Steuergates des ersten Clusters zu entladen, bevor begonnen wird, die Lese-Durchgangsspannung von den Steuergates in irgendeinem der anderen Cluster zu entladen, und während das erste Auswahlgate und das zweite Auswahlgate in einem leitenden Zustand sind. Beispielsweise wird mit Bezug auf 11 zum Zeitpunkt t0 begonnen, die Lese-Durchgangsspannung von der Gruppe 0 zu entladen. Auch wurde noch nicht begonnen, die Lese-Durchgangsspannungen für die Gruppen 1-3 zu entladen. Es ist auch anzumerken, dass in 11 die SGD und SGS immer noch eine Spannung aufweisen, die sie in einen leitenden Zustand versetzt. Es ist zu beachten, dass der erste Cluster die erste ausgewählte Speicherzelle enthalten kann oder nicht.
In einer Ausführungsform enthält Schritt 1306 das Halten aller nichtflüchtigen Speicherelemente zwischen dem ersten Cluster von Steuergates und dem ersten Auswahlgate der NAND-Kette im eingeschalteten Zustand und das Halten aller nichtflüchtigen Speicherelemente zwischen dem ersten Cluster von Steuergates und dem zweiten Auswahlgate der NAND-Kette im eingeschalteten Zustand, bis die Steuergatespannung in dem ersten Cluster auf das Niveau der stationären Spannung entladen ist. Beispielsweise werden alle nichtflüchtigen Speicherelemente im Cluster 1 und alle nichtflüchtigen Speicherelemente im Cluster 2 in einem leitenden Zustand gehalten (oder eingeschaltet), bis die Steuergatespannung an allen nichtflüchtigen Speicherelementen im Cluster 0 auf den Pegel einer stationären Spannung (z. B. Vss) mit Bezug auf 12 entladen ist. Unter Verweis auf das Beispiel von 10A-10G werden alle nichtflüchtigen Speicherelemente der Gruppen 1-3 auf der Drain-Seite der Gruppe 0 und alle nicht-flüchtigen Speicherelemente der Gruppen 1-3 auf der Source-Seite der Gruppe 0 in einem leitenden Zustand gehalten (oder eingeschaltet), bis die Steuergatespannung an allen nichtflüchtigen Speicherelementen in der Gruppe 0 auf den Pegel einer stationären Spannung (z. B. Vss) entladen ist.
In einem Ausführungsbeispiel beinhaltet Schritt 1306 den Beginn der Entladung der Lese-Durchgangsspannung von den Steuergates des einen oder der mehreren Cluster von Steuergates zwischen dem ersten Cluster und dem ersten Auswahlgate, in der Reihenfolge der Cluster beginnend an dem Cluster, der dem ersten Cluster am nächsten ist und fortschreitend zu dem Cluster, der dem ersten Auswahlgate am nächsten ist. Bezugnehmend auf das Beispiel der 10A-10G (und 11) ist zum Beispiel die Reihenfolge, in der begonnen wird, die Lese-Durchgangsspannung in Bezug auf die Gruppen auf der Drain-Seite der Gruppe 0 zu entladen, die folgende: Gruppe 1, Gruppe 2, Gruppe 3. Gleichermaßen ist die Reihenfolge, in der begonnen wird, die Lese-Durchgangsspannung in Bezug auf die Gruppen auf der Source-Seite der Gruppe 0 zu entladen, die folgende: Gruppe 1, Gruppe 2, Gruppe 3.
In einer Ausführungsform beinhaltet Schritt 1306 das Beginnen der Entladung der Lese-Durchgangsspannung von einem Cluster von Steuergates angrenzend an den ersten Cluster von Steuergates, bevor die Spannung an den Steuergates im ersten Cluster die stationäre Spannung erreicht. Bezugnehmend auf 11 ist zu beachten, dass es nicht notwendig ist, darauf zu warten, bis die Spannung an beispielsweise der Gruppe 0 vollständig bis zum Pegel der stationären Spannung (z. B. Vss) gesunken ist, bevor begonnen wird, die Spannung an der benachbarten Gruppe 1 zu entladen (der benachbarte Cluster könnte die Gruppe 1 entweder auf der Source-Seite oder der Drain-Seite der Gruppe 0 sein). Dies trägt dazu bei, den gesamten Abtastvorgang zu beschleunigen. Somit kann zum Zeitpunkt t1 mit der Entladung von Vread von Gruppe 1 begonnen werden, bevor die Spannung an den Steuergates der Gruppe 0 Vss erreicht.
In einer Ausführungsform beinhaltet Schritt 1306 das Beginnen der Entladung der Lese-Durchgangsspannung von einem Cluster neben dem ersten Cluster, bevor alle nichtflüchtigen Speicherelemente im ersten Cluster von einem leitenden Zustand in einen nicht leitenden Zustand übergehen. Dies kann auch dazu beitragen, den Gesamtabtastvorgang dahingehend zu beschleunigen, dass nicht gewartet werden muss, bis alle nicht-flüchtigen Speicherelemente in Gruppe 0 abgeschaltet sind, bevor mit dem Entladen der Gruppe 1 begonnen wird, unter Verwendung von 10A-10G als Beispiel. 10B zeigt ein Beispiel von Bedingungen zu dem Zeitpunkt, zu dem die Spannung an der Gruppe 1 gerade beginnt sich zu entladen. Zu diesem Zeitpunkt kann die Spannung an den Steuergates der Gruppe 0 etwa VrG betragen. Zu diesem Zeitpunkt können einige der Speicherzellen in Gruppe 0 ausgeschaltet sein (z. B. können G-Zustandszellen aus sein). Unter der Annahme jedoch, dass es Speicherzellen in anderen Zuständen gibt (wie beispielsweise die dargestellte D-Zustandszelle), kann diese Speicherzelle immer noch eingeschaltet sein. Somit ist es, um ein Beispiel zu nennen, nicht notwendig, darauf zu warten, dass die D-Zustands-Speicherzelle in Gruppe 0 nicht leitend ist, um mit dem Entladen der Gruppe 1 zu beginnen.
In Schritt 1308 wird ein zweites ausgewähltes nichtflüchtiges Speicherelement in der ausgewählten NAND-Kette abgetastet, nachdem die Lese-Durchgangsspannung an den Steuergates von Speicherzellen in allen Clustern eine stationäre Spannung erreicht hat. Das zweite ausgewählte nichtflüchtige Speicherelement könnte in jedem der Cluster sein. In einer Ausführungsform befindet sich das zweite ausgewählte nichtflüchtige Speicherelement in Cluster 0. Somit kann sich das zweite ausgewählte nichtflüchtige Speicherelement in dem ersten zu entladenden Cluster befinden. Schritt 1308 ist in einer Ausführungsform ein Lesevorgang. Jedoch ist der Schritt 1308 nicht auf einen Lesevorgang beschränkt. Es ist zu beachten, dass zwischen Schritt 1306 und 1308 begonnen wird, die Lese-Durchgangsspannungen auf den Speicherzellen in anderen als dem ersten Cluster zu entladen. Zum Beispiel wird zum Zeitpunkt t1 in 11 damit begonnen, die Lese-Durchgangsspannung für Gruppe 1 zu entladen. Vor dem Abtasten der zweiten ausgewählten Speicherzelle in Schritt 1308 hat die Lese-Durchgangsspannung an den Steuergates der Speicherzellen in allen Gruppen den Pegel einer stationären Spannung erreicht. Zum Beispiel kann die Lese-Durchgangsspannung für alle Speicherzellen in der NAND-Kette Vss erreichen.
Obwohl einige hier bereitgestellte Beispiele eine symmetrische Gruppierung aufweisen, ist dies nicht erforderlich. Bezüglich des Beispiels von 12 ist es nicht erforderlich, dass die Größe von Cluster 1 und Cluster 2 gleich ist. Mit anderen Worten, es ist nicht erforderlich, dass Cluster 0 sich in der Mitte der Kette 1202 befindet. Bezüglich des Beispiels von 10A-10G ist es nicht erforderlich, dass sich Gruppe 0 in der Mitte der Kette befindet. Mit anderen Worten ist es nicht erforderlich, dass die Gesamtzahl der Speicherzellen in Gruppe 1-3 auf jeder Seite der Gruppe 0 gleich groß ist. Gleichermaßen ist es nicht erforderlich, die gleiche Anzahl von Gruppen auf jeder Seite der Gruppe 0 zu haben.
Wie oben angemerkt, könnte es eine oder mehrere Wortleitungen in einem Cluster (oder in einer Gruppe) geben. Das Verwenden weniger Wortleitungen in einem Cluster (oder in einer Gruppe) kann die Genauigkeit erhöhen. Weniger Wortleitungen in einem Cluster (oder in einer Gruppe) bedeutet jedoch, dass es mehr Cluster (oder Gruppen) gibt. Somit könnte der Abtastvorgang mehr Zeit in Anspruch nehmen, um die Wortleitungen auf die hier diskutierte sequentielle Weise zu entladen. Andererseits kann das Vorhandensein von mehr Wortleitungen in einem Cluster (oder in einer Gruppe) die Effizienz erhöhen. Beispielsweise können mehr Wortleitungen in einem Cluster (oder in einer Gruppe) weniger Cluster (oder Gruppen) vorsehen, was eine schnellere sequentielle Entladung ermöglichen kann.
In einer Ausführungsform hängt die Anzahl von Wortleitungen (oder die Anzahl von Speicherzellen), die sich in einem Cluster (oder einer Gruppe) befinden, von der vorliegenden Temperatur ab. Je niedriger die Temperatur, desto weniger Wortleitungen sind in einem Cluster (oder einer Gruppe) angeordnet, gemäß einer Ausführungsform. Ein Grundprinzip für diese temperaturabhängige Clustergröße (oder Gruppengröße) ist wie folgt. 14 stellt einen Teil einer Kette 1402 von Speicherzellen dar. Jede Speicherzelle weist ein Steuergate 150 und einen Ladungsspeicherbereich 154 auf. Der Ladungsspeicherbereich 154 ist in einer Ausführungsform ein Ladungseinfangbereich. Der Kanal 158 angrenzend an die Speicherzellen ist in einer Ausführungsform aus Polysilizium gebildet. Die Buchstaben auf dem Ladungsspeicherbereich 154 beziehen sich auf den Zustand der Speicherzelle mit Bezug auf 8A. Alle vier Speicherzellen befinden sich in demselben Cluster. Somit beginnt sich die Lese-Durchgangsspannung zur gleichen Zeit für alle Speicherzellen in 14 zu entladen. Die G-Zustands-Speicherzellen schalten sich vor den B-Zustands- und D-Zustands-Speicherzellen ab. Daher kann es zumindest zeitweise einige restliche Ladungen in dem Kanal 158 angrenzend an B-Zustands- und D-Zustands-Speicherzellen geben.
Jedoch können, selbst nachdem die Steuergatespannung aller Speicherzellen in dem dargestellten Cluster den Pegel der stationären Spannung erreicht haben, Speicherzellen in benachbarten Clustern immer noch eingeschaltet sein. Zu diesem Zeitpunkt könnte das Kanalpotential in der Tasche 1404 mit den Restelektronen beispielsweise -5 V betragen. Das Kanalpotential an anderer Stelle könnte beispielsweise 0 V betragen. Bezeichnenderweise kann die Potentialdifferenz zwischen der Tasche 1404 und benachbarten Abschnitten des Kanals 158 zur Erzeugung von Elektronenlöchern führen. Dies kann dazu führen, dass Löcher mit Elektronen in der Tasche 1404 rekombinieren. Somit kann zumindest ein Teil der restlichen Ladungen aus dem Kanal 158 entfernt werden. Die Rate des Elektronenlochs kann eine Funktion der Temperatur sein. Mit steigender Temperatur werden mehr Elektronenlochpaare (zumindest bei Polysilizium) erzeugt.
15 ist eine Ausführungsform eines Verfahrens 1500 zum Auswählen einer Gruppen- oder Clustergröße basierend auf der gegenwärtigen Temperatur. Das Verfahren 1500 kann vor oder während des Verfahrens 1300 ausgeführt werden. Schritt 1502 beinhaltet das Zugreifen auf die gegenwärtige Temperatur. Schritt 1504 beinhaltet das Auswählen einer Gruppen- oder Clustergröße auf der Grundlage der vorliegenden Temperatur. Der Schritt 1504 kann auf eine Vielzahl von Weisen realisiert werden. Eine Möglichkeit besteht darin, eine Anzahl von Tabellen zu speichern, die jeweils Wortleitungen bestimmten Gruppen zuweisen. Eine der Tabellen kann basierend auf der gegenwärtigen Temperatur ausgewählt werden. Eine andere Möglichkeit wäre, dass der Prozessor 122c einen Algorithmus ausführt, der eine geeignete Anzahl von Wortleitungen pro Cluster basierend auf der Temperatur bestimmt. Der Algorithmus kann alternativ bestimmen, wie viele Cluster (oder Gruppen) verwendet werden sollten. Das Verfahren 1500 wird in einer Ausführungsform durch die Steuerschaltung durchgeführt.
In einer Ausführungsform basiert die Entscheidung darüber, welche Wortleitung zuerst herunterfahren soll, darauf, welche Wortleitung als nächstes für einen Abtastvorgang auszuwählen ist. Ein Grund dafür ist, dass, wenn die nächste abzutastende Wortleitung zuerst heruntergefahren wird, Restladungsträger aus dem angrenzenden Kanalbereich dieser Wortleitung entfernt werden können. Selbst wenn es Restelektronen in anderen Teilen des Kanals gibt, könnte dies die Genauigkeit des nächsten Abtastvorgangs nicht beeinflussen.
16 ist ein Flussdiagramm einer Ausführungsform eines Verfahrens 1600, bei dem die nächste abzutastende Wortleitung erst heruntergefahren wird. Das Verfahren 1600 ist eine Variation des Verfahrens 1300 von 13. Das Verfahren 1600 wird in einer Ausführungsform durch die Steuerschaltung durchgeführt. Die Schritte 1302-1304 werden als Teil des Verfahrens 1600 ausgeführt. In Schritt 1602 wird auf die nächste abzutastende Wortleitung zugegriffen. Beispielsweise kann die Steuerung 122 über Informationen verfügen, um anzuzeigen, welche Wortleitung als nächstes abzutasten ist. Schritt 1602 kann vor den Schritten 1302-1304 durchgeführt werden.
Schritt 1604 beinhaltet das Beginnen der Entladung der nächsten Wortleitung, die in dem ersten Cluster (oder der Gruppe) einer oder mehrerer Wortleitungen abzutasten ist. Unter Bezugnahme auf 12 wird die nächste abzutastende Wortleitung in Cluster 0 platziert. Jedoch muss sich Cluster 0 nicht in der Mitte der Kette 1202 befinden. Cluster 0 beinhaltet die nächste abzutastende Wortleitung und kann optional eine oder mehrere angrenzende Wortleitungen enthalten. Schritt 1604 ist eine Ausführungsform von Schritt 1306.
Schritt 1606 beinhaltet das Abtasten einer Speicherzelle, die der Wortleitung zugeordnet ist, die zuerst heruntergefahren wurde. Schritt 1606 ist eine Ausführungsform von Schritt 1308.
In einer Ausführungsform werden eingefangene Elektronen von den flachen Grenzflächenfallen von mindestens einer der Speicherzellen in der Kette unter Verwendung eines schwachen Löschvorgangs entfernt (z. B. befreit). 17 ist ein Flussdiagramm einer Ausführungsform eines Verfahrens 1700 zum Abtasten eines nichtflüchtigen Speichers, bei dem eine schwache Löschung verwendet wird. Das Verfahren 1700 beinhaltet das Abtasten einer ersten ausgewählten Speicherzelle und einer zweiten ausgewählten Speicherzelle in der gleichen Kette (z. B. NAND-Kette). Die erste und zweite ausgewählte Speicherzelle können die gleiche Speicherzelle oder andere Speicherzellen in der gleichen Kette sein. Jede der Speicherzellen in der Kette weist in einer Ausführungsform ein Steuergate auf. Jede der Speicherzellen in der Kette ist in einer Ausführungsform einer anderen Wortleitung zugeordnet. Die Wortleitung (oder zumindest ein Teil der Wortleitung, der an die Speicherzelle angrenzt) kann als das Steuergate dienen. Es ist zu beachten, dass eine Wortleitung als ein Steuergate für viele verschiedene Speicherzellen (in unterschiedlichen Ketten) dienen kann. Verfahren 1700 befasst sich mit Vorgängen in einer Kette. Üblicherweise können viele Ketten parallel erfasst werden. Das Verfahren 1700 wird in einer Ausführungsform durch die Steuerschaltung ausgeführt.
Schritt 1702 beinhaltet das Abtasten der ersten Speicherzelle in der Kette. Der Abtastvorgang ist in einer Ausführungsform ein Lesevorgang. Der Abtastvorgang ist in einer Ausführungsform ein Programmierverifizierungsvorgang. Der Abtastvorgang kann das Anlegen einer Lese-Durchgangsspannung an Steuergates von nicht ausgewählten Speicherzellen in der Kette beinhalten. Mit anderen Worten kann der Abtastvorgang das Anlegen einer Lese-Durchgangsspannung an nicht ausgewählte Wortleitungen, die der Kette zugeordnet sind, beinhalten. Während in einer Ausführungsform die Lese-Durchgangsspannung an nicht ausgewählte Wortleitungen angelegt wird, wird eine Referenzspannung an eine ausgewählte Wortleitung angelegt. Die Referenzspannung kann eine Lese-Referenzspannung, eine Programmierverifizierungsspannung usw. sein. Die erste Speicherzelle wird abgetastet, während die Referenzspannung an ihr Steuergate angelegt wird. Danach kann die Referenzspannung auf eine Lese-Durchgangsspannung erhöht werden. Daraufhin können die Lese-Durchgangsspannungen an der ausgewählten Wortleitung und an den nicht ausgewählten Wortleitungen entladen werden. Es ist zu beachten, dass es keine spezielle Reihenfolge gibt, in der die Lese-Durchgangsspannungen entladen werden müssen. Zum Beispiel besteht eine Option darin, die Lese-Durchgangsspannungen an allen Wortleitungen zur gleichen Zeit zu entladen. Somit können Wortleitungsspannungen sehr schnell von der Lese-Durchgangsspannung auf eine stationäre Spannung (z. B. Vss) gebracht werden.
Schritt 1702 kann dazu führen, dass sich die Schwellenspannung der zweiten Speicherzelle von einer ersten Schwellenspannung zu einer zweiten Schwellenspannung ändert. Diese Änderung kann auf die Auswirkung einer schleichend ansteigenden Wortleitungsspannung zurückzuführen sein, was auftreten kann, nachdem die Spannung an den Wortleitungen auf die stationäre Spannung gesenkt wird. Es ist möglich, dass Restelektronen in dem Kettenkanal in flachen Grenzflächenfallen in den Speicherzellen eingefangen werden. Dies könnte die Schwellenspannung von Speicherzellen beeinflussen (z. B. erhöhen). Ein Beispiel dieses Effekts wurde im Zusammenhang mit den 1A und 1B erörtert. 8B stellt eine mögliche Änderung dar, die bei der Schwellenspannungsverteilung einer Gruppe von Speicherzellen auftreten könnte. Die zweite Speicherzelle könnte eine beliebige Speicherzelle in einer solchen Gruppe sein. Das Ausmaß der Verschiebung auf die Schwellenspannung der zweiten Speicherzelle kann von dem Zustand abhängen, in den sie programmiert wurde.
Schritt 1704 beinhaltet das Durchführen einer schwachen Löschung der zweiten ausgewählten Speicherzelle auf der Kette. Die schwache Löschung kann Elektronen befreien, die in flachen Grenzflächenfallen der zweiten Speicherzelle eingefangen wurden. Somit kann die schwache Löschung die Schwellenspannung der zweiten Speicherzelle auf die erste Schwellenspannung zurücksetzen, oder zumindest sehr nahe an diesen Pegel. Mit anderen Worten kann die schwache Löschung die Schwellenspannung der zweiten Speicherzelle auf den Pegel zurücksetzen, auf dem sie vor dem Entladen der Lese-Durchgangsspannung nach dem Abtasten der ersten Speicherzelle (und dem damit verbundenen Einfangen von Elektronen in flachen Grenzflächenfallen) war. Es versteht sich, dass die schwache Löschung möglicherweise nicht jedes eingefangene Elektron befreien kann. Ebenso ist es möglich, dass die schwache Löschung einige Elektronen aus dem Ladungseinfangbereich 154 entfernen könnte, die sich von denen unterscheiden, die in den flachen Grenzflächenfallen als Ergebnis des Abtastens der ersten Speicherzelle eingefangen wurden. Daher wird die schwache Löschung die Schwellenwertspannung nicht notwendigerweise exakt dorthin zurückbringen, wo sie vor dem Abtasten der ersten Speicherzelle war. In einer Ausführungsform ist die schwache Löschung der zweiten ausgewählten Speicherzelle so eingerichtet, dass sie Elektronen aus der flachen Grenzflächenfalle entfernt, die auf den schleichenden Anstieg der Wortleitungsspannung zurückzuführen sind, ohne Elektronen zu entfernen, die sich in der Ladungseinfangschicht 154 als Ergebnis der Programmierung der zweiten ausgewählten Speicherzelle befinden.
Schritt 1706 beinhaltet das Abtasten der zweiten ausgewählten Speicherzelle auf der Kette nach dem Durchführen der schwachen Löschung. In einer Ausführungsform beinhaltet Schritt 1706 das Lesen der zweiten ausgewählten Speicherzelle. Jedoch ist der Schritt 1706 nicht auf einen Lesevorgang beschränkt. Schritt 1706 wird in einer Ausführungsform ausgeführt, während die zweite ausgewählte Speicherzelle sich noch auf der ersten Schwellenspannung befindet. Hier bezieht sich die erste Schwellenspannung auf die Schwellenspannung, die als Ergebnis der schwachen Löschung erreicht wurde.
In einer Ausführungsform ist die schwache Löschung in Schritt 1704 ein „unabhängiger“ Vorgang, der vom Vorgang des Abtastens der zweiten ausgewählten Speicherzelle in Schritt 1706 getrennt ist. In einer Ausführungsform ist die schwache Löschung in Schritt 1704 ein Teil des Vorgangs, bei dem die zweite ausgewählte Speicherzelle in Schritt 1706 abgetastet wird. Zum Beispiel kann der schwache Löschvorgang in einen Lesevorgang integriert sein.
18A ist ein Flussdiagramm einer Ausführungsform eines Verfahrens 1800, bei dem der schwache Löschvorgang ein unabhängiger Löschvorgang ist, der von dem Vorgang getrennt ist, der die zweite ausgewählte Speicherzelle abtastet. Das Verfahren 1800 ist eine Ausführungsform von Schritt 1704 des Verfahrens 1700. Das Verfahren 1800 wird in einer Ausführungsform durch die Steuerschaltung durchgeführt.
In Schritt 1802 wird eine schwache Löschspannung an den Kanal der Kette (z. B. der NAND-Kette) angelegt. Die schwache Löschspannung des Kanals beträgt in einer Ausführungsform etwa 6 Volt. Jedoch könnte die schwache Löschspannung des Kanals höher oder niedriger sein. In einer Ausführungsform weist die schwache Löschspannung des Kanals eine Dauer von zwischen etwa 20 bis 30 Mikrosekunden auf. Jedoch könnte die schwache Löschspannung des Kanals weniger als 20 Mikrosekunden oder länger als 30 Mikrosekunden angelegt werden.
In einer Ausführungsform wird die schwache Löschspannung an das Substrat 101 unterhalb einer 3D-NAND-Struktur angelegt. In einer Ausführungsform wird die schwache Löschspannung an ein Substrat unterhalb einer 2D NAND-Kette angelegt.
In einer Ausführungsform wird die schwache Löschspannung dem Kanal über die Bitleitung und/oder Source-Leitung zugeführt. Ein Ansatz für die schwache Löschung in einer 3D gestapelten nichtflüchtigen Speichervorrichtung besteht darin, einen Gate-induzierten Drain-Leckstrom (GIDL) zu erzeugen, um den NAND-Kettenkanal aufzuladen und das Kanalpotential auf die schwache Löschspannung anzuheben. Bei einem Ansatz enthält die Speichervorrichtung NAND-Ketten, die an einem Ende einen Drain-seitigen Auswahlgate-Transistor (SGD-Transistor) und am anderen Ende einen Source-seitigen Auswahlgate-Transistor (SGS-Transistor) aufweisen. Bei der schwachen Löschung kann es sich um eine „einseitige schwache Löschung“ oder um eine „zweiseitige schwache Löschung“ handeln. Wenn eine Spannung an die Bitleitung als eine einseitige V oder an die Bitleitung und Source-Leitung als eine zweiseitige schwache Löschung angelegt wird, erzeugen die Auswahlgate-Transistoren eine ausreichende Menge von Gateinduziertem Drain-Leckstrom (GIDL), um den erdfreien Körper (Kanal) der NAND-Kette aufzuladen. GIDL erhöht sich proportional zu der Drain-zu-Gate-Spannung (Vdg) der Auswahlgate-Transistoren.
Schritt 1804 beinhaltet das Anlegen einer schwachen Löschspannung an das Steuergate der zweiten ausgewählten Speicherzelle („Steuergate-Schwachlöschspannung“). Die Steuergate-Schwachlöschspannung weist in einer Ausführungsform eine geringere Stärke auf als die Kanal-Schwachlöschspannung. Als ein Beispiel könnte die Steuergate-Schwachlöschspannung 0 V. Bezugnehmend auf 18B, resultieren die Kanal-Schwachlöschspannung (V_Weak_Erase) und die Steuergate-Schwachlöschspannung (V_CG_Weak_Erase) in einem elektrischen Feld (E-Feld), das von dem Kanal 158 in Richtung auf die Gateelektrode 150 der Speicherzelle 106 weist. Das elektrische Feld weist eine ausreichende Stärke auf, um zu bewirken, dass die Restelektronen in den flachen Grenzflächenfallen der Ladungseinfangschicht 154 frei werden und sich zum Kanal 158 bewegen, wie durch die Pfeile in 18B angezeigt. Somit kann die Schwellenspannung der zweiten ausgewählten Speicherzelle auf ihren Schwellenspannungspegel wiederhergestellt werden, bevor die Restelektronen in den flachen Grenzflächenfallen der Ladungseinfangschicht 154 eingefangen werden.
Der optionale Schritt 1806 besteht darin, die Steuergate-Schwachlöschspannung an Steuergates nicht ausgewählter Speicherzellen in der Kette anzulegen. Dies kann eine ähnliche Wirkung des Befreiens von Elektronen aus flachen Grenzflächenfallen der nicht ausgewählten Speicherzellen haben (die auch durch das Problem schleichend ansteigender Wortleitungsspannung beeinflusst werden können). Jedoch ist es nicht erforderlich, dass die Steuergate-Schwachlöschspannung an alle Speicherzellen in der Kette angelegt wird. Eine andere Option besteht darin, die Steuergates von anderen Speicherzellen als der zweiten ausgewählten Speicherzelle floaten zu lassen. (Jetzt als „nicht ausgewählte Speicherzellen“ bezeichnet.) Eine andere Möglichkeit besteht darin, eine Spannung einer anderen Stärke an die Steuergates der nicht ausgewählten Speicherzellen anzulegen als die Spannung, die an die zweite ausgewählte Speicherzelle angelegt wird. Beispielsweise könnte die an die Steuergates nicht ausgewählter Speicherzellen angelegte Spannung ein schwächeres E-Feld erzeugen als das E-Feld in der zweiten ausgewählten Speicherzelle, wobei in diesem Fall die Löschung für die nicht ausgewählten Speicherzellen noch schwächer wäre.
Eine Weise, geeignete Stärken für die Kanal-Schwachlöschspannung und die Steuergate-Schwachlöschspannung zu bestimmen, basiert auf einer Analyse eines Satzes von Schwellenspannungsverteilungen, wie jenen in 8B. Es sei daran erinnert, dass 8B sowohl die Schwellenspannungsverteilungen 800-807 darstellt, die vor der Auswirkung dessen, dass Restelektronen in flachen Grenzflächenfallen eingefangen wurden, auftreten, als auch Schwellenspannungsverteilungen 810-817 darstellt, die auftreten, nachdem Restelektronen in flachen Grenzflächenfallen eingefangen wurden. In einer Ausführungsform werden die Kanal-Schwachlöschspannung und die Steuergate-Schwachlöschspannung so gewählt, dass die Schwellenspannungsverteilungen zu den Schwellenspannungsverteilungen 800-807 oder sehr nahe daran zurückgeführt werden. Aufgrund von Faktoren, wie beispielsweise dem, dass jede Speicherzelle etwas anders auf elektrische Felder reagiert, führt die schwache Löschung die Schwellenspannungsverteilungen nicht notwendigerweise exakt zu den ursprünglichen Schwellenspannungsverteilungen 800-807 zurück.
19 ist ein Ablaufdiagramm einer Ausführungsform eines Verfahrens 1900, bei dem der schwache Löschvorgang in einem Vorgang integriert ist, bei dem die zweite ausgewählte Speicherzelle in der Kette abgetastet wird. Das Verfahren 1900 ist in einer Ausführungsform Teil eines Lesevorgangs. Jedoch ist das Verfahren 1900 nicht auf einen Lesevorgang beschränkt. Das Verfahren 1900 wird in einer Ausführungsform durch die Steuerschaltung ausgeführt. 20A ist ein Zeitdiagramm von Signalen, die während einer Ausführungsform des Verfahrens 1900 an die Kette angelegt werden. Unter kurzer Bezugnahme auf 20A werden Signale, die an die Drain-seitige Auswahlleitung (SGD), die Source-seitige Auswahlleitung (SGS), nicht ausgewählte Wortleitungen (WL) und die ausgewählte Wortleitung angelegt werden, dargestellt. Vor dem Zeitpunkt t0 befinden sich diese vier Signale alle auf dem Pegel der stationären Spannung (z. B. Vss). Vor der Durchführung von Schritt 1902 wird die erste ausgewählte Speicherzelle in der Kette abgetastet. Zum Beispiel kann der Schritt 1702 aus dem Verfahren 1700 durchgeführt werden. Das Abtasten der ersten ausgewählten Speicherzelle in der Kette kann die Schwellenspannung der zweiten Speicherzellen beeinflussen, wie mit Bezug auf Schritt 1702 beschrieben. Beispielsweise kann sich die Schwellenspannung der zweiten Speicherzelle von einer ersten Schwellenspannung zu einer zweiten Schwellenspannung ändert.
Schritt 1902 beinhaltet das Anlegen einer Verstärkungsspannung an Steuergates nicht ausgewählter Speicherzellen auf einer NAND-Kette, während eine schwache Löschspannung an ein ausgewähltes Steuergate eines ausgewählten nichtflüchtigen Speicherelements der NAND-Kette angelegt wird und während ein Kanal der NAND-Kette von einer Bitleitung und von einer Source-Leitung abgeschnitten wird. Die schwache Löschspannung ist in einer Ausführungsform niedriger als die Verstärkungsspannung. Die Stärke der schwachen Löschspannung ist so gewählt, dass Elektronen von flachen Grenzflächenfallen der ausgewählten Speicherzelle frei werden.
Bezugnehmend auf 20A wird zum Zeitpunkt t0 die Spannung VREAD an die nicht ausgewählten Wortleitungen (WL) angelegt. Dies ist ein Beispiel für ein Anlegen einer Verstärkungsspannung an Steuergates von nicht ausgewählten Speicherzellen in einer NAND-Kette. Ebenso befinden sich zwischen dem Zeitpunkt t0 und t2 sowohl SGS als auch SGD auf dem Pegel der stationären Spannung (z. B. Vss), was das Source-seitige Auswahlgate und das Drain-seitige Auswahlgate ausgeschaltet hält. Wenn das Source-seitige Auswahlgate ausgeschaltet ist, wird die NAND-Kette von der Source-Leitung getrennt. Wenn das Drain-seitige Auswahlgate ausgeschaltet ist, wird die NAND-Kette von der Bitleitung getrennt. Somit ist dies ein Beispiel für ein Trennen eines Kanals der NAND-Kette von einer Bitleitung und von einer Source-Leitung. Zwischen den Zeitpunkten t0 und t1 befindet sich die ausgewählte WL bei Vss. Dies ist ein Beispiel für ein Anlegen einer schwachen Löschspannung an ein ausgewähltes Steuergate eines ausgewählten nichtflüchtigen Speicherelements der NAND-Kette.
20A zeigt, dass zwischen den Zeitpunkten t0 und t2 das Potential des Kanals der NAND-Kette verstärkt wird. Die Kanalpotentialverstärkung resultiert daraus, dass die Verstärkungsspannung an nicht ausgewählte Wortleitungen angelegt wird, wobei der NAND-Kanal von der Bitleitung und der Source-Leitung getrennt wird. Es ist zu beachten, dass, wenn der NAND-Kanal von der Bitleitung und von der Source-Leitung getrennt wird, er floaten kann. Auf diese Weise kann sich der NAND-Kanal in Richtung der Verstärkungsspannung koppeln.
20A zeigt, dass zwischen dem Zeitpunkt t0 und t1 eine schwache Löschung durchgeführt wird. Die Länge der schwachen Löschung kann etwa 20 bis 30 Mikrosekunden betragen. Jedoch kann die schwache Löschung von längerer oder kürzerer Dauer sein. Die schwache Löschung kann eine ähnliche Wirkung haben, wie sie für die Speicherzelle von 18B diskutiert wurde. Somit können in flachen Grenzflächenfallen eingefangene Elektronen befreit werden. Solche Elektronen können als Folge des elektrischen Feldes der schwachen Löschung zu dem Kanal 158 wandern. Die schwache Löschung die Schwellenspannung der zweiten Speicherzelle von der zweiten Schwellenspannung auf die erste Schwellenspannung zurücksetzen, oder zumindest sehr nahe an diesen Pegel.
Schritt 1904 beinhaltet das Anlegen einer Lese-Durchgangsspannung an das ausgewählte Steuergate. Man beachte, dass nach der schwachen Löschung die Spannung an der ausgewählten Wortleitung auf einen Lese-Referenzpegel angehoben werden kann. 20A zeigt die Spannung an der ausgewählten Wortleitung, die zum Zeitpunkt t1 auf V_CGRV ansteigt. V_CGRV ist von geeigneter Stärke, um die ausgewählte Speicherzelle abzutasten. Zum Beispiel könnte V-CGRV einer der Lese-Referenzpegel in 8A sein.
Schritt 1906 beinhaltet das Verbinden des NAND-Kettenkanals mit der Bitleitung und mit der Source-Leitung. 20A zeigt, dass zum Zeitpunkt t2 die Spannung an der Drain-seitigen Auswahlleitung (SGD) auf V_SGD_RD erhöht wird, was ausreichend stark ist, um das Drain-seitige Auswahlgate der ausgewählten NAND-Kette einzuschalten. Dies verbindet den NAND-Kettenkanal mit der Bitleitung. Ebenso wird zum Zeitpunkt t2 die Spannung an der Source-seitigen Auswahlleitung (SGS) auf V_SGS_RD erhöht, was ausreichend stark ist, um das Source-seitige Auswahlgate der ausgewählten NAND-Kette einzuschalten. Dies verbindet den NAND-Kettenkanal mit der Source-Leitung. Der NAND-Kanal ist in einer Ausführungsform nicht länger gefloated aufgrund von Spannungen, die an die Bitleitung und die Source-Leitung angelegt werden. Somit kann die Kanalspannung von dem verstärkten Potential zu einem niedrigeren Potential zurückkehren. In einer Ausführungsform fällt die Kanalspannung auf etwa 0 V ab.
Schritt 1908 beinhaltet das Abtasten der Bitleitung mit der Lese-Durchgangsspannung (oder Lese-Referenzspannung), die an das ausgewählte Steuergate angelegt wird. Zum Beispiel kann ein Abtastblock eine Spannung oder einen Strom der Bitleitung abtasten. Dieses Abtastergebnis kann gespeichert werden. Es ist zu beachten, dass auch andere Lese-Referenzspannungen an die ausgewählte Wortleitung angelegt werden können. Zum Beispiel kann nach dem Zeitpunkt t2 die Spannung auf der ausgewählten Wortleitung weiter auf eine andere Lese-Referenzspannung erhöht werden. Nach erneutem Abtasten der Bitleitung kann das Abtastergebnis gespeichert werden. In einer Ausführungsform wird die Speicherzelle bei Lese-Referenzpegeln VvA, VvB, VvC, VvD, VvE, VvF und VvF abgetastet. Dann kann bestimmt werden, in welchem der Zustände (Er bis G) sich die Speicherzelle befindet. Dieses Beispiel dient zum Zweck einer Veranschaulichung, andere Lese-Referenzpegel können verwendet werden.
In dem Beispiel von 20A ist die Verstärkungsspannung gleich der Lese-Durchgangsspannung. Dies ist nicht erforderlich. Auch muss die Verstärkungsspannung nicht an alle nicht ausgewählten Wortleitungen angelegt werden. Selbst wenn weniger als alle der nicht ausgewählten Wortleitungen eine Verstärkungsspannung empfangen, kann der Kanal noch adäquat verstärkt werden, zumindest in der Nähe der ausgewählten Wortleitung. Auch muss die Stärke der Verstärkungsspannung nicht dieselbe für jede nicht ausgewählte Wortleitung sein.
20B zeigt ein Zeitdiagramm für eine Ausführungsform, bei der die Verstärkungsspannung nicht gleich der Lese-Durchgangsspannung ist. Dieses Timing-Diagramm kann in Verbindung mit einer Ausführungsform des Verfahrens 1900 von 19 verwendet werden. Zum Zeitpunkt t0 werden nicht ausgewählte Wortleitungen auf eine Verstärkungsspannung (V_BOOST) angehoben, die bis zum Zeitpunkt t1 aufrechterhalten wird. Zum Zeitpunkt t1 wird die Spannung an der nicht ausgewählten Wortleitung auf V_READ erhöht. In diesem Beispiel hat V_BOOST eine geringere Stärke als V_READ. Es ist auch möglich, dass V_BOOST eine größere Stärke als V_READ aufweist.
In einigen Ausführungsformen hängt die Stärke oder Dauer der schwachen Löschung von der vorliegenden Temperatur ab. Bei höheren Temperaturen kann die Stärke der schwachen Löschung niedriger sein und noch ausreichend Elektronen entfernen, die in den flachen Grenzflächenfallen eingeschlossen sind. In einer Ausführungsform ist die Stärke einer schwachen Löschspannung niedriger, wenn die Temperatur höher ist (und die Stärke einer schwachen Löschspannung ist höher, wenn die Temperatur niedriger ist). Hier bezieht sich die Stärke einer schwachen Löschspannung auf die Größe der Spannungsdifferenz zwischen dem Kanal und dem Steuergate. Eine andere Weise das Konzept auszudrücken besteht darin, dass die Stärke des elektrischen Feldes, das sich aus dem Anlegen der schwachen Löschspannung(en) ergibt, von der Temperatur abhängt. In einer Ausführungsform ist die Dauer der schwachen Löschung kürzer, wenn die Temperatur höher ist (und länger, wenn die Temperatur niedriger ist). Die 21A-21D stellen einige Beispiele zur Veranschaulichung dar. Die Verfahren der 21A-21D können durch eine Steuerschaltung ausgeführt werden.
21A und 21B stellen den Fall dar, in dem die schwache Löschung ein unabhängiger Vorgang ist. In Schritt 2102 des Verfahrens 2100 von 21A wird auf die vorliegende Temperatur zugegriffen. In Schritt 2104 von 21A wird eine Stärke einer Kanal-Schwachlöschspannung (z. B. V_Weak_Erase) auf der Grundlage der Temperatur ausgewählt. Die Stärke der Steuergatespannung (z. B. V_CG_Weak_Erase) könnte in Bezug auf die Temperatur konstant sein. Alternativ könnte die Stärke sowohl von V_Weak_Erase als auch von V_CG_Weak_Erase von der Temperatur abhängen. Noch eine weitere Möglichkeit besteht darin, dass die Stärke von V_CG_Weak_Erase von der Temperatur abhängt und dass die Stärke von V_Weak_Erase in Bezug auf die Temperatur konstant ist. Es ist zu beachten, dass die Stärke der schwachen Löschspannung als V_Weak_Erase - V_CG_Weak_Erase ausgedrückt werden könnte.
In Schritt 2102 des Verfahrens 2110 von 21B wird auf die vorliegende Temperatur zugegriffen. In Schritt 2114 von 21B wird eine Dauer einer Kanal-Schwachlöschspannung (z. B. V_Weak_Erase) auf der Grundlage der Temperatur ausgewählt. Die Dauer der Steuergatespannung (z. B. V_CG_Weak_Erase) muss nicht von der Temperatur abhängen. Zum Beispiel könnte V_CG_Weak_Erase 0 V sein, mit einer Dauer, die nicht von der Temperatur abhängt. Eine Option besteht jedoch darin, dass die Dauer von V_CG_Weak_Erase von der Temperatur abhängt und die Dauer von V_Weak_Erase nicht von der Temperatur abhängt. Alternativ könnte die Dauer sowohl von V_Weak_Erase als auch von V_CG_Weak_Erase von der Temperatur abhängen.
21C und 21D stellen den Fall dar, in dem die schwache Löschung in den Lesevorgang integriert ist. In Schritt 2102 des Verfahrens 2120 von 21C wird auf die vorliegende Temperatur zugegriffen. In Schritt 2124 von 21C wird eine Stärke einer Verstärkungsspannung (z. B. V_BOOST in 20B) auf der Grundlage der Temperatur ausgewählt. Die Stärke der ausgewählten Steuergatespannung (z. B. der Spannung an der ausgewählten WL) könnte in Bezug auf die Temperatur konstant sein. Beispielsweise könnte die Spannung an der ausgewählten Wortleitung vom Zeitpunkt t0 bis t1 unabhängig von der Temperatur 0 V betragen. Alternativ kann die Stärke sowohl von V_BOOST in 20B als auch von der Spannung an der ausgewählten Wortleitung vom Zeitpunkt t0 bis t1 von der Temperatur abhängen. Eine weitere Möglichkeit besteht darin, dass die Stärke der Spannung an der ausgewählten Wortleitungszeit t0 bis t1 von der Temperatur abhängt und dass die Stärke von V_BOOST in Bezug auf die Temperatur konstant ist.
In Schritt 2102 des Verfahrens 2130 von 21D wird auf die vorliegende Temperatur zugegriffen. In Schritt 2134 von 21D wird eine Dauer, für die Vss an die ausgewählte Wortleitung angelegt wird (wenn der Kanal verstärkt wird) auf der Grundlage der Temperatur ausgewählt. Es ist zu beachten, dass Vss vom Zeitpunkt t0 bis t1 in 20A (sowie 20B) an die ausgewählte Wortleitung angelegt wird. Somit kann die Zeitdauer zwischen t0 und t1 von der vorliegenden Temperatur abhängen. Es ist zu beachten, dass die schwache Löschung von einer Verstärkungsspannung abhängen kann, die an eine nicht ausgewählte Wortleitung angelegt wird. Somit kann entweder Vread oder V_BOOST an nicht ausgewählte Wortleitungen zwischen t0 und t1 angelegt werden. Eine Art zum Artikulieren dieses Verfahrens ist, dass die Dauer, in der sowohl die Verstärkungsspannung, die an nicht ausgewählte Wortleitungen angelegt wird, als auch eine Niederspannung (z. B. Vss) an die ausgewählte Wortleitung angelegt wird, von der Temperatur abhängen kann.
Viele andere Variationen einer temperaturabhängigen schwachen Löschung sind möglich. In einer Ausführungsform hängen sowohl die Stärke als auch die Dauer der schwachen Löschung von der Temperatur ab.
In einer Ausführungsform weist ein nichtflüchtiger Speicher Folgendes auf: eine NAND-Kette von nichtflüchtigen Speicherelementen und eine Steuerschaltung in Kommunikation mit der NAND-Kette. Die NAND-Kette weist ein erstes Auswahlgate an einem ersten Ende und ein zweites Auswahlgate an einem zweiten Ende auf. Die nichtflüchtigen Speicherelemente weisen jeweils ein Steuergate auf. Die Steuergates beinhalten einen ersten Cluster von Steuergates, einen oder mehrere Cluster von Steuergates zwischen dem ersten Cluster und dem ersten Auswahlgate und einen oder mehrere Cluster von Steuergates zwischen dem ersten Cluster und dem zweiten Auswahlgate. Die Steuerschaltung ist eingerichtet, um ein erstes nichtflüchtiges Speicherelement in der NAND-Kette abzutasten, einschließlich der Steuerschaltung, die eingerichtet ist, um eine Lese-Durchgangsspannung an die Steuergates von nicht ausgewählten nichtflüchtigen Speicherelementen der NAND-Kette anzulegen. Die Steuerschaltung ist eingerichtet, um eine Lese-Durchgangsspannung an das Steuergate des ersten nichtflüchtigen Speicherelements anzulegen, nachdem das erste nichtflüchtige Speicherelement abgetastet wurde. Die Steuerschaltung ist so eingerichtet, dass sie beginnt, die Lese-Durchgangsspannung von den Steuergates des ersten Clusters zu entladen, bevor sie beginnt, die Lese-Durchgangsspannung von den Steuergates in einem der anderen Cluster zu entladen und während das erste Auswahlgate und das zweite Auswahlgate in einem leitenden Zustand sind. Die Steuerschaltung ist eingerichtet, um ein zweites nichtflüchtiges Speicherelement in der NAND-Kette abzutasten, nachdem die Lese-Durchgangsspannung an den Steuergates der nichtflüchtigen Speicherelemente der NAND-Kette auf eine stationäre Spannung entladen ist.
In einer Ausführungsform der Erfindung schließt ein Verfahren zum Betreiben eines nichtflüchtigen Speichers ein: Abtasten eines ersten nichtflüchtigen Speicherelements in einer ausgewählten NAND-Kette, aufweisend das Anlegen einer Lese-Durchgangsspannung an Steuergates von nicht ausgewählten nichtflüchtigen Speicherelementen der ausgewählten NAND-Kette. Die NAND-Kette weist ein erstes Auswahlgate an einem ersten Ende und ein zweites Auswahlgate an einem zweiten Ende auf. Die Steuergates beinhalten einen ersten Cluster von Steuergates, einen oder mehrere Cluster von Steuergates zwischen dem ersten Cluster und dem ersten Auswahlgate und einen oder mehrere Cluster von Steuergates zwischen dem ersten Cluster und dem zweiten Auswahlgate. Das Verfahren weist weiterhin das Anlegen einer Lese-Durchgangsspannung an das Steuergate des ersten nichtflüchtigen Speicherelements auf, nachdem das erste nichtflüchtige Speicherelement abgetastet wurde; das Beginnen, die Lese-Durchgangsspannung von den Steuergates des ersten Clusters zu entladen, bevor damit begonnen wird, die Lese-Durchgangsspannung von den Steuergates in einem der anderen Cluster zu entladen und während das erste Auswahlgate und das zweite Auswahlgate in einem leitenden Zustand sind; und Abtasten eines zweiten nichtflüchtigen Speicherelements in der ausgewählten NAND-Kette nach Entladen der Lese-Durchgangsspannung an den Steuergates auf eine stationäre Spannung.
In einem Ausführungsbeispiel weist eine dreidimensionale (3D) nichtflüchtige Speichervorrichtung Folgendes auf: eine Vielzahl von leitenden Schichten, die sich mit einer Vielzahl von isolierenden Schichten in einem Stapel abwechseln; und eine Vielzahl von NAND-Ketten von nichtflüchtigen Speicherelementen, die sich durch den Stapel von alternierenden leitenden Schichten und isolierenden Schichten erstrecken, und eine Steuerschaltung in Kommunikation mit den Wortleitungen und der Vielzahl von NAND-Ketten. Die Vielzahl von NAND-Ketten weist jeweils ein erstes Auswahlgate an einem ersten Ende und ein zweites Auswahlgate an einem zweiten Ende auf. Ein Abschnitt jeder der leitenden Schichten dient als Wortleitung für ein Cluster aus der Vielzahl von NAND-Ketten. Die Wortleitungen, die der Vielzahl von NAND-Ketten zugeordnet sind, beinhalten einen ersten Cluster zusammenhängender Wortleitungen, einen oder mehrere Cluster zusammenhängender Wortleitungen zwischen dem ersten Cluster und dem ersten Auswahlgate und einen oder mehrere Cluster zusammenhängender Wortleitungen zwischen dem ersten Cluster und dem zweiten Auswahlgate. Die Steuerschaltung tastet ein erstes nichtflüchtiges Speicherelement in einer ausgewählten NAND-Kette der Vielzahl von NAND-Ketten ab, während die Steuerschaltung eine Lese-Durchgangsspannung an nicht ausgewählte Wortleitungen anlegt, die nicht ausgewählten nichtflüchtigen Speicherelementen der ausgewählten NAND-Kette zugeordnet sind. Die Steuerschaltung legt eine Lese-Durchgangsspannung an eine ausgewählte Wortleitung an, die dem ersten nichtflüchtigen Speicherelement zugeordnet ist, nachdem das erste nichtflüchtige Speicherelement abgetastet wurde. Die Steuerschaltung beginnt, die Lese-Durchgangsspannung von den Wortleitungen des ersten Clusters zu entladen, bevor begonnen wird, die Lese-Durchgangsspannung von den Wortleitungen in einem anderen der Cluster zu entladen, und während das erste Auswahlgate und das zweite Auswahlgate in einem leitenden Zustand sind. Die Steuerschaltung tastet ein zweites nichtflüchtiges Speicherelement auf der ausgewählten NAND-Kette ab, nachdem die Lese-Durchgangsspannung auf den Wortleitungen auf eine stationäre Spannung entladen ist.
In einer Ausführungsform weist eine dreidimensionale (3D) nichtflüchtige Speichervorrichtung eine Vielzahl von Wortleitungsschichten, sowie eine Vielzahl von NAND-Ketten von nichtflüchtigen Speicherelementen auf, die sich durch die Wortleitungsschichten erstrecken. Die Wortleitungsschichten dienen als Steuergates für die nichtflüchtigen Speicherelemente. Die Vielzahl von NAND-Ketten weist jeweils ein erstes Auswahlgate an einem ersten Ende der entsprechenden NAND-Kette und ein zweites Auswahlgate an einem zweiten Ende der entsprechenden NAND-Kette auf. Die Steuergates beinhalten einen ersten Cluster von Steuergates, einen oder mehrere Cluster von Steuergates zwischen dem ersten Cluster und dem ersten Auswahlgate und einen oder mehrere Cluster von Steuergates zwischen dem ersten Cluster und dem zweiten Auswahlgate. Die nichtflüchtige 3D-Speichervorrichtung weist weiterhin Abtastmittel zum Abtasten eines ersten nichtflüchtigen Speicherelements in einer ausgewählten NAND-Kette der Vielzahl von NAND-Ketten auf. Die nichtflüchtige 3D-Speichervorrichtung weist weiterhin Spannungsanlegemittel zum Anlegen einer Lese-Durchgangsspannung an die Steuergates von nicht ausgewählten nichtflüchtigen Speicherelementen der ausgewählten NAND-Kette auf, wenn das Abtastmittel ein nichtflüchtiges Speicherelement abtastet. Das Spannungsanlegemittel dient weiterhin dem Anlegen einer Lese-Durchgangsspannung an das Steuergate des ersten nichtflüchtigen Speicherelements, nachdem das erste nichtflüchtige Speicherelement abgetastet wurde. Die nichtflüchtige 3D-Speichervorrichtung weist weiterhin Spannungsentlademittel auf, die beginnen, die Lese-Durchgangsspannung von den Steuergates des ersten Clusters zu entladen, bevor begonnen wird, die Lese-Durchgangsspannung von den Steuergates in einem anderen der Cluster zu entladen und während das erste Auswahlgate und das zweite Auswahlgate in einem leitenden Zustand sind. Das Abtastmittel dient weiterhin zum Abtasten eines zweiten nichtflüchtigen Speicherelements in der ausgewählten NAND-Kette, nachdem die Lese-Durchgangsspannung an den Steuergates auf eine stationäre Spannung entladen ist.
In einer Ausführungsform weist das Abtastmittel zum Abtasten eines ersten nichtflüchtigen Speicherelements in einer ausgewählten NAND-Kette der Vielzahl von NAND-Ketten eines oder mehrere der folgenden Elemente auf: Lese-Schreib-Schaltungen 128, Abtastblock, Zustandsmaschine 112, Leistungssteuerung 116, Steuerung 122. Das Abtastmittel zum Abtasten eines ersten nichtflüchtigen Speicherelements in einer ausgewählten NAND-Kette der Vielzahl von NAND-Ketten kann unter Verwendung anderer Hardware und/oder Software implementiert werden.
In einer Ausführungsform weist ein Spannungsanlegemittel zum Anlegen einer Lese-Durchgangsspannung an die Steuergates nicht ausgewählter nichtflüchtiger Speicherelemente der ausgewählten NAND-Kette, wenn das Abtastmittel ein nichtflüchtiges Speicherelement abtastet, eines oder mehrere der folgenden Elemente auf: Lese-Schreib-Schaltungen 128, Zustandsmaschine 112, Leistungssteuerung 116, Steuerung 122. Das Spannungsanlegemittel zum Anlegen einer Lese-Durchgangsspannung an die Steuergates nicht ausgewählter nichtflüchtiger Speicherelemente der ausgewählten NAND-Kette, wenn das Abtastmittel ein nichtflüchtiges Speicherelement abtastet, kann unter Verwendung anderer Hardware und/oder Software implementiert werden.
In einer Ausführungsform weist das Spannungsentlademittel zum Beginnen der Entladung der Lese-Durchgangsspannung von den Steuergates des ersten Clusters vor dem Beginn der Entladung der Lese-Durchgangsspannung von den Steuergates in einem anderen der Cluster und während das erste Auswahlgate und das zweite Auswahlgate in einem leitenden Zustand sind, eines oder mehrere der folgenden Elemente auf: Lese-Schreib-Schaltungen 128, Zustandsmaschine 112, Leistungssteuerung 116, Steuerung 122. Das Spannungsentlademittel zum Beginnen der Entladung der Lese-Durchgangsspannung von den Steuergates des ersten Clusters vor dem Beginn der Entladung der Lese-Durchgangsspannung von den Steuergates in einem anderen der Cluster und während das erste Auswahlgate und das zweite Auswahlgate in einem leitenden Zustand sind, kann unter Verwendung anderer Hardware und/oder Software implementiert werden.
In einer Ausführungsform weist ein Mittel zum Halten aller nichtflüchtigen Speicherelemente zwischen dem ersten Cluster von Steuergates und dem ersten Auswahlgate der ausgewählten NAND-Kette im eingeschalteten Zustand, bis die Steuergatespannung in dem ersten Cluster auf die stationäre Spannung entladen ist, eines oder mehrere der folgenden Elemente auf: Lese-Schreib-Schaltungen 128, Zustandsmaschine 112, Leistungssteuerung 116, Steuerung 122. Das Mittel zum Halten aller nichtflüchtigen Speicherelemente zwischen dem ersten Cluster von Steuergates und dem ersten Auswahlgate der ausgewählten NAND-Kette im eingeschalteten Zustand, bis die Steuergatespannung in dem ersten Cluster auf die stationäre Spannung entladen wurde, kann unter Verwendung anderer Hardware und/oder Software implementiert werden.
In einer Ausführungsform weist ein Mittel zum Halten aller nichtflüchtigen Speicherelemente zwischen dem ersten Cluster von Steuergates und dem zweiten Auswahlgate der ausgewählten NAND-Kette im eingeschalteten Zustand, bis die Steuergatespannung in dem ersten Cluster auf die stationäre Spannung entladen ist, eines oder mehrere der folgenden Elemente auf: Lese-Schreib-Schaltungen 128, Zustandsmaschine 112, Leistungssteuerung 116, Steuerung 122. Das Mittel zum Halten aller nichtflüchtigen Speicherelemente zwischen dem ersten Cluster von Steuergates und dem zweiten Auswahlgate der ausgewählten NAND-Kette im eingeschalteten Zustand, bis die Steuergatespannung in dem ersten Cluster auf die stationäre Spannung entladen wurde, kann unter Verwendung anderer Hardware und/oder Software implementiert werden.
In einer Ausführungsform weist ein nichtflüchtiger Speicher eine Kette von nichtflüchtigen Speicherelementen und eine Steuerschaltung in Kommunikation mit der Kette auf. Die Steuerschaltung ist eingerichtet, um ein erstes nichtflüchtiges Speicherelement in der Kette von nichtflüchtigen Speicherelementen abzutasten. Das Abtasten des ersten nichtflüchtigen Speicherelements führt dazu, dass sich eine Schwellenspannung eines zweiten nichtflüchtigen Speicherelements in der Kette von einer ersten Schwellenspannung zu einer zweiten Schwellenspannung ändert. Die Steuerschaltung ist eingerichtet, um eine schwache Löschung des zweiten nichtflüchtigen Speicherelements in der Kette durchzuführen, um die Schwellenspannung des zweiten nichtflüchtigen Speicherelements zurück auf im Wesentlichen die erste Schwellenspannung zu ändern. Die Steuerschaltung ist eingerichtet, um das zweite nichtflüchtige Speicherelement abzutasten, nachdem das schwache Löschen des zweiten nichtflüchtigen Speicherelements zu einem Zeitpunkt durchgeführt wurde, zu dem das zweite nichtflüchtige Speicherelement noch im Wesentlichen die erste Schwellenspannung aufweist.
In einer Ausführungsform weist ein Verfahren zum Betreiben eines nichtflüchtigen Speichers das Anlegen einer Verstärkungsspannung an Steuergates nicht ausgewählter nichtflüchtiger Speicherelemente in einer NAND-Kette auf, während eine schwache Löschspannung an ein ausgewähltes Steuergate eines ausgewählten nichtflüchtigen Speicherelements der NAND-Kette angelegt wird und während ein Kanal der NAND-Kette von einer Bitleitung und von einer Source-Leitung getrennt wird. Das Verfahren weist auch das Anlegen einer Lese-Durchgangsspannung an das ausgewählte Steuergate nach Anlegen der schwachen Löschspannung an das ausgewählte Steuergate auf, das Verbinden des NAND-Kettenkanals mit der Bitleitung und mit der Source-Leitung nach Anlegen der Verstärkungsspannung und der schwachen Löschspannung und das Abtasten der Bitleitung, während die Lese-Durchgangsspannung an das ausgewählte Steuergate angelegt wird und während der NAND-Kettenkanal mit der Bitleitung und mit der Source-Leitung verbunden ist.
In einer Ausführungsform weist eine dreidimensionale (3D) nichtflüchtige Speichervorrichtung alternierende Schichten von leitendem und isolierendem Material, eine Vielzahl von NAND-Ketten von nichtflüchtigen Speicherelementen auf, die sich durch die alternierenden Schichten von leitendem und isolierendem Material erstrecken, eine Vielzahl von Bitleitungen, eine gemeinsame Source-Leitung und eine Steuerschaltung in Kommunikation mit der Vielzahl von Bitleitungen, der gemeinsamen Source-Leitung und den Steuergates der nichtflüchtigen Speicherelemente. Das leitende Material dient als Steuergates für die nichtflüchtigen Speicherelemente. Die Vielzahl von NAND-Ketten weist jeweils ein erstes Ende und ein zweites Ende auf. Jedes der ersten Enden der Vielzahl von NAND-Ketten ist einer Bitleitung der Vielzahl von Bitleitungen zugeordnet. Die gemeinsame Source-Leitung ist den zweiten Enden der Vielzahl von NAND-Ketten zugeordnet. Die Steuerschaltung legt eine Verstärkungsspannung an Steuergates nicht ausgewählter nichtflüchtiger Speicherelemente in einer ausgewählten NAND-Kette der Vielzahl von NAND-Ketten an, während die Steuerschaltung eine schwache Löschspannung an das Steuergate eines ausgewählten nichtflüchtigen Speicherelements der ausgewählten NAND-Kette anlegt und während die Steuerschaltung einen Kanal der ausgewählten NAND-Kette von der zugehörigen Bitleitung und der gemeinsamen Source-Leitung trennt. Die Steuerschaltung entfernt die schwache Löschspannung von dem Steuergate des ausgewählten nichtflüchtigen Speicherelements und legt eine Lese-Durchgangsspannung an das Steuergate des ausgewählten nichtflüchtigen Speichers an. Die Steuerschaltung verbindet den ausgewählten NAND-Kettenkanal mit der Bitleitung und mit der gemeinsamen Source-Leitung, nachdem die Verstärkungsspannung und die schwache Löschspannung angelegt sind. Die Steuerschaltung tastet die Bitleitung ab, während die Abtastspannung an das Steuergate des ausgewählten nichtflüchtigen Speicherelements angelegt wird und während der Kanal der ausgewählten NAND-Kette mit der Bitleitung und mit der gemeinsamen Source-Leitung verbunden ist.
In einer Ausführungsform weist eine dreidimensionale (3D) nichtflüchtige Speichervorrichtung ein Substrat, alternierende Schichten aus leitendem Material und isolierendem Material über dem Substrat, eine Vielzahl von NAND-Ketten von nichtflüchtigen Speicherelementen, die sich durch die alternierenden Schichten von leitendem und isolierendem Material erstrecken, eine Vielzahl von Bitleitungen und eine gemeinsame Source-Leitung auf. Das leitende Material dient als Steuergates für die nichtflüchtigen Speicherelemente. Die Vielzahl von NAND-Ketten weist jeweils ein erstes Ende und ein zweites Ende auf. Jedes der ersten Enden der Vielzahl von NAND-Ketten ist einer Bitleitung der Vielzahl von Bitleitungen zugeordnet. Die gemeinsame Source-Leitung ist den zweiten Enden der Vielzahl von NAND-Ketten zugeordnet. Die nichtflüchtige 3D-Speichervorrichtung weist weiterhin Abtastmittel zum Abtasten eines ersten nichtflüchtigen Speicherelements auf einer NAND-Kette von nichtflüchtigen Speicherelementen auf. Das Abtasten führt zu eingefangenen Elektronen in einem zweiten nichtflüchtigen Speicherelement in der NAND-Kette. Die nichtflüchtige 3D-Speichervorrichtung weist weiterhin Mittel der schwachen Löschung zum Durchführen einer schwachen Löschung des zweiten nichtflüchtigen Speicherelements in der NAND-Kette auf, um die eingefangenen Elektronen zu entfernen. Das Abtastmittel dient weiterhin zum Abtasten des zweiten nichtflüchtigen Speicherelements, nachdem das Mittel der schwachen Löschung die schwache Löschung durchgeführt hat.
In einer Ausführungsform weist das Abtastmittel zum Abtasten eines ersten nichtflüchtigen Speicherelements in einer NAND-Kette von nichtflüchtigen Speicherelementen eines oder mehrere von Folgendem auf: Lese-Schreib-Schaltungen 128, Zustandsmaschine 112, Leistungssteuerung 116, Steuerung 122. Das Abtastmittel zum Abtasten eines ersten nichtflüchtigen Speicherelements in einer NAND-Kette von nichtflüchtigen Speicherelementen kann unter Verwendung anderer Hardware und/oder Software implementiert werden.
In einer Ausführungsform weist ein Mittel der schwachen Löschung zum Durchführen einer schwachen Löschung des zweiten nichtflüchtigen Speicherelements in der NAND-Kette eines oder mehrere von Folgendem auf: Lese-Schreib-Schaltungen 128, Zustandsmaschine 112, Leistungssteuerung 116, Steuerung 122. Das Mittel der schwachen Löschung zum Durchführen einer schwachen Löschung des zweiten nichtflüchtigen Speicherelements in der NAND-Kette, um die eingefangenen Elektronen zu entfernen, kann unter Verwendung anderer Hardware und/oder Software implementiert werden.
Die vorhergehende detaillierte Beschreibung der Erfindung wurde zu Zwecken der Veranschaulichung und Beschreibung präsentiert. Sie soll nicht erschöpfend sein oder die Erfindung auf die genaue offenbarte Form beschränken. Viele Modifikationen und Variationen sind im Lichte der obigen Lehren möglich. Die beschriebenen Ausführungsformen wurden gewählt, um die Prinzipien der Erfindung und ihre praktische Anwendung am besten zu erklären, um dadurch anderen Fachleuten zu ermöglichen, die Erfindung in verschiedenen Ausführungsformen und mit verschiedenen Modifikationen, wie sie für die jeweilige beabsichtigte Verwendung geeignet sind, am besten zu nutzen. Es ist beabsichtigt, dass der Schutzumfang der Erfindung durch die hieran angehängten Ansprüche definiert wird.

Claims

Nichtflüchtige Speichervorrichtung, aufweisend: eine NAND-Kette (NS1, NS2, 1002, 1202) von nichtflüchtigen Speicherelementen, wobei die nichtflüchtigen Speicherelemente jeweils ein Steuergate (150) aufweisen, die NAND-Kette ein erstes Auswahlgate (SGD oder SGS) an einem ersten Ende und ein zweites Auswahlgate (SGS oder SGD) an einem zweiten Ende aufweist, die Steuergates einen ersten Cluster (Cluster 0) von Steuergates, einen oder mehrere Cluster (Cluster 1 oder Cluster 2) von Steuergates zwischen dem ersten Cluster und dem Auswahlgate und einen oder mehrere Cluster (Cluster 2 oder Cluster 1) von Steuergates zwischen dem ersten Cluster und dem zweiten Auswahlgate einschließen; und eine Steuerschaltung (110, 122, 132, 124, 128, 112, 114, 116) in Kommunikation mit der NAND-Kette, wobei die Steuerschaltung eingerichtet ist, zum: Abtasten eines ersten nichtflüchtigen Speicherelements in der NAND-Kette, wobei die der Steuerschaltung eingerichtet ist, um eine Lese-Durchgangsspannung an die Steuergates von nicht ausgewählten nichtflüchtigen Speicherelementen der NAND-Kette anzulegen; Anlegen einer Lese-Durchgangsspannung an das Steuergate des ersten nichtflüchtigen Speicherelements, nachdem das erste nichtflüchtige Speicherelement abgetastet wurde; Beginnen, die Lese-Durchgangsspannung von den Steuergates des ersten Clusters zu entladen, bevor damit begonnen wird, die Lese-Durchgangsspannung von den Steuergates in einem der anderen Cluster zu entladen und während das erste Auswahlgate und das zweite Auswahlgate in einem leitenden Zustand sind; und Abtasten eines zweiten nichtflüchtigen Speicherelements in der NAND-Kette, nachdem die Lese-Durchgangsspannung an den Steuergates der nichtflüchtigen Speicherelemente der NAND-Kette auf eine stationäre Spannung entladen ist.
Nichtflüchtige Speichervorrichtung gemäß Anspruch 1, wobei die Steuerschaltung eingerichtet ist, um alle nichtflüchtigen Speicherelemente zwischen dem ersten Cluster von Steuergates und dem ersten Auswahlgate der NAND-Kette im eingeschalteten Zustand zu halten und alle nichtflüchtigen Speicherelemente zwischen dem ersten Cluster von Steuergates und dem zweiten Auswahlgate der NAND-Kette im eingeschalteten Zustand zu halten, bis die Steuergatespannung in dem ersten Cluster auf die stationäre Spannung entladen ist.
Nichtflüchtige Speichervorrichtung gemäß Anspruch 1, wobei die Steuerschaltung eingerichtet ist, um: zu beginnen, die Lese-Durchgangsspannung von den Steuergates des einen oder der mehreren Cluster von Steuergates zwischen dem ersten Cluster und dem ersten Auswahlgate zu entladen, in der Reihenfolge der Cluster beginnend an dem Cluster, der dem ersten Cluster am nächsten ist und fortschreitend zu dem Cluster, der dem ersten Auswahlgate am nächsten ist.
Nichtflüchtige Speichervorrichtung gemäß Anspruch 3, wobei die Steuerschaltung eingerichtet ist, um: zu beginnen, die Lese-Durchgangsspannung von den Steuergates des einen oder der mehreren Cluster von Steuergates zwischen dem ersten Cluster und dem zweiten Auswahlgate zu entladen, in der Reihenfolge beginnend an dem Cluster, der dem ersten Cluster am nächsten ist und fortschreitend zu dem Cluster, der dem zweiten Auswahlgate am nächsten ist.
Nichtflüchtige Speichervorrichtung gemäß Anspruch 1, wobei die Steuerschaltung so eingerichtet ist, dass sie beginnt, die Lese-Durchgangsspannung von einem Cluster angrenzend an den ersten Cluster zu entladen, bevor alle nichtflüchtigen Speicherelemente in dem ersten Cluster von einem leitenden Zustand in einen nicht leitenden Zustand wechseln.
Nichtflüchtige Speichervorrichtung gemäß Anspruch 1, wobei die Steuerschaltung so eingerichtet ist, dass sie beginnt, die Lese-Durchgangsspannung von einem Cluster von Steuergates angrenzend an den ersten Cluster von Steuergates zu entladen, bevor die Spannung an den Steuergates im ersten Cluster die stationäre Spannung erreicht.
Nichtflüchtige Speichervorrichtung gemäß einem der Ansprüche 1 bis 6, wobei die Steuerschaltung eingerichtet ist, um eine Größe des ersten Clusters basierend auf der Temperatur auszuwählen.
Nichtflüchtige Speichervorrichtung gemäß Anspruch 7, wobei die Steuerschaltung so eingerichtet ist, dass sie mehr Steuergates in dem ersten Cluster beinhaltet, wenn die Temperatur höher ist, als wenn die Temperatur niedriger ist.
Nichtflüchtige Speichervorrichtung gemäß einem der Ansprüche 1 bis 8, wobei das erste nichtflüchtige Speicherelement und das zweite nichtflüchtige Speicherelement gleich sind.
Nichtflüchtige Speichervorrichtung gemäß einem der Ansprüche 1 bis 9, wobei die Steuerschaltung eingerichtet ist, um: den ersten Cluster so auszuwählen, das er das zweite nichtflüchtige Speicherelement enthält.
Nichtflüchtige Speichervorrichtung gemäß einem der Ansprüche 1 bis 10, weiterhin aufweisend: eine Vielzahl von Wortleitungsschichten, die als Steuergates der Kette dienen, wobei die Kette sich in einem dreidimensionalen (3D) Speicherarray befindet.
Verfahren zum Betreiben eines nichtflüchtigen Speichers, das Verfahren aufweisend: Abtasten eines ersten nichtflüchtigen Speicherelements auf einer ausgewählten NAND-Kette (1302), aufweisend das Anlegen einer Lese-Durchgangsspannung an Steuergates von nicht ausgewählten nichtflüchtigen Speicherelementen der ausgewählten NAND-Kette, wobei die ausgewählte NAND-Kette ein erstes Auswahlgate an einem ersten Ende und ein zweites Auswahlgate an einem zweiten Ende aufweist, wobei die Steuergates einen ersten Cluster von Steuergates, einen oder mehrere Cluster von Steuergates zwischen dem ersten Cluster und dem ersten Auswahlgate, und einen oder mehrere Cluster von Steuergates zwischen dem ersten Cluster und dem zweiten Auswahlgate beinhalten; Anlegen einer Lese-Durchgangsspannung an das Steuergate des ersten nichtflüchtigen Speicherelements, nachdem das erste nichtflüchtige Speicherelement abgetastet wurde (1304); Beginn der Entladung der Lese-Durchgangsspannung von den Steuergates des ersten Clusters, bevor damit begonnen wird, die Lese-Durchgangsspannung von den Steuergates in einem der anderen Cluster zu entladen und während das erste Auswahlgate und das zweite Auswahlgate in einem leitenden Zustand sind (1306); und Abtasten eines zweiten nichtflüchtigen Speicherelements in der ausgewählten NAND-Kette nach Entladen der Lese-Durchgangsspannung an den Steuergates auf eine stationäre Spannung (1308).
Verfahren gemäß Anspruch 12, weiterhin aufweisend: Halten aller nichtflüchtigen Speicherelemente zwischen dem ersten Cluster von Steuergates und dem ersten Auswahlgate der ausgewählten NAND-Kette im eingeschalteten Zustand, bis die Steuergatespannung in dem ersten Cluster auf die stationäre Spannung entladen wurde; und Halten aller nichtflüchtigen Speicherelemente zwischen dem ersten Cluster von Steuergates und dem zweiten Auswahlgate der ausgewählten NAND-Kette im eingeschalteten Zustand, bis die Steuergatespannung in dem ersten Cluster auf die stationäre Spannung entladen wurde.
Verfahren gemäß Anspruch 12, weiterhin aufweisend: Beginnen, die Lese-Durchgangsspannung von den Steuergates des einen oder der mehreren Cluster von Steuergates zwischen dem ersten Cluster und dem ersten Auswahlgate zu entladen, in der Reihenfolge der Cluster beginnend an dem Cluster, der dem ersten Cluster am nächsten ist und fortschreitend zu dem Cluster, der dem ersten Auswahlgate am nächsten ist; und Beginn der Entladung der Lese-Durchgangsspannung von den Steuergates des einen oder der mehreren Cluster von Steuergates zwischen dem ersten Cluster und dem zweiten Auswahlgate, in der Reihenfolge der Cluster beginnend an dem Cluster, der dem ersten Cluster am nächsten ist und fortschreitend zu dem Cluster, der dem zweiten Auswahlgate am nächsten ist.
Verfahren gemäß Anspruch 12, weiterhin aufweisend: das Beginnen der Entladung der Lese-Durchgangsspannung von einem Cluster angrenzend an den ersten Cluster, bevor die Spannung an den Steuergates im ersten Cluster die stationäre Spannung erreicht.