WO2023162039A1 - 半導体メモリ装置 - Google Patents

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WO2023162039A1
WO2023162039A1 PCT/JP2022/007380 JP2022007380W WO2023162039A1 WO 2023162039 A1 WO2023162039 A1 WO 2023162039A1 JP 2022007380 W JP2022007380 W JP 2022007380W WO 2023162039 A1 WO2023162039 A1 WO 2023162039A1
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layer
metal wiring
wiring layer
impurity
gate conductor
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PCT/JP2022/007380
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English (en)
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正一 各務
康司 作井
望 原田
Original Assignee
ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
正一 各務
康司 作井
望 原田
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

Definitions

  • the present invention relates to semiconductor memory devices.
  • the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate. In contrast, the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see, for example, Non-Patent Document 1). For this reason, the SGT enables a higher density semiconductor device compared to a planar MOS transistor.
  • a DRAM Dynamic Random Access Memory
  • a PCM Phase Change Memory
  • RRAM Resistive Random Access Memory
  • MRAM Magnetic-resistive Random Access Memory
  • Non-Patent Document 5 Magnetic-resistive Random Access Memory
  • a DRAM memory cell see Non-Patent Document 6 which is composed of a single MOS transistor and does not have a capacitor.
  • a DRAM without a capacitor has a problem that a sufficient voltage margin cannot be obtained because it is greatly influenced by the coupling of the gate electrode from the word line of the floating body.
  • the upper electrode of the semiconductor element is wired with a metal material, and exists under the channel.
  • An example of using a partial semiconductor portion of the substrate for connecting n+ and p+ is shown (see, for example, Non-Patent Document 7).
  • an example is shown in which the electrodes on the bottom of the SGT are connected by metal wiring from above (see, for example, Non-Patent Document 8).
  • Non-Patent Document 9 an example of embedding a metal layer in a semiconductor substrate has been announced (see, for example, Non-Patent Document 9).
  • all of these methods have problems such as large parasitic resistance and capacitance, or complicated processes.
  • the present application solves the problems of noise due to capacitive coupling between a word line and a body, and erroneous reading and erroneous rewriting of stored data due to memory instability, with a single transistor type DRAM without a capacitor.
  • a memory device using an SGT structure is provided. Furthermore, without performing a complicated embedding process (see, for example, Non-Patent Documents 9 and 10) of the metal wiring in the Si substrate, the imbalance of the parasitic capacitance (see, for example, Non-Patent Document 11) in the wiring of the MOSFET of the SGT structure is eliminated.
  • a semiconductor memory device that has conventional wiring structures on both sides of a semiconductor memory element so as to prevent this from occurring, and realizes a high-density, high-speed MOS circuit.
  • a semiconductor device includes: a first insulating layer overlying the substrate; a first metal wiring layer embedded in the first insulating layer and extending horizontally with respect to the substrate; a second metal wiring layer that is in contact with the first metal wiring layer, extends in a direction perpendicular to the substrate, and has an upper surface positioned at the upper surface of the first insulating layer; a first impurity layer in contact with the second metal wiring layer and extending upward; a first semiconductor pillar in contact with the first impurity layer and extending upward; a second impurity layer connected to the top of the first semiconductor pillar and extending upward; a side surface of the first semiconductor pillar; at least part of a side surface of the first impurity layer; a gate insulating layer covering at least part of the side surface of the impurity layer; a first gate conductor layer in contact with a side surface of the first gate insulating layer and adjacent to the first impurity layer; a second gate conduct
  • all or any one of the first metal wiring layer, the third metal wiring layer, the fourth metal wiring layer, and the fifth metal wiring layer is combined into a plurality of metal wiring layers. It is characterized by being shared by memory cells (second invention).
  • the first metal wiring layer, the second metal wiring layer, the third metal wiring layer, the fourth metal wiring layer, and the fifth metal wiring layer have By controlling the applied voltage, a current flowing between the first impurity layer and the second impurity layer causes an impact ionization phenomenon or a gate-induced drain leakage current to generate electron groups and hole groups in the first impurity layer. and the minority carriers in the semiconductor first semiconductor pillar and the second impurity layer among the generated electron group and hole group. an operation of removing any one of the electron group and the hole group; and a memory write operation is performed by performing the operation of leaving the semiconductor pillars of , and the first metal wiring layer, the third metal wiring layer, the fourth metal wiring layer, and the fifth metal wiring. controlling the voltage applied to the layer to return the carriers remaining in the first semiconductor pillar to an equilibrium state to perform a memory erase operation; (third invention).
  • one of the second metal wiring layer connected to the first impurity layer and the fourth metal wiring layer connected to the second impurity layer is a source line, and the other is a bit line.
  • one of the third metal wiring layer connected to the first gate conductor layer and the fifth metal wiring layer connected to the second gate conductor layer is a plate line, the other is a word line, and the source line , respectively applying voltages to the bit line, the plate line, and the word line to write and/or erase the memory; (Fourth invention).
  • the majority carriers in the first impurity layer are electrons, and the majority carriers in the first semiconductor pillars are holes (fifth invention).
  • the majority carriers in the first impurity layer are holes, and the majority carriers in the first semiconductor pillar are electrons (sixth invention).
  • At least one of the first gate conductor layer and the second gate conductor layer is divided into two or more in plan view (seventh invention).
  • the first metal wiring layer and the fourth metal wiring layer are arranged in a direction perpendicular to the interface between the contact hole and the second impurity layer, and the first metal wiring layer and the fourth metal wiring layer (an eighth invention).
  • first metal film In the first invention described above, a part of the surface of at least one of the first impurity layer and the second impurity layer is covered with a first metal film (ninth invention).
  • FIG. 4 is a diagram for explaining a write operation of the memory device using the semiconductor element according to the first embodiment, accumulation of carriers immediately after the operation, and cell current;
  • FIG. 4 is a diagram for explaining accumulation of hole carriers, erase operation, and cell current immediately after write operation of the memory device using the semiconductor element according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor device according to the first embodiment;
  • FIG. 4 is a diagram for explaining the method of manufacturing the
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor device according to the first embodiment
  • FIG. 4 is a diagram for explaining the method of manufacturing the semiconductor device according to the first embodiment
  • It is a cross-sectional structure of a memory device using a semiconductor element in which a part of an electrode is coated with a metal film in the semiconductor element according to the second embodiment.
  • FIG. 1 shows a cross section of a semiconductor memory device structure according to a first embodiment of the present invention.
  • An insulating layer 1 (which is an example of a "first insulating layer” in the claims) is provided on a substrate 50 (which is an example of a “substrate” in the claims).
  • a metal wiring layer 2 (which is an example of the “first metal wiring layer” in the claims) embedded in the insulating layer 1 and extending horizontally with respect to the substrate 50 .
  • a metal wiring layer 3 which is in contact with the upper surface of the metal wiring layer 2, extends in a direction perpendicular to the substrate 50, and has an upper surface position at the upper surface position of the insulating layer 1 ("second metal wiring layer” in the scope of claims). is an example).
  • n+ layer 5a that is in contact with the upper surface of the metal wiring layer 3 and contains a high concentration of donor impurities (hereinafter, a semiconductor region that contains a high concentration of donor impurities is referred to as an "n+ layer”). is an example of "impurity layer”).
  • impurity layer In contact with the upper surface of n+ layer 5a, there is a columnar silicon p layer 6 (an example of a "first semiconductor column” in the claims) having p-type conductivity containing acceptor impurities.
  • n+ layer 5b which is an example of the "second impurity layer” in the claims) containing columnar donor impurities.
  • gate insulating layer 7 (which is an example of the "gate insulating layer” in the claims) that partially covers the side surfaces of the p layer 6, the side surfaces of the n+ layer 5a, and the side surfaces of the n+ layer 5b.
  • a first gate conductor layer 8 (which is an example of the "first gate conductor layer” in the claims) is in contact with the side surface of the gate insulating layer 7 and is adjacent to the n+ layer 5a.
  • the gate conductor layer 9 (which is an example of the "second gate conductor layer” in the claims) is in contact with the side surface of the gate insulating layer 7 and is close to the n+ layer 5b.
  • FIG. embedded in the insulating layer 10 extends horizontally with respect to the substrate 50, extends vertically with respect to the substrate 50, is in contact with the gate conductor layer 8, and is partially covered with the insulating layer 1 and the insulating layer 10;
  • metal wiring layer 4 which is an example of the "third metal wiring layer” in the scope of claims).
  • insulating layer 11 (which is an example of the "third insulating layer” in the claims). is in the insulating layer 11, is connected to the n+ layer 5b through a contact hole 12 (which is an example of a "contact hole” in the scope of claims), and extends in the insulating layer 11 with its upper surface horizontal to the substrate 50.
  • metal wiring layer 13 (which is an example of the "fourth metal wiring layer” in the scope of claims) extending to the .
  • metal wiring layer 14 (an example of a "fifth metal wiring layer” in the scope of claims) embedded in the insulating layer 11 and connected to the gate conductor layer 9 .
  • a dynamic flash memory cell comprising n+ layers 5a, 5b, p-layer 6, gate insulating layer 7, gate conductor layer 8, gate conductor layer 9, and metal wiring layers 2, 3, 4, 13, 14 is formed.
  • the n+ layer 5a is connected through the metal wiring layers 2 and 3 to the source line SL (an example of the "source line” in the claims).
  • the n+ layer 5b is connected through a metal wiring layer 13 to a bit line BL (an example of "bit line” in the claims).
  • the gate conductor layer 8 is connected through the metal wiring layer 4 to a plate line PL (an example of the "plate line” in the claims).
  • Gate conductor layer 9 is connected to word line WL (an example of "word line” in the claims) through metal wiring layer 14 .
  • a plurality of the dynamic flash memory cells described above are two-dimensionally arranged on the substrate 50 .
  • the lower surface of the metal wiring layer 2 is shown as being lower than the upper surface of the metal wiring layer 4 in FIG. 1, this positional relationship may be reversed. The same applies to the relationship between the metal wiring layers 13 and 14 as well.
  • the metal wiring layers 2, 3, 4, 13, and 14 may be made of any material, such as a single metal material, a metal compound, or a multi-layered structure of multiple materials, as long as they have conductor properties. do not have.
  • the metal wiring layer 2 penetrates the insulating layer 1 and is connected to the n+ layer 5a.
  • the metal wiring layer 2 and the metal wiring layer 4 may be formed of the same conductor layer or different conductor layers.
  • metal wiring layers 2, 4, 13, and 14 are shown independently in FIG. may
  • the p-layer 6 is a p-type semiconductor in FIG. 1, the impurity concentration may have a profile. Also, the p-layer 6 may be an n-type or i-type semiconductor.
  • the p layer 6 is an n-type semiconductor, it functions as a p-type semiconductor element.
  • the substrate 50 can be made of any material, whether it is an insulator or a semiconductor, as long as it can adhere to the insulating layer 1 and support the SGT structure dynamic flash memory.
  • the gate conductor layer 8 and the gate conductor layer 9 can change the potential of the p-layer 6 through the gate insulating layer 7, they can be conductor layers even if they are highly doped semiconductor layers. good too.
  • the gate conductor layer 8 and the gate conductor layer 9 are shown as one piece, but they may be divided horizontally or vertically with respect to the substrate 50 .
  • the insulating layer 1, the insulating layer 10, and the insulating layer 11 are illustrated as one piece in FIG.
  • n+poly PolySi containing a high concentration of donor impurities is hereinafter referred to as "n+poly"
  • n+poly PolySi containing a high concentration of donor impurities
  • 0 V for example, is input to the n+ layer 5a through the metal wiring layers 2 and 3 connected to the source line SL
  • 3 V for example, is input to the n+ layer 5b through the metal wiring layer 13 connected to the bit line BL.
  • 3 V is applied to the gate conductor layer 8 through the metal wiring layer 4 connected to the line PL
  • 1.5 V is applied to the gate conductor layer 9 through the metal wiring layer 14 connected to the word line WL.
  • FIG. 2(b) shows the hole groups 18 in the p-layer 6 when all the biases are 0 V immediately after writing.
  • the generated hole groups 18 are the majority carriers in the p-layer 6, are temporarily accumulated in the p-layer 6 surrounded by the depletion layer 17, and substantially in the non-equilibrium state the gate conductor layer 8 and the gate conductor layer
  • the p-layer 6, which is the substrate of the MOSFET with 9, is charged to a positive bias.
  • the threshold voltage of the MOSFET with the gate conductor layer 9 is lowered due to the positive substrate bias effect due to the holes temporarily stored in the p-layer 6 .
  • the threshold voltage of the MOSFET having the gate conductor layer 9 connected to the word line WL becomes lower than the neutral state. This write state is assigned to logical storage data "1".
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are examples for performing the write operation, and other operating voltage conditions that allow the write operation may be used. .
  • the position of the pinch-off point 16 shifts toward the gate conductor layer 8.
  • 3 V is applied to the bit line BL, 0 V to the source line SL, 2 V to the word line WL, and 2 V to the plate line PL
  • the position of the pinch-off point 16 shifts toward the gate conductor layer 9, but the same applies. phenomenon can occur.
  • a gate-induced drain leakage (GIDL) current may be passed to generate hole groups (see, for example, Non-Patent Document 12).
  • the voltage applied to the bit line may be higher or lower than 0.6 V, as long as the voltage causes electron drift, it is within an adjustable range.
  • the voltage conditions applied to the bit line BL, source line SL, word line WL, and plate line PL are 0.6 V (BL)/0 V (SL)/0 V (PL)/ 2V (WL), 0V (BL) / 0.6V (SL) / 1V (PL) / 0V (WL), -0.6V (BL) / 0V (SL) / 1V (PL) / 0V (WL), etc.
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are only examples for performing the erase operation. There may be.
  • FIGS. 4A to 4M (hereinafter collectively referred to as "FIG. 4").
  • FIGS. 4A to 4M (hereinafter collectively referred to as "FIG. 4").
  • (a) is a plan view
  • (b) is a vertical cross-sectional view along the XX' line of (a)
  • (c) is a vertical cross-sectional view along the YY' line of (a).
  • an insulating film 40 for element isolation is formed on the p-type semiconductor substrate 21 .
  • an n+ layer 22a is formed in a region where a memory element is to be formed.
  • Any material may be used for the insulating film 40 as long as it has an etching selectivity with respect to the semiconductor substrate when the substrate is later polished from the back side and is an insulator.
  • the p-type substrate 21 may be a p-well layer formed on an n-type semiconductor substrate.
  • a silicon oxide film 23 is formed on the entire surface of the substrate.
  • a phosphorus-doped polysilicon film 24, a silicon oxide film 41, a phosphorus-doped polysilicon film 25, a silicon oxide film 43, and a silicon oxide film 43 are formed on the silicon oxide film 23.
  • a silicon nitride film 44 is formed on the top.
  • This silicon nitride film 44 can be used as a mask material in an etching process such as RIE (Reactive Ion Etching), and any material can be used as long as it has an etching selectivity with respect to a silicon oxide film or silicon.
  • the polysilicon films 24 and 25 will be the material of the gate electrodes in the future, but any material can be used as long as it can withstand the heat history of the subsequent processes and is a conductor.
  • the silicon oxide films 41 and 43 and the polysilicon films 24 and 25 are etched by RIE so that the gate electrode portion remains.
  • an insulating layer 26 is formed (not shown) on the entire surface by, for example, CVD (Chemical Vapor Deposition), and then the surface of mask material 44 is polished by CMP (Chemical Mechanical Polishing). The insulating layer 26 is polished to the point where it is exposed, and then the mask material 44 is selectively removed. Further, etching is performed by CMP so that the insulating layer 26 and the silicon oxide film 43 are flattened. Although the insulating layer 26 and the silicon oxide film 43 are separately shown in FIG. 4D, they are collectively shown as the insulating layer 26 hereinafter.
  • the insulating layer 26, the insulating layer 41, the polysilicon layers 24 and 25, and the silicon oxide film 23 in the portion where the memory element will be formed in the future are subjected to RIE until the surface of the n+ layer 22a is exposed. Etch to form grooves.
  • an oxide film (not shown) is formed on the entire surface using, for example, ALD (Atomic Layer Deposition) technology, and etched back to form the oxide film shown in FIG. 4E.
  • a gate insulating film 27 is formed leaving this oxide film only on the sidewalls of the trench.
  • the p-layer 28 is grown by, for example, selective CVD under the condition that it is continuous as a crystal layer from the n+ layer 22a, and then removed except for the portion necessary for operating as a memory cell. do.
  • the p-layer 28 may be formed using other methods such as selective epitaxial crystal growth.
  • an n+ layer 22b is formed on the p layer 28 as shown in FIG. 4H. Also, the n+ layer 22a diffuses upward from the lower portion of the p layer 28 due to the thermal history in the processes shown in FIGS. 4G and 4H.
  • FIG. 4I After forming an insulating layer 29-1 on the entire surface, a contact hole 31 is formed. After that, a metal wiring layer 32 is formed. Further, after forming an insulating layer 19-2 on the entire surface, a contact hole 33 is opened and a metal wiring layer 34 is formed. After that, an insulating layer 29-3 is formed on the entire surface.
  • the insulating layers 29-1, 29-2, and 29-3 are shown separately in FIG. 4I shows a method of directly connecting the metal wiring layer to the n+ layer 22b by opening the contact hole 33, but a method of connecting the metal wiring layer 34 via the contact hole 31 and the metal wiring layer 32 is also possible. .
  • the contact holes and the metal wiring layers are not actually visible in plan view, the contact holes 31 and 33 and the metal wiring layers 32 and 34 are shown in the plan view of (a) for easy understanding.
  • a substrate 50 is attached onto the insulating layer 29 by room temperature bonding. It should be noted that this substrate will be the base of future semiconductor memory devices and may be made of metal, semiconductor, insulator, or other material as long as it can withstand the subsequent wiring process.
  • FIG. 4K the structure shown in FIG. 4J is turned upside down so that the substrate 50 is on the bottom surface and the p-layer 21 is on the surface.
  • the p-layer 21 is polished until the surface of is exposed.
  • FIG. 4M shows a method of directly connecting the wiring layer to the n+ layer 22a by opening the contact hole 37, a method of connecting the metal wiring layer 38 via the contact hole 35 and the metal wiring layer 36 is also possible.
  • the contact holes 35 and 37 and the metal wiring layer 36 are not actually visible in plan view, they are shown in the plan view of (a) for easy understanding.
  • the p-layer 28 and the impurity layers 22a and 22b are illustrated as having square columnar bottoms, but they may have other polygonal, rectangular, elliptical or circular bottoms.
  • the gate conductor layers 24 and 25 are polysilicon layers doped with phosphorus. Any material can be used as long as it exhibits properties. Also, the gate conductor layer 24 and the gate conductor layer 25 may be made of different materials.
  • any insulating film used in a normal MOS process can be used for the gate insulating film 27, such as a SiO2 film, a SiON film, an HfSiON film, or a laminated film of SiO2/SiN.
  • any insulating film used in a normal MOS process such as a SiON film, an HfSiON film, or a laminated film of SiO2/SiN, can be used.
  • 4E, 4F, and 4G show the method of forming the polysilicon layers (gate conductor layers) 24 and 25, the gate oxide film 25, and the p-layer 28 in this order. This order can be changed at will by using a technique and by using a process of selective etching.
  • FIG. 4 which is an embodiment of the present invention, all metal wiring layers are shown to extend in the direction perpendicular to the XX' axis, but they extend in the parallel direction as well in the oblique direction. You may let That is, the metal wiring layers can be freely arranged in plan view.
  • the metal wiring layer 32 is connected to the plate line, the metal wiring layer 34 is connected to the source line, the metal wiring layer 36 is connected to the word line, and the metal wiring layer 38 is connected to the bit line.
  • the metal wiring layer 32 may be connected to the word line, the metal wiring layer 34 to the bit line, the metal wiring layer 36 to the plate line, and the metal wiring layer 38 to the source line.
  • This embodiment has the following features.
  • (Feature 1) In the SGT structure dynamic flash memory according to the first embodiment of the present invention, low-resistance metal wiring can be provided on either side of the bit line BL or the source line SL, parasitic resistance can be reduced, and the memory can operate at high speed. do. Also, the imbalance between the parasitic resistances on both sides of the memory element is small, and the voltage margin for memory operation can be widened. In addition, since low-resistance wiring can be arranged close to each cell, it is possible to share more cells by connecting bit lines and source lines without sacrificing the cell area as compared with the conventional art. can be done.
  • FIG. 5 A semiconductor device according to a second embodiment of the present invention will be described with reference to FIG.
  • components identical or similar to those in FIG. 1 are denoted by the same reference numerals.
  • metal films 60a and 60b which are examples of the "first metal film” in the claims.
  • metal films 60a and 60b may be made of metal or silicide as long as they have metallic properties.
  • metal films 60a and 60b may be made of metal or silicide as long as they have metallic properties.
  • a multilayer structure of metal films may be used.
  • both the impurity layers 5a and 5b are partially coated with the metal films 60a and 60b, but the metal film may be formed only on one surface.
  • Embodiments of the invention have the following features.
  • (Feature 1) In the semiconductor device according to the second embodiment of the present invention, by forming the metal layers 60a and 60b on the surfaces of the n+ layers 5a and 5b, the metal wiring layer 2 and the n+ layer 5a and the metal wiring layer 13 and the n+ layer 5b are effective. Contact resistance can be reduced, and in addition to the first embodiment, a semiconductor memory device with even lower parasitic resistance can be provided.
  • first insulating layer 2 first metal wiring layer 3 second metal wiring layer 4 third metal wiring layer 5a, 5b n+ layer 6 p layer 7 gate insulating layer 8 first gate conductor layer 9 second Gate conductor layer 10 Second insulating layer 11 Third insulating film 12 Contact hole 13 Third metal wiring layer 14 Fourth metal wiring layer 15 Inversion layer 16 Pinch-off point 17 Depletion layer 18 Surplus holes 19 Injected electrons 21 p-type semiconductor substrates 22a, 22b n+ layer 23 silicon oxide film 24 Phosphorus-doped silicon film (first gate conductor layer, works as WL) 25 Phosphorus-doped silicon film (second gate conductor layer, works as PL) 26 insulating layer (collective term for insulating layer 26 and insulating layer 43) 27 gate insulating layer 28 p-layer 29 insulating layer (collective term for insulating layers 29-1, 29-2 and 29-3) 29-1, 29-2, 29-3 Insulating layer 31 Contact hole 32 Metal wiring layer (connected to PL) 33 contact hole 34 metal wiring

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Abstract

基板５０上に第１の絶縁層１があり、その絶縁層に埋め込まれた第１の金属配線層２があり、金属配線層２に接して垂直方向に伸延する第２の金属配線層３があり、さらに金属配線層３に接して、垂直方向に伸延する第１の不純物層であるｎ＋層５ａとそれに接して垂直方向に伸延する半導体ｐ層６と第２の不純物層であるｎ＋層５ｂがあり、それらの一部を第１のゲート絶縁層７で被膜し、さらにそれに接した第１のゲート導体層８と電気的に分離された第２のゲート導体層があり、ｎ＋層５ａとｎ＋層５ｂと第１のゲート導体層８と第２のゲート導体層９の一部を覆う第２の絶縁層１０があり、これに接して第２の不純物層５ｂや第２のゲート導体層の一部を第２の絶縁層１１で被膜し、コンタクト孔１２を介して、第４の金属配線層１３で、ｎ＋層５ｂと接続する。なお、第５の金属配線層１４は第２のゲート導体層９に接続する。

Description

半導体メモリ装置
　本発明は、半導体メモリ装置に関する。
　近年、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）技術開発において、メモリ素子の高集積化と高性能化、低消費電力化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Ｐｈａｓｅ　Ｃｈａｎｇｅ　Ｍｅｍｏｒｙ、例えば、非特許文献３を参照）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、例えば、非特許文献４を参照）、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Ｍａｇｎｅｔｏ－ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献６を参照）などがある。しかし、キャパシタを持たないＤＲＡＭは、フローティングボディのワード線からのゲート電極のカップリングに大きく左右され、電圧マージンが十分とれない問題点があった。
　また、ＳＧＴのＭＯＳトランジスタを用いた集積回路において、それぞれのＭＯＳトランジスタを接続する際に、例えばＳＲＡＭにＳＧＴを用いた例では、半導体素子の上部電極は金属材料によって配線し、チャネルの下部に存在するｎ＋とｐ＋の接続には基板の一部の半導体部分を用いる例が示されている（例えば、非特許文献７を参照）。また、ＤＲＡＭにＳＧＴを用いた例ではＳＧＴの下部の電極を上部からの金属配線によって接続する例が示されている（例えば、非特許文献８を参照）。また、トランジスタ構造がＳＧＴではないが、半導体基板の中に金属層を埋め込む例なども発表されている（例えば、非特許文献９を参照）。しかし、いずれの方法も寄生抵抗、容量が大きい、もしくはプロセスが複雑であるという問題があった。
Ｈｉｒｏｓｈｉ　Ｔａｋａｔｏ，　Ｋａｚｕｍａｓａ　Ｓｕｎｏｕｃｈｉ，　Ｎａｏｋｏ　Ｏｋａｂｅ，　Ａｋｉｈｉｒｏ　Ｎｉｔａｙａｍａ，　Ｋａｔｓｕｈｉｋｏ　Ｈｉｅｄａ，　Ｆｕｍｉｏ　Ｈｏｒｉｇｕｃｈｉ，　ａｎｄ　Ｆｕｊｉｏ　Ｍａｓｕｏｋａ：　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　Ｖｏｌ．３８，　Ｎｏ．３，　ｐｐ．５７３－５７８　（１９９１） Ｈ．　Ｃｈｕｎｇ，　Ｈ．　Ｋｉｍ，　Ｈ．　Ｋｉｍ，　Ｋ．　Ｋｉｍ，　Ｓ．　Ｋｉｍ，　Ｋ．　Ｄｏｎｇ，　Ｊ．　Ｋｉｍ，　Ｙ．Ｃ．　Ｏｈ，　Ｙ．　Ｈｗａｎｇ，　Ｈ．　Ｈｏｎｇ，　Ｇ．　Ｊｉｎ，　ａｎｄ　Ｃ．　Ｃｈｕｎｇ：　"４Ｆ２　ＤＲＡＭ　Ｃｅｌｌ　ｗｉｔｈ　Ｖｅｒｔｉｃａｌ　Ｐｉｌｌａｒ　Ｔｒａｎｓｉｓｔｏｒ（ＶＰＴ），"　２０１１　Ｐｒｏｃｅｅｄｉｎｇ　ｏｆ　ｔｈｅ　Ｅｕｒｏｐｅａｎ　Ｓｏｌｉｄ－Ｓｔａｔｅ　Ｄｅｖｉｃｅ　Ｒｅｓｅａｒｃｈ　Ｃｏｎｆｅｒｅｎｃｅ，　（２０１１） Ｈ．　Ｓ．　Ｐｈｉｌｉｐ　Ｗｏｎｇ，　Ｓ．　Ｒａｏｕｘ，　Ｓ．　Ｋｉｍ，　Ｊｉａｌｅ　Ｌｉａｎｇ，　Ｊ．　Ｒ．　Ｒｅｉｆｅｎｂｅｒｇ，　Ｂ．　Ｒａｊｅｎｄｒａｎ，　Ｍ．　Ａｓｈｅｇｈｉ　ａｎｄ　Ｋ．　Ｅ．　Ｇｏｏｄｓｏｎ：　"Ｐｈａｓｅ　Ｃｈａｎｇｅ　Ｍｅｍｏｒｙ，"　Ｐｒｏｃｅｅｄｉｎｇ　ｏｆ　ＩＥＥＥ，　Ｖｏｌ．９８，　Ｎｏ　１２，　Ｄｅｃｅｍｂｅｒ，　ｐｐ．２２０１－２２２７　（２０１０） Ｔ．　Ｔｓｕｎｏｄａ，　Ｋ　．Ｋｉｎｏｓｈｉｔａ，　Ｈ．　Ｎｏｓｈｉｒｏ，　Ｙ．　Ｙａｍａｚａｋｉ，　Ｔ．　Ｉｉｚｕｋａ，　Ｙ．　Ｉｔｏ，　Ａ．　Ｔａｋａｈａｓｈｉ，　Ａ．　Ｏｋａｎｏ，　Ｙ．　Ｓａｔｏ，　Ｔ．　Ｆｕｋａｎｏ，　Ｍ．　Ａｏｋｉ，　ａｎｄ　Ｙ．　Ｓｕｇｉｙａｍａ　：　"Ｌｏｗ　Ｐｏｗｅｒ　ａｎｄ　ｈｉｇｈ　Ｓｐｅｅｄ　Ｓｗｉｔｃｈｉｎｇ　ｏｆ　Ｔｉ－ｄｏｐｅｄ　ＮｉＯ　ＲｅＲＡＭ　ｕｎｄｅｒ　ｔｈｅ　Ｕｎｉｐｏｌａｒ　Ｖｏｌｔａｇｅ　Ｓｏｕｒｃｅ　ｏｆ　ｌｅｓｓ　ｔｈａｎ　３Ｖ，"　ＩＥＤＭ　（２００７） Ｗ．　Ｋａｎｇ，　Ｌ．　Ｚｈａｎｇ，　Ｊ．　Ｋｌｅｉｎ，　Ｙ．　Ｚｈａｎｇ，　Ｄ．　Ｒａｖｅｌｏｓｏｎａ，　ａｎｄ　Ｗ．　Ｚｈａｏ：　"Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ　Ｃｏｄｅｓｉｇｎ　ｏｆ　ＳＴＴ－ＭＲＡＭ　Ｕｎｄｅｒ　Ｐｒｏｃｅｓｓ　Ｖａｒｉａｔｉｏｎｓ　ｉｎ　Ｄｅｅｐｌｙ　Ｓｃａｌｅｄ　Ｔｅｃｈｎｏｌｏｇｙ，"　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　ｐｐ．１－９　（２０１５） Ｍ．　Ｇ．　Ｅｒｔｏｓｕｍ，　Ｋ．　Ｌｉｍ，　Ｃ．　Ｐａｒｋ，　Ｊ．　Ｏｈ，　Ｐ．　Ｋｉｒｓｃｈ，　ａｎｄ　Ｋ．　Ｃ．　Ｓａｒａｓｗａｔ　：　"Ｎｏｖｅｌ　Ｃａｐａｃｉｔｏｒｌｅｓｓ　Ｓｉｎｇｌｅ－Ｔｒａｎｓｉｓｔｏｒ　Ｃｈａｒｇｅ－Ｔｒａｐ　ＤＲＡＭ　（１Ｔ　ＣＴ　ＤＲＡＭ）　Ｕｔｉｌｉｚｉｎｇ　Ｅｌｅｃｔｒｏｎ，"　ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒ，　Ｖｏｌ．　３１，　Ｎｏ．５，　ｐｐ．４０５－４０７　（２０１０） Ｍ．Ｓ．Ｋｉｍ，　Ｎ．Ｈａｒａｄａ，Ｙ．　Ｋｉｋｕｃｈｉ，　Ｊ．　Ｂｏｅｍｍｅｌｓ．　Ｊ．　Ｍｉｔａｒｄ，　Ｔ．　Ｈｕｙｎｈ－Ｂａｏ，　Ｐ．　Ｍａｔａｇｎｅ，　Ｚ．　Ｔａｏ，　Ｗ．　Ｌｉ，　Ｋ．　Ｄｅｖｒｉｅｎｄｔ，　Ｌ．－Ａ．　Ｒａｎｇｍａｒｓｓｏｎ，　Ｃ．　Ｌｏｒａｎｔ，　Ｆ．　Ｓｅｂｂａｉ，　Ｃ．　Ｐｏｒｒｅｔ，　Ｅ．　Ｒｏｓｓｅｅｌ，　Ａ．　Ｄａｎｇｏｌ，　Ｄ．　Ｂａｔｕｋ，　Ｇ．　Ｍａｒｔｉｎｅｚ－Ａｌａｎｉｓ，　Ｊ．　Ｇｅｙｐｅｎ，　Ｎ．　Ｊｏｕｒｄａｎ，　Ａ．　Ｓｅｐｕｌｖｅｄａ，　Ｈ．　Ｐｕｌｙａｌｉｌ，　Ｇ．　Ｊａｍｉｅｓｏｎ，　Ｍ．　ｖａｎ　ｄｅｒ　Ｖｅｅｎ１，　Ｌ．　Ｔｅｕｇｅｌｓ１，　Ｚ．　Ｅｌ－Ｍｅｋｋｉ１，　Ｅ．　Ａｌｔａｍｉｒａｎｏ－Ｓａｎｃｈｅｚ１，　Ｙ．　Ｌｉ２，　Ｈ．Ｎａｋａｍｕｒａ２，　Ｄ．　Ｍｏｃｕｔａ１，　Ｆ．　Ｍａｓｕｏｋａ　：　２０１９　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ｐｐ．１９８－１９９　（２０１９） Ｊｉｎ－Ｗｏｏ　Ｈａｎ　，　Ｓｅｎｉｏｒ　Ｍｅｍｂｅｒ，　ＩＥＥＥ，　Ｊｕｎｇｓｉｋ　Ｋｉｍ　，　Ｍｅｍｂｅｒ，　ＩＥＥＥ，　Ｄａｆｎａ　Ｂｅｅｒｙ，　Ｋ．　Ｄｅｎｉｚ　Ｂｏｚｄａｇ，Ｐｅｔｅｒ　Ｃｕｅｖａｓ，　Ａｍｉｔａｙ　Ｌｅｖｉ，　Ｉｒｗｉｎ　Ｔａｉｎ，　Ｋｈａｉ　Ｔｒａｎ，　Ａｎｄｒｅｗ　Ｊ．　Ｗａｌｋｅｒ，　Ｓｅｎｔｈｉｌ　Ｖａｄａｋｕｐｕｄｈｕ　Ｐａｌａｙａｍ，　Ａｎｔｏｎｉｏ　Ａｒｒｅｇｈｉｎｉ，　Ａｒｎａｕｄ　Ｆｕｒｎｅｍｏｎｔ，　ａｎｄ　Ｍ．　Ｍｅｙｙａｐｐａｎ：　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　Ｖｏｌ．６８，　Ｎｏ．２，　ｐｐ．５２９－５３４　（２０２１） Ｍｙｕｎｇ　Ｈｅｅ　Ｎａ：　Ｔｕｔｏｒｉａｌｓ　ｏｆ　２０２０　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｍｅｅｔｉｎｇ　（２０２０） Ａ．　Ｖａｎｄｏｏｒｅｎ，　Ｚ．　Ｗｕ，　Ａ．　Ｋｈａｌｅｄ，　Ｊ．　Ｆｒａｎｃｏ，　Ｂ．　Ｐａｒｖａｉｓ，　Ｗ．　Ｌｉ　，　Ｌ．　Ｗｉｔｔｅｒｓ，　Ａ．　Ｗａｌｋｅ，　Ｌ．　Ｐｅｎｇ，　Ｎ．　Ｒａｓｓｏｕｌ，　Ｐ．　Ｍａｔａｇｎｅ，　Ｈ．　Ｄｅｂｒｕｙｎ，　Ｇ．　Ｊａｍｉｅｓｏｎ，　Ｆ．　Ｉｎｏｕｅ，　Ｋ．　Ｄｅｖｒｉｅｎｄｔ，　Ｌ．　Ｔｅｕｇｅｌｓ，　Ｎ．　Ｈｅｙｌｅｎ，　Ｅ．　Ｖｅｃｃｈｉｏ，　Ｔ．　Ｚｈｅｎｇ，　Ｄ．　Ｒａｄｉｓｉｃ，　Ｅ．　Ｒｏｓｓｅｅｌ，　Ｗ．　Ｖａｎｈｅｒｌｅ，　Ａ．　Ｈｉｋａｖｙｙ，　Ｂ．　Ｔ．　Ｃｈａｎ，　Ｇ．　Ｂｅｓｎａｒｄ＊，　Ｗ．　Ｓｃｈｗａｒｚｅｎｂａｃｈ＊，　Ｇ．　Ｇａｕｄｉｎ＊，　Ｉ．　Ｒａｄｕ＊，　Ｂ．－Ｙ．　Ｎｇｕｙｅｎ＊，　Ｎ．　Ｗａｌｄｒｏｎ，　Ｖ．　Ｄｅ　Ｈｅｙｎ，　Ｓ．　Ｄｅｍｕｙｎｃｋ，　Ｊ．　Ｂｏｅｍｍｅｌｓ，　Ｊ．　Ｒｙｃｋａｅｒｔ，　Ｎ．　Ｃｏｌｌａｅｒｔ　ａｎｄ　Ｄ．　Ｍｏｃｕｔａ　：　２０１９　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，　ｐｐ．５６－５７　（２０１９） Ｋｏｊｉ　Ｓａｋｕｉ　ａｎｄ　Ｔｅｔｓｕｏ　Ｅｎｄｏｈ　："　Ａ　Ｃｏｍｐａｃｔ　Ｓｐａｃｅ　ａｎｄ　Ｅｆｆｉｃｉｅｎｔ　Ｄｒａｉｎ　Ｃｕｒｒｅｎｔ　Ｄｅｓｉｇｎ　ｆｏｒ　Ｍｕｌｔｉｐｉｌｌａｒ　Ｖｅｒｔｉｃａｌ　ＭＯＳＦＥＴｓ"，　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　Ｖｏｌ．５７，　Ｎｏ．８，　ｐｐ．１７６８－１７７３　（２０２１） Ｅ．　Ｙｏｓｈｉｄａ，　Ｔ，　Ｔａｎａｋａ，　"Ａ　Ｃａｐａｃｉｔｏｒｌｅｓｓ　１Ｔ－ＤＡＲＭ　Ｔｅｃｈｎｏｌｏｇｙ　Ｕｓｉｎｇ　Ｇａｔｅ－Ｉｎｄｕｃｅｄ　Ｄｒａｉｎ－Ｌｅａｋａｇｅ　（ＧＩＤＬ）　Ｃｕｒｒｅｎｔ　ｆｏｒ　Ｌｏｗ－Ｐｏｗｅｒ　ａｎｄ　Ｈｉｇｈ－Ｓｐｅｅｄ　Ｅｍｂｅｄｄｅｄ　Ｍｅｍｏｒｙ"，　ＩＥＥＥ　Ｔｒａｎｓ，　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　ｖｏｌ．５３，　ｐｐ．６９２－６９７　（２００６）
　本願は、キャパシタを無くした、１個のトランジス型のＤＲＡＭで、ワード線とボディとの容量結合カップリングによるノイズや、メモリの不安定性による誤読み出しや記憶データの誤った書き換えの問題を解決するＳＧＴ構造を用いたメモリ装置を提供する。さらに、金属配線のＳｉ基板への複雑な埋め込みプロセス（例えば非特許文献９、１０参照）を行うことなく、かつＳＧＴ構造のＭＯＳＦＥＴの配線で寄生容量のアンバランス（例えば非特許文献１１参照）が起きないように、従来の配線構造を半導体メモリ素子の両側に有し、高密度且つ高速なＭＯＳ回路を実現する半導体メモリ装置を提供する。
　上記の課題を解決するために、本発明に係る半導体装置は、
　基板上にある、第１の絶縁層と、
　前記第１の絶縁層に埋め込まれ、且つ前記基板に対して水平方向に伸延する第１の金属配線層と、
　前記第１の金属配線層に接し、且つ前記基板に対し垂直方向に伸延し、その上面位置が前記第１の絶縁層の上面位置にある第２の金属配線層と、
　前記第２の金属配線層に接し、且つ上方に伸延する第１の不純物層と、
　前記第１の不純物層に接し、且つ上方に伸延する第１の半導体柱と、
　前記第１の半導体柱の頂部に繋がり、且つ上方に伸延する第２の不純物層と
　前記第１の半導体柱の側面と、前記第１の不純物層の側面の少なくとも一部と、前記第２の不純物層の側面の少なくとも一部を覆うゲート絶縁層と、
　前記第１のゲート絶縁層の側面に接して、前記第１の不純物層に近接してある第１のゲート導体層と、
　前記第１のゲート導体層に接することなく、前記第１のゲート絶縁層の側面に接して前記第２の不純物層に近接してある第２のゲート導体層と、
　前記第１の不純物層と前記第２の不純物層と第１のゲート導体層と第２のゲート導体層の一部を覆った第２の絶縁層と、
　前記第１の絶縁層に埋め込まれ、前記基板に対して、水平方向に伸延し、且つ前記第２の絶縁層内で水平方向に伸延し、前記第１のゲート導体層に接する第３の金属配線層と、
　前記第２の不純物層と前記第２のゲート導体層の一部を覆い、前記第２の絶縁層に接してある第３の絶縁層と、
　前記第３の絶縁層に形成されたコンタクト孔を介して前記第２の不純物層に繋がり、且つ前記第３の絶縁層上、又は内部に水平方向に伸延する第４の金属配線層と、
　前記第２のゲート導体層に繋がり、前記第３の絶縁層にあって、その内部、又は上部に繋がる第５の金属配線層と、
　を有するメモリセルを含むことを特徴とする（第１発明）。
　上記の第１発明において、前記第１の金属配線層と、前記第３の金属配線層と、前記第４の金属配線層と、前記第５の金属配線層のすべて、もしくはいずれかを複数のメモリセルで共有することを特徴とする（第２発明）。
　上記の第１発明において、前記第１の金属配線層と、前記第２の金属配線層と、前記第３の金属配線層と、前記第４の金属配線層と前記第５の金属配線層に印加する電圧を制御して、前記第１の不純物層と前記第２の不純物層との間に流す電流でインパクトイオン化現象、またはゲート誘起ドレインリーク電流により、電子群と正孔群を前記第１の半導体柱及び／又は前記第２の不純物層内に発生させる動作と、発生させた前記電子群と前記正孔群の内、前記半導体第１の半導体柱及び第２の不純物層における少数キャリアである前記電子群と前記正孔群のいずれかを除去する動作と、前記第１の半導体柱における多数キャリアである前記電子群と前記正孔群のいずれかの一部または全てを、前記第１の半導体柱に残存させる動作と、を行ってメモリ書き込み動作を行い、前記第１の金属配線層と、前記第３の金属配線層と、前記第４の金属配線層と前記第５の金属配線層に印加する電圧を制御して、第１の半導体柱に残存しているキャリアを平衡状態に戻し、メモリ消去動作を行う、
　ことを特徴とする（第３発明）。
　上記の第１発明において、前記第１の不純物層に繋がる前記第２の金属配線層と前記第２の不純物層に繋がる前記第４の金属配線層の一方がソース線で、他方はビット線であり、前記１のゲート導体層に繋がる前記第３の金属配線層と前記２のゲート導体層に繋がる前記第５の金属配線層の一方がプレート線で、他方はワード線であり、前記ソース線、前記ビット線、前記プレート線、前記ワード線にそれぞれ電圧を与えて、メモリの書き込み及び／又は消去を行う、
　ことを特徴とする（第４発明）。
　上記の第１発明において、前記第１の不純物層の多数キャリアは電子であり、前記第１の半導体柱の多数キャリアは正孔であることを特徴とする（第５発明）。
　上記の第１発明において、前記第１の不純物層の多数キャリアは正孔であり、前記第１の半導体柱の多数キャリアは電子であることを特徴とする（第６発明）。
　上記の第１発明において、平面視において、前記第１のゲート導体層と第２のゲート導体層の少なくとも一つが２つ以上に分割されていることを特徴とする（第７発明）。
　上記の第１発明において、前記コンタクト孔と前記第２の不純物層との界面に垂直な方向に前記第１の金属配線層と前記第４の金属配線層があり、前記第１の金属配線層と前記第４の金属配線層の間に第１の半導体柱が存在することを特徴とする（第８発明）。
　上記の第１発明において、前記第１の不純物層、もしくは前記第２の不純物層の少なくとも一方の表面の一部が、第１の金属膜で覆われていることを特徴とする（第９発明）。
[規則91に基づく訂正 09.05.2022]　
第１実施形態に係る半導体素子を用いたメモリ装置の断面構造を示す図である。 第１実施形態に係る半導体素子を用いたメモリ装置の書き込み動作、動作直後のキャリアの蓄積、セル電流を説明するための図である。 第１実施形態に係る半導体素子を用いたメモリ装置の書き込み動作直後の正孔キャリの蓄積、消去動作、セル電流を説明するための図である。 第１実施形態に係る半導体装置の製造方法を説明するための図である。 第１実施形態に係る半導体装置の製造方法を説明するための図である。 第１実施形態に係る半導体装置の製造方法を説明するための図である。 第１実施形態に係る半導体装置の製造方法を説明するための図である。 第１実施形態に係る半導体装置の製造方法を説明するための図である。 第１実施形態に係る半導体装置の製造方法を説明するための図である。 第１実施形態に係る半導体装置の製造方法を説明するための図である。 第１実施形態に係る半導体装置の製造方法を説明するための図である。 第１実施形態に係る半導体装置の製造方法を説明するための図である。 第１実施形態に係る半導体装置の製造方法を説明するための図である。 第１実施形態に係る半導体装置の製造方法を説明するための図である。 第１実施形態に係る半導体装置の製造方法を説明するための図である。 第１実施形態に係る半導体装置の製造方法を説明するための図である。 第２実施形態に係る半導体素子で電極の一部が金属膜で被膜された半導体素子を用いたメモリ装置の断面構造である。
　以下、本発明に係る、半導体素子を用いたメモリ装置の構造、駆動方式、蓄積キャリアの挙動について、図面を参照しながら説明する。
（第１実施形態）
　図１～図３を用いて、本発明の第１実施形態に係る半導体素子を用いたメモリセルの構造と動作メカニズムを説明する。図１を用いて、本実施形態による半導体素子を用いたメモリのセル構造をそれぞれ説明する。図２を用いて、半導体素子を用いたメモリの書き込みメカニズムとキャリアの挙動、図３を用いて、データ消去メカニズムを、説明する。
　図１に、本発明の第１実施形態に係る半導体メモリ素子構造の断面を示す。
　基板５０（特許請求の範囲の「基板」の一例である）上に、絶縁層１（特許請求の範囲の「第１の絶縁層」の一例である）がある。絶縁層１に埋め込まれ、基板５０に対して水平方向に伸延する金属配線層２（特許請求の範囲の「第１の金属配線層」の一例である）がある。金属配線層２の上面に接し、基板５０に対し垂直方向に伸延し、その上面位置が絶縁層１の上面位置にある金属配線層３（特許請求の範囲の「第２の金属配線層」の一例である）がある。金属配線層３の上面に接し、高濃度のドナー不純物を含むｎ＋層５ａ（以下、ドナー不純物を高濃度で含む半導体領域を「ｎ＋層」と称する。）（特許請求の範囲の「第１の不純物層」の一例である）がある。ｎ＋層５ａの上面に接して、アクセプタ不純物を含むｐ型の導電型を有する柱状のシリコンｐ層６（特許請求の範囲の「第１の半導体柱」の一例である）がある。ｐ層６に接して、柱状のドナー不純物を含むｎ＋層５ｂ（特許請求の範囲の「第２の不純物層」の一例である）がある。ｐ層６の側面と、ｎ＋層５ａの側面、ｎ＋層５ｂの側面の一部を覆うゲート絶縁層７（特許請求の範囲の「ゲート絶縁層」の一例である）がある。また、第１のゲート導体層８（特許請求の範囲の「第１のゲート導体層」の一例である）がゲート絶縁層７の側面に接して、ｎ＋層５ａに近接してある。また、ゲート導体層８に接することなく、ゲート導体層９（特許請求の範囲の「第２のゲート導体層」の一例である）がゲート絶縁層７の側面に接して、ｎ＋層５ｂに近接してある。ｎ＋層５ａとｎ＋層５ｂとゲート導体層８とゲート導体層９の一部を覆う絶縁層１０（特許請求の範囲の「第２の絶縁層」の一例である）がある。絶縁層１０に埋め込まれ、基板５０に対し水平方向に伸延し、かつ基板５０に対し垂直方向に伸延し、ゲート導体層８に接し、かつ、絶縁層１と絶縁層１０で一部が覆われている金属配線層４（特許請求の範囲の「第３の金属配線層」の一例である）がある。ｎ＋層５ｂとゲート導体層９の一部を覆って、絶縁層１０に接して、絶縁層１１（特許請求の範囲の「第３の絶縁層」の一例である）がある。絶縁層１１内にあり、ｎ＋層５ｂにコンタクトホール１２（特許請求の範囲の「コンタクト孔」の一例である）を介してつながり、かつ絶縁層１１内を基板５０に対してその上面が水平方向に伸延する金属配線層１３（特許請求の範囲の「第４の金属配線層」の一例である）がある。また絶縁層１１に埋め込まれてゲート導体層９に接続されている金属配線層１４（特許請求の範囲の「第５の金属配線層」の一例である）がある。
　これによりｎ＋層５ａ、５ｂ、ｐ層６、ゲート絶縁層７、ゲート導体層８、ゲート導体層９、金属配線層２，３，４，１３，１４からなるダイナミック　フラッシュ　メモリセルが形成されている。そして、ｎ＋層５ａは金属配線層２、３を介してソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に接続している。ｎ＋層５ｂは金属配線層１３を介しビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に接続している。ゲート導体層８は金属配線層４を介して、プレート線ＰＬ（特許請求の範囲の「プレート線」の一例である）に接続している。ゲート導体層９は金属配線層１４を介して、ワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に接続している。本実施形態のメモリ装置を応用した集積回路では、上述のダイナミック　フラッシュ　メモリセルが複数、基板５０上に２次元状に配置されている。
　なお、図１では金属配線層２の下面が、金属配線層４上面よりも低い位置として図示しているが、この位置関係が逆になっても構わない。これは金属配線層１３と１４の関係においても同様である。
　また、金属配線層２，３，４，１３，１４はそれぞれ、導体の性質をもつものであれば、単一の金属材料、金属化合物、複数の材料の多層構造など、どのような材料でも構わない。
　また、図１で金属配線層２は絶縁層１を貫通させてｎ＋層５ａに接続したが、金属配線層４を介して接続をしてもよい。また、金属配線層２と金属配線層４は同じ導体層であっても、異なる導体層で構成してもよい。
　また、図１で金属配線層２，４，１３，１４はそれぞれ独立に図示されているが、互いに電気的に接続してもよいし、追加された違う層の金属配線層を用いて接続してもよい。
　また、図１でｐ層６はｐ型の半導体としたが、不純物の濃度にプロファイルが存在してもよい。また、ｐ層６はｎ型やｉ型の半導体であってもいい。
　また、ｎ＋層５ａとｎ＋層５ｂを、正孔が多数キャリアであるｐ＋層（以下、アクセプタ不純物を高濃度で含む半導体領域を「ｐ＋層」と称する。）で形成したときは、ｐ層６をｎ型半導体にすれば、ｐ型の半導体素子として機能する。
　また、基板５０は絶縁体でも、半導体でも、絶縁層１に接着し、ＳＧＴ構造のダイナミック　フラッシュ　メモリを支えられるものであれば任意の材料を用いることができる。
　また、ゲート導体層８やゲート導体層９はゲート絶縁層７を介してｐ層６の電位を変化させられるものであれば、高濃度にドープされた半導体層であっても導体層であってもよい。
　また、図１では、ゲート導体層８やゲート導体層９が一体のものとして、示されているが、基板５０に対して水平、または垂直方向において、分割されていても構わない。
　また、図１において、絶縁層１や絶縁層１０，絶縁層１１は一体のものとして図示をしたが、同じ材料や、複数の材料を多層に組み合わせて形成してもかまわない。
　図２を用いて、本発明の第１実施形態に係るダイナミック　フラッシュ　メモリの書き込み動作時のキャリア挙動、蓄積、セル電流を説明する。図２（ａ）に示すように、まずｎ＋層５ａとｎ＋層５ｂの多数キャリアが電子であり、たとえばＷＬに接続される金属配線層１４につながるゲート導体層９と金属配線層４につながるゲート導体層８にｎ＋　ｐｏｌｙ（以下、ドナー不純物を高濃度で含むｐｏｌｙ　Ｓｉを「ｎ＋　ｐｏｌｙ」と称する。）を使用し、ｐ層６としてｐ型半導体を使用した場合を説明する。ソース線ＳＬの接続された金属配線層２，３を通して、ｎ＋層５ａに、例えば０Ｖを入力し、ビット線ＢＬの接続された金属配線層１３を通してｎ＋層５ｂに、例えば３Ｖを入力し、プレート線ＰＬの接続された金属配線層４を通してゲート導体層８を例えば３Ｖとし、ワード線ＷＬの接続された金属配線層１４を通してゲート導体層９に、例えば、１．５Ｖを入力する。
　この電圧印加状態で、ｎ＋層５ａからｎ＋層５ｂの方向に向かって電子が流れる。ゲート絶縁層７の直下には反転層１５が形成され、さらに、ゲート導体層９が有るＭＯＳＦＥＴ近傍のピンチオフ点１６で電界は最大となり、この領域でインパクトイオン化現象が生じる。このインパクトイオン化現象により、ソース線ＳＬの接続されたｎ＋層５ａからビット線ＢＬの接続されたｎ＋層５ｂに向かって加速された電子がＳｉ格子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、ゲート導体層９に流れるが、大半はビット線ＢＬに接続されたｎ＋層５ｂに流れる。
　図２（ｂ）には、書き込み直後、すべてのバイアスが０Ｖになったときのｐ層６にある正孔群１８を示す。生成された正孔群１８は、ｐ層６の多数キャリアであり、一時的に空乏層１７に囲まれたｐ層６に蓄積され、非平衡状態では実質的にゲート導体層８やゲート導体層９を持つＭＯＳＦＥＴの基板であるｐ層６を正バイアスに充電する。その結果、ゲート導体層９をもつＭＯＳＦＥＴのしきい値電圧は、ｐ層６に一時的に蓄積される正孔により正の基板バイアス効果によって、低くなる。これにより、図２（ｃ）に示すように、ワード線ＷＬの接続されたゲート導体層９をもつＭＯＳＦＥＴのしきい値電圧は、中立状態よりも低くなる。この書込み状態を論理記憶データ“１”に割り当てる。
　なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の動作電圧条件であってもよい。例えば、ビット線ＢＬに３Ｖ、ソース線ＳＬに０Ｖ、ワード線ＷＬに４Ｖ、プレート線ＰＬに１．５Ｖをかけた場合にはピンチオフ点１６の位置がゲート導体層８のほうにシフトするが、同様の現象を起こすことができる。また、ビット線ＢＬに３Ｖ、ソース線ＳＬに０Ｖ、ワード線ＷＬに２Ｖ、プレート線ＰＬに２Ｖをかけた場合にはピンチオフ点１６の位置がゲート導体層９のほうにシフトするが、やはり同様の現象を起こすことができる。
　なお、上記のインパクトイオン化現象を起こさせる代わりに、ゲート誘起ドレインリーク（ＧＩＤＬ）電流を流して正孔群を生成してもよい（例えば非特許文献１２を参照）。
　次に、図３を用いて、図１に示した第１実施形態のダイナミック　フラッシュ　メモリの消去動作メカニズムを説明する。図２（ｂ）に示した状態から、ビット線ＢＬの電圧を０．６Ｖ，　ソース線ＳＬに０Ｖ、プレート線ＰＬに２Ｖ、ワード線ＷＬに０Ｖを印加する。その結果、ｐ層６に蓄積されている正孔１８の濃度がｎ＋層５ａの正孔濃度よりも十分高いために、その濃度勾配によって、拡散によってｎ＋層５ａに正孔が流れ込む。逆にｎ＋層５ａの電子濃度がｐ層６の電子濃度よりも高いために、濃度勾配により、拡散によって電子１９がｐ層６に流れ込む。ｐ層６に流入した電子はｐ層６の中で正孔と再結合し消滅する。しかし、注入された電子１９はすべては消滅せず、消滅しなかった電子１９はビット線ＢＬとソース線ＳＬの電位勾配によってドリフトによって空乏層１７を通り、ｎ＋層５ｂに流れ込む。電子はソース線ＳＬから次々と供給されるので、非常に短時間に過剰の正孔は電子と再結合し、初期の状態に戻る。これにより、図３（ｂ）に示すように、このワード線ＷＬが接続されたゲート導体層９をもつＭＯＳＦＥＴは元々のしきい値に戻る。この記憶素子の消去状態は論理記憶データ“０”となる。
　なお、ビット線にかける電圧は０．６Ｖよりも高くても低くても、電子のドリフトが起こる電圧であれば、調整可能の範囲である。またほかのデータの消去方法として、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、０．６Ｖ（ＢＬ）／０Ｖ（ＳＬ）／０Ｖ（ＰＬ）／２Ｖ（ＷＬ）や０Ｖ（ＢＬ）／０．６Ｖ（ＳＬ）／１Ｖ（ＰＬ）／０Ｖ（ＷＬ）やー０．６Ｖ（ＢＬ）／０Ｖ（ＳＬ）／１Ｖ（ＰＬ）／０Ｖ（ＷＬ）などの組み合わせでも可能であり、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、消去動作を行うための一例であり、消去動作ができる他の動作条件であってもよい。
[規則91に基づく訂正 09.05.2022]　
　図４Ａ～図４Ｍ（以下これらを総称して「図４」ともいう）を用いて、本実施形態に係る半導体装置の製造方法を説明する。各図において、（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿った垂直断面図、（ｃ）は（ａ）のＹ－Ｙ’線に沿った垂直断面図を示す。
　図４Ａに示すように、ｐ型の半導体基板２１上に素子分離のための絶縁膜４０を形成する。次にメモリ素子を形成する領域にｎ＋層２２ａを形成する。なお、絶縁膜４０はのちに基板を裏側から研磨する際に、半導体基板とのエッチングの選択比があり、絶縁物であれば、どのような材料を用いてもかまわない。なお、ｐ型基板２１はｎ型半導体基板に形成されたｐウェル層であってもよい。続けて、基板上の全面にシリコン酸化膜２３を形成する。
　次に、図４Ｂに示すように、シリコン酸化膜２３の上部にリンをドープしたポリシリコン膜２４、さらにシリコン酸化膜４１，続けてリンをドープしたポリシリコン膜２５、さらにシリコン酸化膜４３，その上部にシリコン窒化膜４４を形成する。このシリコン窒化膜４４はＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）などのエッチングプロセスでマスク材料になり、且つシリコン酸化膜やシリコンとのエッチングの選択比があれば、どのような材料を用いてもかまわない。また、ポリシリコン膜２４、２５は将来ゲート電極の材料となるが、これ以降のプロセスの熱履歴に耐えられるものであり、そして、導体であれば、どのような材料を用いてもかまわない。
　次に、図４Ｃに示すように、シリコン窒化膜４４をマスク材として、ゲート電極部が残るようにシリコン酸化膜４１，４３とポリシリコン膜２４、２５をＲＩＥ法でエッチングする。
　次に、図４Ｄに示すように、全面に例えばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、絶縁層２６を形成した（図示はせず）のちにＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）技術によってマスク材４４の表面が出るところまで絶縁層２６を研磨し、さらに選択的にマスク材４４を除去する。さらにＣＭＰによって絶縁層２６とシリコン酸化膜４３が平たんになるようにエッチングする。なお、図４Ｄでは絶縁層２６とシリコン酸化膜４３を分けて示したが、これ以降はそれらを統合して、絶縁層２６として示す。
　次に、図４Ｅに示すように、将来メモリ素子を形成する部分の絶縁層２６、絶縁層４１，ポリシリコン層２４、２５，シリコン酸化膜２３をｎ＋層２２ａの表面が露出るまで、ＲＩＥによってエッチングして溝を形成する。
　次に、図４Ｆに示すように、全面に例えばＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）の技術を用いて、全体的に酸化膜（図示せず）を形成し、エッチバックをすることによって、図４Ｅで形成した溝の側壁だけにこの酸化膜を残し、ゲート絶縁膜２７が形成される。
　次に、図４Ｇに示すように、ｎ＋層２２ａから結晶層として連続となるような条件でｐ層２８をたとえば選択ＣＶＤ法により成長させ、その後メモリセルとして動作するのに必要な部分以外は除去する。なお、ｐ層２８は、選択エピタキシャル結晶成長法などの他の方法を用いて形成してもよい。
　次に、図４Ｈに示すようにｐ層２８の上部にｎ＋層２２ｂを形成する。また、図４Ｇや図４Ｈなどのプロセスにおける熱履歴によってｎ＋層２２ａはｐ層２８の下部から上方に拡散をする。
[規則91に基づく訂正 09.05.2022]　
　次に、図４Ｉに示すように絶縁層２９－１を全面に形成したのちに、コンタクト孔３１をあける。その後、金属配線層３２を形成する。さらに絶縁層１９－２を全面に形成したのちに、コンタクト孔３３をあけて、金属配線層３４を形成する。そののち、絶縁層２９－３を全面に形成する。なお、図４Ｉでは絶縁層２９－１，２９－２、２９－３と分けて示したが、これ以降はそれらを統合して、絶縁層２９として示す。また図４Ｉではコンタクト孔３３をあけてｎ＋層２２ｂに直接金属配線層を接続する方法を示したが、コンタクト孔３１、金属配線層３２を介して金属配線層３４を接続する方法も可能である。また、平面視では実際にはコンタクト孔、金属配線層は見えないが、理解をしやすくするために（ａ）の平面図にコンタクト孔３１，３３と金属配線層３２，３４を示した。
[規則91に基づく訂正 09.05.2022]　
　次に、図４Ｊに示すように絶縁層２９の上に基板５０を常温接合によって張り付ける。なお、この基板は将来の半導体メモリ素子の基体となるものであり、且つその後の配線プロセスに耐えられるものであれば、金属、半導体、絶縁体、その他の材料でもよい。
[規則91に基づく訂正 09.05.2022]　
　次に、図４Ｋに示したように、図４Ｊで示したものを、基板５０が底面、ｐ層２１が表面になるように、上下をさかさまに反転したのちに、ＣＭＰ技術によって絶縁層４０の表面が出るところまでｐ層２１を研磨する。
[規則91に基づく訂正 09.05.2022]　
　次に、図４Ｌに示すように絶縁層３９－１を全面に形成したのちに、コンタクト孔３５をあける。その後、金属配線層３６を形成する。
[規則91に基づく訂正 09.05.2022]　
　次に、図４Ｍに示すように絶縁層３９－２を全面に形成したのちに、コンタクト孔３７をあける。その後、金属配線層３８を形成する。これにより、基板５０上に、ダイナミック　フラッシュ　メモリ素子が形成される。なお、図４Ｍではコンタクト孔３７をあけてｎ＋層２２ａに直接配線層を接続する方法を示したが、コンタクト孔３５、金属配線層３６を介して金属配線層３８を接続する方法も可能である。また、平面視では実際にはコンタクト孔３５，３７、金属配線層３６は見えないが理解をしやすくするために、（ａ）の平面図に図示した。
　なお、本実施形態では、ｐ層２８や不純物層２２ａ、２２ｂの底面が四角形の柱状として示しているが、それ以外の多角形、長方形、楕円もしくは円形の底面を持つ柱状であってもよい。
　また、ゲート導体層２４、２５を、リンをドープしたポリシリコン層としたが、ゲート導体層２４，２５の形成以降の熱プロセスに耐えられるものであり、金属、合金、金属化合物などの導体の性質を示すものであれば、どのような材料でも構わない。また、ゲート導体層２４とゲート導体層２５は違う材料であっても構わない。
　また、ゲート絶縁膜２７には、例えばＳｉＯ２膜、ＳｉＯＮ膜、ＨｆＳｉＯＮ膜やＳｉＯ２／ＳｉＮの積層膜など、通常のＭＯＳプロセスにおいて使用されるいかなる絶縁膜も使用可能である。
　また、絶縁膜４１にシリコン酸化膜を使用する例を示したが、例えばＳｉＯＮ膜、ＨｆＳｉＯＮ膜やＳｉＯ２／ＳｉＮの積層膜など、通常のＭＯＳプロセスにおいて使用されるいかなる絶縁膜も使用可能である。
　また、図４Ｅ，図４Ｆ，図４Ｇではポリシリコン層（ゲート導体層）２４，２５、ゲート酸化膜２５、ｐ層２８の順に形成する方法を示したが、ダミーとなる各種の膜を形成する手法を活用し、選択的にエッチングするプロセスを活用して、この順序を自由に変えることができる。
　また、本発明の実施例である図４では、すべての金属配線層をＸ－Ｘ‘軸に対して垂直方向に伸延するように図示されているが、これらは並行方向でも、斜め方向に伸延させてもよい。つまり、平面視的に金属配線層は自由に配置ができる。
　また、図４で説明した、絶縁膜２９－１，２９－２，２９－３、３９－１，３９－２は、同じ材料でも、それぞれ材料が違っても、電気的に絶縁するものであればどのような組み合わせでもかまわない。
　また、図４Ｎでは図１と照らし合わせると、金属配線層３２はプレート線、金属配線層３４はソース線、金属配線層３６はワード線に、金属配線層３８はビット線に接続する形態になっているが、金属配線層３２はワード線、金属配線層３４はビット線、金属配線層３６はプレート線に、金属配線層３８はソース線に接続する形態でも構わない。
　本実施形態は、下記の特徴を有する。
（特徴１）
　本発明の第１実施形態に係るＳＧＴ構造のダイナミック　フラッシュ　メモリにおいて、ビット線ＢＬやソース線ＳＬのどちら側にも低抵抗の金属配線が可能となり、寄生抵抗が低減でき、メモリの高速動作に寄与する。また、メモリ素子の両側にある各々の寄生抵抗のアンバランスが少なく、メモリ動作の電圧マージンを広げることができる。また、各セルの近傍まで低抵抗の配線が配置できるために、従来に比較して、セル面積を犠牲にすることなく、より多くのセルをビット線やソース線を接続して、共有することができる。
（特徴２）
　本発明の第１実施形態に係るＳＧＴ構造のダイナミック　フラッシュ　メモリでは、ソース線、ビット線に接続する配線がそれぞれメモリ素子部分を挟んで配置できるために、平面的なレイアウトの観点で、コンタクト孔や配線を重ねて配置でき、配線レイアウトの自由度は従来例に比較して格段に向上する。さらに、ダイナミック　フラッシュ　メモリに必要なワード線とプレート線に接続する配線も、平面的なレイアウトの観点で、コンタクト孔や配線を重ねて配置でき、配線レイアウトの自由度は従来例に比較して向上する。それ以外の電極への接続や、配線の相互接続なども両方向で自由に結線できる。したがって、従来例より自由度の高い金属配線ができ、より高密度のメモリ素子を提供することができる。
（第２実施形態）
　図５を用いて、本発明の第２実施形態の半導体装置について説明する。図５において、図１と同一または類似の構成部分には数字が同一の符号を付してある。
　図５に示すように、図１におけるｎ＋層５ａ、５ｂの一部が金属膜６０ａ，６０ｂ（特許請求の範囲の「第１の金属膜」の一例である）で覆われている。これにより、第１実施形態からさらに寄生抵抗を低減した半導体装置を提供することができる。
　なお、金属膜６０ａ、６０ｂは金属の性質をもつものであれば、金属でも、シリサイドでも構わない。また、金属膜の多層構造を用いてもかまわない。
　また、図５では不純物層５ａ，５ｂの両方の一部を金属膜６０ａ、６０ｂで被膜しているが、一方の表面だけに金属膜を形成してもよい。
　また、図５の中で、ｎ＋層５ａは表面のみ金属膜６０ａで被膜、ｎ＋層５ｂは表面とその側面を金属膜６０ｂで被膜しているが、どのような形態でも不純物層の一部が金属膜で被膜されていればかまわない。
　本発明実施形態は、下記の特徴を有する。
（特徴１）
　本発明の第２実施形態に係る半導体装置ではｎ＋層５ａ、５ｂの表面に金属層６０ａ、６０ｂを形成することで、金属配線層２とｎ＋層５ａや金属配線層１３とｎ＋層５ｂの実効コンタクト抵抗を小さくすることができ、第１実施形態に加えて、さらに寄生抵抗の小さな半導体メモリ素子を提供することができる。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、半導体素子を用いれば従来よりも、密度の高いＳＧＴ構造を用いた半導体回路を提供することができる。
１　第１の絶縁層
２　第１の金属配線層
３　第２の金属配線層
４　第３の金属配線層
５ａ、５ｂ　ｎ＋層
６　ｐ層
７　ゲート絶縁層
８　第１のゲート導体層
９　第２のゲート導体層
１０　第２の絶縁層
１１　第３の絶縁膜
１２　コンタクト孔
１３　第３の金属配線層
１４　第４の金属配線層
１５　反転層
１６　ピンチオフ点
１７　空乏層
１８　余剰正孔
１９　注入された電子
２１　ｐ型半導体基板
２２ａ、２２ｂ　ｎ＋層
２３　シリコン酸化膜　
２４　リンドープシリコン膜　（第１のゲート導体層、ＷＬとして作動）
２５　リンドープシリコン膜　（第２のゲート導体層、ＰＬとして作動）
２６　絶縁層　（絶縁層２６と絶縁層４３の総称）
２７　ゲート絶縁層
２８　ｐ層
２９　絶縁層　（絶縁層２９－１，２９－２，２９－３の総称）
２９－１，２９－２，２９－３　絶縁層
３１　コンタクト孔
３２　金属配線層　（ＰＬに接続）
３３　コンタクト孔
３４　金属配線層　（ＳＬに接続）
３５　コンタクト孔
３６　金属配線層　（ＷＬに接続）
３７　コンタクト孔
３８　金属配線層　（ＢＬに接続）
３９　絶縁層（絶縁層３９－１，３９－２の総称）
３９－１，３９－２　絶縁層
４０　素子分離用の絶縁膜
４１　絶縁層
４３　絶縁層
４４　マスク材料
５０　基板
６０ａ，　６０ｂ　金属層

Claims (9)

  1. 　基板上にある、第１の絶縁層と、
    　前記第１の絶縁層に埋め込まれ、且つ前記基板に対して水平方向に伸延する第１の金属配線層と、
    　前記第１の金属配線層に接し、且つ前記基板に対し垂直方向に伸延し、その上面位置が前記第１の絶縁層の上面位置にある第２の金属配線層と、
    　前記第２の金属配線層に接し、且つ上方に伸延する第１の不純物層と、
    　前記第１の不純物層に接し、且つ上方に伸延する第１の半導体柱と、
    　前記第１の半導体柱の頂部に繋がり、且つ上方に伸延する第２の不純物層と
    　前記第１の半導体柱の側面と、前記第１の不純物層の側面の少なくとも一部と、前記第２の不純物層の側面の少なくとも一部を覆うゲート絶縁層と、
    　前記第１のゲート絶縁層の側面に接して、前記第１の不純物層に近接してある第１のゲート導体層と、
    　前記第１のゲート導体層に接することなく、前記第１のゲート絶縁層の側面に接して前記第２の不純物層に近接してある第２のゲート導体層と、
    　前記第１の不純物層と前記第２の不純物層と第１のゲート導体層と第２のゲート導体層の一部を覆った第２の絶縁層と、
    　前記第１の絶縁層に埋め込まれ、前記基板に対して、水平方向に伸延し、且つ前記第２の絶縁層内で水平方向に伸延し、前記第１のゲート導体層に接する第３の金属配線層と、
    　前記第２の不純物層と前記第２のゲート導体層の一部を覆い、前記第２の絶縁層に接してある第３の絶縁層と、
    　前記第３の絶縁層に形成されたコンタクト孔を介して前記第２の不純物層に繋がり、且つ前記第３の絶縁層上、又は内部に水平方向に伸延する第４の金属配線層と、
    　前記第２のゲート導体層に繋がり、前記第３の絶縁層にあって、その内部、又は上部に繋がる第５の金属配線層と、
    　を有するメモリセルを含むことを特徴とする半導体装置。
  2. 　前記第１の金属配線層と、前記第３の金属配線層と、前記第４の金属配線層と、前記第５の金属配線層のすべて、もしくはいずれかを複数のメモリセルで共有する、
    　ことを特徴とする請求項１に記載の半導体装置。
  3. 　前記第１の金属配線層と、前記第２の金属配線層と、前記第３の金属配線層と、前記第４の金属配線層と前記第５の金属配線層に印加する電圧を制御して、前記第１の不純物層と前記第２の不純物層との間に流す電流でインパクトイオン化現象、またはゲート誘起ドレインリーク電流により、電子群と正孔群を前記第１の半導体柱及び／又は前記第２の不純物層内に発生させる動作と、発生させた前記電子群と前記正孔群の内、前記半導体第１の半導体柱及び第２の不純物層における少数キャリアである前記電子群と前記正孔群のいずれかを除去する動作と、前記第１の半導体柱における多数キャリアである前記電子群と前記正孔群のいずれかの一部または全てを、前記第１の半導体柱に残存させる動作と、を行ってメモリ書き込み動作を行い、前記第１の金属配線層と、前記第３の金属配線層と、前記第４の金属配線層と前記第５の金属配線層に印加する電圧を制御して、第１の半導体柱に残存しているキャリアを平衡状態に戻し、メモリ消去動作を行う、
    　ことを特徴とする請求項１に記載の半導体素子を用いた半導体装置。
  4. 　前記第１の不純物層に繋がる前記第２の金属配線層と前記第２の不純物層に繋がる前記第４の金属配線層の一方がソース線で、他方はビット線であり、前記１のゲート導体層に繋がる前記第３の金属配線層と前記２のゲート導体層に繋がる前記第５の金属配線層の一方がプレート線で、他方はワード線であり、前記ソース線、前記ビット線、前記プレート線、前記ワード線にそれぞれ電圧を与えて、メモリの書き込み及び／又は消去を行う、
    　ことを特徴とする請求項１に記載の半導体装置。
  5. 　前記第１の不純物層の多数キャリアは電子であり、前記第１の半導体柱の多数キャリアは正孔である、
    　ことを特徴とする請求項１に記載の半導体装置。
  6. 　前記第１の不純物層の多数キャリアは正孔であり、前記第１の半導体柱の多数キャリアは電子である、
    　ことを特徴とする請求項１に記載の半導体装置。
  7. 　平面視において、前記第１のゲート導体層と第２のゲート導体層の少なくとも一つが２つ以上に分割されている、
    　ことを特徴とする請求項１に記載の半導体装置。
  8. 　前記コンタクト孔と前記第２の不純物層との界面に垂直な方向に前記第１の金属配線層と前記第４の金属配線層があり、前記第１の金属配線層と前記第４の金属配線層の間に第１の半導体柱が存在する、
    　ことを特徴とする請求項１に記載の半導体装置。
  9. 　前記第１の不純物層、もしくは前記第２の不純物層の少なくとも一方の表面の一部が、第１の金属膜で覆われている、
    　ことを特徴とする請求項１に記載の半導体装置。
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