JP2003188279A - 半導体メモリ装置およびその製造方法 - Google Patents
半導体メモリ装置およびその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】 キャパシタの不要なメモリセルに安定的にデ
ータを書き込むことが可能な半導体メモリ装置およびそ
の製造方法を提供する。 【解決手段】 絶縁膜１２上に形成された半導体層１３
と、半導体層内に形成された第１および第２のトランジ
スタTr1，Tr2が直列接続されたメモリセル１０が複数個
マトリックス状に配置形成され、前記メモリセルの一方
側が接続されたビット線ＢＬに接続され、他方側に基準
電位を与えられたメモリセルアレイとを備える。直列接
続された２つの部分空乏化トランジスタのうち、ビット
線ＢＬに接続されたもののボディ領域に、データに応じ
て電荷の注入／吐き出しを行うことによって素子しきい
電圧を変動させる。
ータを書き込むことが可能な半導体メモリ装置およびそ
の製造方法を提供する。 【解決手段】 絶縁膜１２上に形成された半導体層１３
と、半導体層内に形成された第１および第２のトランジ
スタTr1，Tr2が直列接続されたメモリセル１０が複数個
マトリックス状に配置形成され、前記メモリセルの一方
側が接続されたビット線ＢＬに接続され、他方側に基準
電位を与えられたメモリセルアレイとを備える。直列接
続された２つの部分空乏化トランジスタのうち、ビット
線ＢＬに接続されたもののボディ領域に、データに応じ
て電荷の注入／吐き出しを行うことによって素子しきい
電圧を変動させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に関するもので、特に、絶縁膜上に形成されたＳＯＩ
（Silicon On Insulator）素子を用いるＭＩＳ型半導体
メモリ装置に関する。
に関するもので、特に、絶縁膜上に形成されたＳＯＩ
（Silicon On Insulator）素子を用いるＭＩＳ型半導体
メモリ装置に関する。
【０００２】
【従来の技術】金属―絶縁体―半導体（ＭＩＳ：Metal-
Insulator-Semiconductor）型半導体素子を用いたメモ
リＬＳＩにおいては、素子集積度の向上およびこれに伴
うメモリ容量の増加が性能改善の重要な項目の１つであ
る。集積度の向上は、従来、その素子サイズを縮小する
ことによって達成されている。
Insulator-Semiconductor）型半導体素子を用いたメモ
リＬＳＩにおいては、素子集積度の向上およびこれに伴
うメモリ容量の増加が性能改善の重要な項目の１つであ
る。集積度の向上は、従来、その素子サイズを縮小する
ことによって達成されている。
【０００３】メモリＬＳＩとしてはＳＲＡＭ（Static R
andom Access Memory）およびＤＲＡＭ(Dynamic Random
Access Memory)が良く知られているが、ＤＲＡＭにお
いては、電荷を保持する為の１つのキャパシタと電荷の
注入および放出を制御する１つのトランジスタとの組み
合わせにより、１つの記憶セルが形成される。このた
め、ＤＲＡＭにおいては、ＳＲＡＭのような交差接続さ
れたトランジスタは不要となって、メモリセルサイズを
小さくできるため、高集積化に適しており、実際にＤＲ
ＡＭは高集積化の一途をたどって来た。
andom Access Memory）およびＤＲＡＭ(Dynamic Random
Access Memory)が良く知られているが、ＤＲＡＭにお
いては、電荷を保持する為の１つのキャパシタと電荷の
注入および放出を制御する１つのトランジスタとの組み
合わせにより、１つの記憶セルが形成される。このた
め、ＤＲＡＭにおいては、ＳＲＡＭのような交差接続さ
れたトランジスタは不要となって、メモリセルサイズを
小さくできるため、高集積化に適しており、実際にＤＲ
ＡＭは高集積化の一途をたどって来た。
【０００４】しかしながら、トランジスタの小型化に比
べてキャパシタの小型化は困難であるため、ＬＳＩの集
積度が向上するに伴い、比較的大きな面積を必要とする
キャパシタの占有面積が相対的に増加し、確実な動作を
保証する容量のキャパシタを形成することが困難になっ
ている。一方、キャパシタ製造工程が別に必要なことか
ら、製造方法の複雑化を招いており、製造期間の長期
化、コストの増加、良品率（歩留まり）の低化を引き起
こしている。
べてキャパシタの小型化は困難であるため、ＬＳＩの集
積度が向上するに伴い、比較的大きな面積を必要とする
キャパシタの占有面積が相対的に増加し、確実な動作を
保証する容量のキャパシタを形成することが困難になっ
ている。一方、キャパシタ製造工程が別に必要なことか
ら、製造方法の複雑化を招いており、製造期間の長期
化、コストの増加、良品率（歩留まり）の低化を引き起
こしている。
【０００５】このようなキャパシタの存在に伴う問題を
解決するため、種々の提案がなされている。その一つと
して、絶縁膜上に素子を形成するＳＯＩ(Silicon On In
sulator)構造を採用するメモリセルが知られている。こ
れは、部分空乏型のＳＯＩ素子を用いて、その浮遊状態
にあるボディ領域に記憶データに応じて電荷を蓄積ある
いは吐き出させることによって素子のしきい電圧を変動
させ、読み出し時にはこのしきい値を検知することでデ
ータを識別するという原理に基づくものである。
解決するため、種々の提案がなされている。その一つと
して、絶縁膜上に素子を形成するＳＯＩ(Silicon On In
sulator)構造を採用するメモリセルが知られている。こ
れは、部分空乏型のＳＯＩ素子を用いて、その浮遊状態
にあるボディ領域に記憶データに応じて電荷を蓄積ある
いは吐き出させることによって素子のしきい電圧を変動
させ、読み出し時にはこのしきい値を検知することでデ
ータを識別するという原理に基づくものである。
【０００６】このようなＳＯＩ素子を用いたメモリセル
１００の基本的な回路図を図１３に示す。部分空乏型の
トランジスタＴｒのゲートをワード線ＷＬに、ソース、
ドレインの一方をビット線ＢＬに、他方をＶssに接続し
ている。
１００の基本的な回路図を図１３に示す。部分空乏型の
トランジスタＴｒのゲートをワード線ＷＬに、ソース、
ドレインの一方をビット線ＢＬに、他方をＶssに接続し
ている。
【０００７】このメモリセルの動作を説明する。なお、
ここでは、nチャネル型ＭＯＳＦＥＴ（ｎＭＯＳ）を用
いた例を示す。
ここでは、nチャネル型ＭＯＳＦＥＴ（ｎＭＯＳ）を用
いた例を示す。
【０００８】まず、浮遊状態にあるボディ領域にデータ
の書き込みをするときには、ゲート電極であるワード線
ＷＬを高電位（ハイ）状態、例えばVccに設定し、ビッ
ト線BLをハイ状態、例えば同様にVccにすると、チャネ
ル電流が流れるとインパクトイオンが発生し、ホールが
ボディ領域に蓄積する。また、ビット線が接続されてい
る拡散層とボディ領域の間に存在するｐｎ接合とは逆方
向にバイアスされるため、逆方向リーク電流が発生し、
これらの結果、ボディ領域の電位は上昇し、素子のしき
い電圧は低下する。この状態を例えばデータ“1”の書
き込みとする。
の書き込みをするときには、ゲート電極であるワード線
ＷＬを高電位（ハイ）状態、例えばVccに設定し、ビッ
ト線BLをハイ状態、例えば同様にVccにすると、チャネ
ル電流が流れるとインパクトイオンが発生し、ホールが
ボディ領域に蓄積する。また、ビット線が接続されてい
る拡散層とボディ領域の間に存在するｐｎ接合とは逆方
向にバイアスされるため、逆方向リーク電流が発生し、
これらの結果、ボディ領域の電位は上昇し、素子のしき
い電圧は低下する。この状態を例えばデータ“1”の書
き込みとする。
【０００９】一方、ワード線をハイ状態、例えばVccに
設定し、ビット線を低電位（ロウ）状態、例えば−Vcc
にすると、ビット線が接続されている拡散層とボディ領
域の間に存在するｐｎ接合とは順方向にバイアスされる
為、ボディ領域に存在するホールがビット線側に流れ込
み、ボディ領域のホール濃度が低下する。その結果、ボ
ディ領域の電位が低下し、素子のしきい電圧は上昇す
る。この状態をデータ“0”の書き込みとする。
設定し、ビット線を低電位（ロウ）状態、例えば−Vcc
にすると、ビット線が接続されている拡散層とボディ領
域の間に存在するｐｎ接合とは順方向にバイアスされる
為、ボディ領域に存在するホールがビット線側に流れ込
み、ボディ領域のホール濃度が低下する。その結果、ボ
ディ領域の電位が低下し、素子のしきい電圧は上昇す
る。この状態をデータ“0”の書き込みとする。
【００１０】このように、部分空乏化トランジスタのし
きい値変化を記憶されるデータに対応させることが可能
となる。
きい値変化を記憶されるデータに対応させることが可能
となる。
【００１１】このような手法によれば、従来専有面積の
上で問題であったキャパシタを用いることなく１つのト
ランジスタのみで１つのメモリセルを作成することがで
き、高集積化、製造方法の簡略化、コストの低減等を達
成することが可能となる。
上で問題であったキャパシタを用いることなく１つのト
ランジスタのみで１つのメモリセルを作成することがで
き、高集積化、製造方法の簡略化、コストの低減等を達
成することが可能となる。
【００１２】
【発明が解決しようとする課題】しかしながら、このよ
うな構成を採用した場合、データ“0”の書き込みを行
うためにビット線に-Vccを印加したときにもチャネル電
流が流れてしまい、効率的にボディ領域のホールを引き
抜くことが困難になり、データ“0”の書き込みに時間
がかかったり、あるいは書き込みが不安定になるという
問題が生じていた。
うな構成を採用した場合、データ“0”の書き込みを行
うためにビット線に-Vccを印加したときにもチャネル電
流が流れてしまい、効率的にボディ領域のホールを引き
抜くことが困難になり、データ“0”の書き込みに時間
がかかったり、あるいは書き込みが不安定になるという
問題が生じていた。
【００１３】本発明は、このような問題を解決するため
になされたものであり、絶縁膜上に形成されたＭＩＳ型
半導体装置を用いたキャパシタの不要なメモリセルにお
いて、安定的にデータを書き込むことが可能な半導体メ
モリ装置を提供することを目的とする。
になされたものであり、絶縁膜上に形成されたＭＩＳ型
半導体装置を用いたキャパシタの不要なメモリセルにお
いて、安定的にデータを書き込むことが可能な半導体メ
モリ装置を提供することを目的とする。
【００１４】また、本発明はこのような半導体メモリ装
置を容易かつ低コストで製造することのできる半導体メ
モリ装置の製造方法を提供することを目的とする。
置を容易かつ低コストで製造することのできる半導体メ
モリ装置の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明にかかる半導体メ
モリ装置によれば、絶縁膜上に形成された半導体層と、
前記半導体層内に形成された第１および第２のトランジ
スタが直列接続されたメモリセルが複数個マトリックス
状に配置形成され、前記メモリセルの一方側が接続され
たビット線に接続され、他方側に基準電位を与えられた
メモリセルアレイとを備えたことを特徴とする。
モリ装置によれば、絶縁膜上に形成された半導体層と、
前記半導体層内に形成された第１および第２のトランジ
スタが直列接続されたメモリセルが複数個マトリックス
状に配置形成され、前記メモリセルの一方側が接続され
たビット線に接続され、他方側に基準電位を与えられた
メモリセルアレイとを備えたことを特徴とする。
【００１６】また、本発明にかかる半導体メモリ装置の
製造方法によれば、半導体基板上に酸化層とシリコン活
性層を積層し、前記シリコン活性層を素子形成領域ごと
に分離する素子分離領域を前記シリコン活性層とほぼ同
一平面をなすように形成し、前記シリコン活性層上にゲ
ート電極材料を堆積させてパターニングすることによ
り、対となる２つのトランジスタのゲート電極を近接さ
せて形成し、前記ゲート電極をイオン注入マスクとして
拡散層形成領域に所定のイオンを注入し、熱工程により
注入されたイオンを活性化することにより、前記対とな
るトランジスタを形成し、前記対となるトランジスタの
うち、一方側のゲート電極に接続された第１のゲート線
および他方側のゲート電極に接続された第２のゲート線
を形成する製造方法が提供される。
製造方法によれば、半導体基板上に酸化層とシリコン活
性層を積層し、前記シリコン活性層を素子形成領域ごと
に分離する素子分離領域を前記シリコン活性層とほぼ同
一平面をなすように形成し、前記シリコン活性層上にゲ
ート電極材料を堆積させてパターニングすることによ
り、対となる２つのトランジスタのゲート電極を近接さ
せて形成し、前記ゲート電極をイオン注入マスクとして
拡散層形成領域に所定のイオンを注入し、熱工程により
注入されたイオンを活性化することにより、前記対とな
るトランジスタを形成し、前記対となるトランジスタの
うち、一方側のゲート電極に接続された第１のゲート線
および他方側のゲート電極に接続された第２のゲート線
を形成する製造方法が提供される。
【００１７】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態を詳細に説明する。図１は本発明にかか
る半導体メモリ装置の実施の一形態に用いられるメモリ
セル１０の基本的概念を示す模式図である。
明の実施の形態を詳細に説明する。図１は本発明にかか
る半導体メモリ装置の実施の一形態に用いられるメモリ
セル１０の基本的概念を示す模式図である。
【００１８】図１を参照すると、メモリセルは絶縁膜上
に形成された半導体層（ＳＯＩ）に形成された２つのn
チャネル型部分空乏化ＭＯＳＦＥＴ（ｎＭＯＳ）である
トランジスタTr1およびトランジスタTr2を直列に接続
し、そのうちトランジスタTr1の一方側の拡散層をビッ
ト線BLに接続し、他方側の拡散層にトランジスタTr2の
一方側の拡散層を接続し、トランジスタTr2の他方側の
拡散層を接地として表わされている電源Vssに接続して
いる。トランジスタTr1の他方側とトランジスタTr2の一
方側との接続ノードはフローティング状態となってお
り、このノードをノードｆと称することとする。
に形成された半導体層（ＳＯＩ）に形成された２つのn
チャネル型部分空乏化ＭＯＳＦＥＴ（ｎＭＯＳ）である
トランジスタTr1およびトランジスタTr2を直列に接続
し、そのうちトランジスタTr1の一方側の拡散層をビッ
ト線BLに接続し、他方側の拡散層にトランジスタTr2の
一方側の拡散層を接続し、トランジスタTr2の他方側の
拡散層を接地として表わされている電源Vssに接続して
いる。トランジスタTr1の他方側とトランジスタTr2の一
方側との接続ノードはフローティング状態となってお
り、このノードをノードｆと称することとする。
【００１９】また、トランジスタTr1のゲートには、メ
モリセルの選択信号線である第１のワード線ＷＬが接続
され、トランジスタTr2のゲートには、第１のワード線
とは逆論理の選択信号線である第２のワード線／ＷＬが
接続されている。
モリセルの選択信号線である第１のワード線ＷＬが接続
され、トランジスタTr2のゲートには、第１のワード線
とは逆論理の選択信号線である第２のワード線／ＷＬが
接続されている。
【００２０】図１に示したメモリセル１０を複数個用い
てメモリセルアレイを形成した模様を図２および図３の
概略接続図に示す。
てメモリセルアレイを形成した模様を図２および図３の
概略接続図に示す。
【００２１】図２においては、図１に示すメモリセル１
０をマトリクス状に配置し、ワード線ＷＬとワード線／
ＷＬを交互にメモリセル間に縦方向に配置して各メモリ
セル１０のゲート電極に接続し、ビット線ＢＬと接地電
源電位Ｖssを交互にメモリセル１０間に横方向に通して
これらとメモリセル１０の各端子を接続したものであ
る。このような配置においては、隣接列に属するメモリ
セル１０は互いに鏡像関係になるような位置関係とな
る。また、各ワード線ＷＬおよび／ＷＬを完全に独立に
選択できるようにすることにより、メモリセル列を容易
に選択することができる。
０をマトリクス状に配置し、ワード線ＷＬとワード線／
ＷＬを交互にメモリセル間に縦方向に配置して各メモリ
セル１０のゲート電極に接続し、ビット線ＢＬと接地電
源電位Ｖssを交互にメモリセル１０間に横方向に通して
これらとメモリセル１０の各端子を接続したものであ
る。このような配置においては、隣接列に属するメモリ
セル１０は互いに鏡像関係になるような位置関係とな
る。また、各ワード線ＷＬおよび／ＷＬを完全に独立に
選択できるようにすることにより、メモリセル列を容易
に選択することができる。
【００２２】図３においてはメモリセル１０の配置等は
図２の場合と同じであるが、ワード線ＷＬと／ＷＬは対
になっており、ワード線／ＷＬについてはこれと対にな
るワード線ＷＬの信号レベルをインバータＩＮＶにより
反転させたものを供給することにより相補的な関係を得
ている。
図２の場合と同じであるが、ワード線ＷＬと／ＷＬは対
になっており、ワード線／ＷＬについてはこれと対にな
るワード線ＷＬの信号レベルをインバータＩＮＶにより
反転させたものを供給することにより相補的な関係を得
ている。
【００２３】次に、上述のような部分空乏型ＳＯＩを用
いるメモリセルの動作について詳細に説明する。ここで
は図１に示したように、２つのｎＭＯＳを用いて一つの
メモリセル１０を形成した場合の動作実施例を示すもの
とし、特に明記しない限りビット線およびワード線の電
位は低電位（ロウ）レベルを例えばVss、高電位（ハ
イ）レベルを例えばVccとして説明する。
いるメモリセルの動作について詳細に説明する。ここで
は図１に示したように、２つのｎＭＯＳを用いて一つの
メモリセル１０を形成した場合の動作実施例を示すもの
とし、特に明記しない限りビット線およびワード線の電
位は低電位（ロウ）レベルを例えばVss、高電位（ハ
イ）レベルを例えばVccとして説明する。
【００２４】まず、メモリセルが非選択の場合には、第
１のワード線はロウ電位となってトランジスタTr1はオ
フ状態になり、第２のワード線はハイ電位となりトラン
ジスタTr2はオン状態にある。従って、トランジスタTr1
とトランジスタTr2で共有されているノードｆにはVssの
電位が現れている。
１のワード線はロウ電位となってトランジスタTr1はオ
フ状態になり、第２のワード線はハイ電位となりトラン
ジスタTr2はオン状態にある。従って、トランジスタTr1
とトランジスタTr2で共有されているノードｆにはVssの
電位が現れている。
【００２５】図4は、選択されたメモリセル１０にデー
タ“1”を書き込む際の動作を示すタイミングチャート
である。まず時刻ｔ１において第１のワード線ＷＬをVs
sからVccに、同時に第２のワード線／ＷＬをVccからVss
へ変化させる。これにより、トランジスタTr1がオン、
トランジスタTr2がオフとなる。この時、ワード線とト
ランジスタTr1のボディ領域間の容量結合により、トラ
ンジスタTr1のボディ電位Vbody1は上昇する。
タ“1”を書き込む際の動作を示すタイミングチャート
である。まず時刻ｔ１において第１のワード線ＷＬをVs
sからVccに、同時に第２のワード線／ＷＬをVccからVss
へ変化させる。これにより、トランジスタTr1がオン、
トランジスタTr2がオフとなる。この時、ワード線とト
ランジスタTr1のボディ領域間の容量結合により、トラ
ンジスタTr1のボディ電位Vbody1は上昇する。
【００２６】次に、時刻ｔ１よりわずかに遅れた時刻ｔ
２においてビット線ＢＬをVssからVccへ変化させる。こ
の時、ビット線のつながる拡散層と、ボディ領域間に存
在するｐｎ接合の容量結合により、トランジスタTr1の
ボディ電位は上昇する。この際、ビット線ＢＬを任意の
電位にプリチャージすることが通常行なわれるが、本実
施の形態においても適用可能である。なお、このプリチ
ャージ電位は限定されることはなく、動作に問題を引き
起こさない限り任意の電位を採用することができる。こ
のビット線ＢＬの電位変化に伴い、トランジスタTr1に
はチャネル電流が流れる。このチャネル電流に対応し
て、インパクトイオン化が発生し、ホールがボディ領域
に流れ、ボディ電位が徐々に上昇する。この時、ビット
線ＢＬに接続された拡散層とボディ領域の間に存在する
ｐｎ接合が逆方向バイアス状態になり、逆方向リーク電
流が流れる事によってボディ領域にはホールがさらに注
入される。この結果、ノードｆの電位はVccに漸近し、
達した後Vccが維持される。なお、第１および第２のワ
ード線の電位変化より先にビット線ＢＬが変化したとき
にも、同様のチャネル電流がトランジスタTr1には流
れ、同様のインパクトイオン化が発生し、トランジスタ
Tr1のボディ電位は上昇する。
２においてビット線ＢＬをVssからVccへ変化させる。こ
の時、ビット線のつながる拡散層と、ボディ領域間に存
在するｐｎ接合の容量結合により、トランジスタTr1の
ボディ電位は上昇する。この際、ビット線ＢＬを任意の
電位にプリチャージすることが通常行なわれるが、本実
施の形態においても適用可能である。なお、このプリチ
ャージ電位は限定されることはなく、動作に問題を引き
起こさない限り任意の電位を採用することができる。こ
のビット線ＢＬの電位変化に伴い、トランジスタTr1に
はチャネル電流が流れる。このチャネル電流に対応し
て、インパクトイオン化が発生し、ホールがボディ領域
に流れ、ボディ電位が徐々に上昇する。この時、ビット
線ＢＬに接続された拡散層とボディ領域の間に存在する
ｐｎ接合が逆方向バイアス状態になり、逆方向リーク電
流が流れる事によってボディ領域にはホールがさらに注
入される。この結果、ノードｆの電位はVccに漸近し、
達した後Vccが維持される。なお、第１および第２のワ
ード線の電位変化より先にビット線ＢＬが変化したとき
にも、同様のチャネル電流がトランジスタTr1には流
れ、同様のインパクトイオン化が発生し、トランジスタ
Tr1のボディ電位は上昇する。
【００２７】次に、時刻ｔ３において、ビット線を例え
ばVccより例えばVssに変化させる。この時、前述のｐｎ
接合容量結合により、ボディ電位は一瞬低化するが、ト
ランジスタTr1にはチャネル電流が流れ、これに対応す
るインパクトイオン化が発生し、ホールがボディ領域に
流れ、更にトランジスタTr1のボディ電位は維持され
る。なお、ノードｆの電位はVssに漸近していく。
ばVccより例えばVssに変化させる。この時、前述のｐｎ
接合容量結合により、ボディ電位は一瞬低化するが、ト
ランジスタTr1にはチャネル電流が流れ、これに対応す
るインパクトイオン化が発生し、ホールがボディ領域に
流れ、更にトランジスタTr1のボディ電位は維持され
る。なお、ノードｆの電位はVssに漸近していく。
【００２８】その後、時刻ｔ４において第１のワード線
ＷＬをVssより例えばVccへ、第２のワード線／ＷＬをVs
sよりVccへ変化させることにより、データ書き込み動作
が終了する。この時にも、前述の容量結合により、ボデ
ィ電位はVccよりもわずかに低下する。
ＷＬをVssより例えばVccへ、第２のワード線／ＷＬをVs
sよりVccへ変化させることにより、データ書き込み動作
が終了する。この時にも、前述の容量結合により、ボデ
ィ電位はVccよりもわずかに低下する。
【００２９】なお、第１および第２のワード線の電位変
化を、ビット線ＢＬの電位変化より先に行っても良い
が、その場合はインパクトイオン化が発生しないため、
前述したようにビット線を先に変化させるほうが望まし
い。
化を、ビット線ＢＬの電位変化より先に行っても良い
が、その場合はインパクトイオン化が発生しないため、
前述したようにビット線を先に変化させるほうが望まし
い。
【００３０】図５は、選択されたメモリセル１０にデー
タ“0”を書き込む場合の動作を示すタイミングチャー
トである。まず、データ“1”の書き込みの場合と同様
に、時刻ｔ11において、第１のワード線ＷＬをVssからV
ccに、同時に第２のワード線／ＷＬをVccからVssへ変化
させる。これにより、トランジスタTr1がオン状態、ト
ランジスタTr2がオフ状態となる。この時、第１のワー
ド線とトランジスタTr1のボディ領域間の容量結合によ
り、トランジスタTr1のボディ電位Vbody１は上昇する。
タ“0”を書き込む場合の動作を示すタイミングチャー
トである。まず、データ“1”の書き込みの場合と同様
に、時刻ｔ11において、第１のワード線ＷＬをVssからV
ccに、同時に第２のワード線／ＷＬをVccからVssへ変化
させる。これにより、トランジスタTr1がオン状態、ト
ランジスタTr2がオフ状態となる。この時、第１のワー
ド線とトランジスタTr1のボディ領域間の容量結合によ
り、トランジスタTr1のボディ電位Vbody１は上昇する。
【００３１】ビット線のロウ電位に対応する電位を実現
するためには、トランジスタTr1のボディ領域にあるホ
ールを十分に引き抜く必要がある。したがって、時刻ｔ
12においてビット線ＢＬをVssからプリチャージ電位−V
ccへ変化させる。これにより、ビット線ＢＬに接続され
た拡散層と、ボディ領域間に存在するｐｎ接合との容量
結合により、トランジスタTr1のボディ電位は低下す
る。なお、このプリチャージ電位は任意の電位にするこ
とが可能で、この実施の形態においても他の電位を使用
することが可能である。
するためには、トランジスタTr1のボディ領域にあるホ
ールを十分に引き抜く必要がある。したがって、時刻ｔ
12においてビット線ＢＬをVssからプリチャージ電位−V
ccへ変化させる。これにより、ビット線ＢＬに接続され
た拡散層と、ボディ領域間に存在するｐｎ接合との容量
結合により、トランジスタTr1のボディ電位は低下す
る。なお、このプリチャージ電位は任意の電位にするこ
とが可能で、この実施の形態においても他の電位を使用
することが可能である。
【００３２】このビット線の電位変化に伴い、トランジ
スタTr1のボディ領域と、ビット線ＢＬに接続されてい
る拡散層とノードf間に存在するｐｎ接合は順方向にバ
イアスされるので、ボディ領域にあるホールが吐き出さ
れ、トランジスタTr1のボディ電位Vbody１は更に低下す
る。同時に、ノードfの電位は−Vccに漸近していく。な
お、トランジスタTr2の状態がオフである為に、ノード
ｆはフローティング状態となって、トランジスタTr1に
はチャネル電流がほとんど流れず、ボディ領域のホール
は効果的に引き抜かれて、安定的にロウ電位を書き込む
ことができる。
スタTr1のボディ領域と、ビット線ＢＬに接続されてい
る拡散層とノードf間に存在するｐｎ接合は順方向にバ
イアスされるので、ボディ領域にあるホールが吐き出さ
れ、トランジスタTr1のボディ電位Vbody１は更に低下す
る。同時に、ノードfの電位は−Vccに漸近していく。な
お、トランジスタTr2の状態がオフである為に、ノード
ｆはフローティング状態となって、トランジスタTr1に
はチャネル電流がほとんど流れず、ボディ領域のホール
は効果的に引き抜かれて、安定的にロウ電位を書き込む
ことができる。
【００３３】その後、時刻ｔ13においてワード線ＷＬを
Vssへ、ワード線／ＷＬをVccに変化させると、トランジ
スタTr1のボディ電位Vbody１は低下する。そして、直後
の時刻ｔ14においてビット線を−Vccより例えばVssに変
化させることでデータの書き込み動作が終了する。
Vssへ、ワード線／ＷＬをVccに変化させると、トランジ
スタTr1のボディ電位Vbody１は低下する。そして、直後
の時刻ｔ14においてビット線を−Vccより例えばVssに変
化させることでデータの書き込み動作が終了する。
【００３４】この際にも、前述の容量結合によりボディ
電位Vbody１は上昇する。
電位Vbody１は上昇する。
【００３５】なお、図４で説明したとおり、ビット線Ｂ
Ｌの電位変化を、ワード線ＷＬやワード線／ＷＬの電位
変化より先に行っても良い。
Ｌの電位変化を、ワード線ＷＬやワード線／ＷＬの電位
変化より先に行っても良い。
【００３６】以上の様な制御を行うことにより、ビット
線の電圧を例えば−1Vとしたとき、ボディ領域との間の
ｐｎ接合は順方向にバイアスされているので、瞬時にボ
ディの電位は約−0.5Vまで変位することが可能となっ
て、データ“0”を書き込む際のマージン向上を達成し
ている。
線の電圧を例えば−1Vとしたとき、ボディ領域との間の
ｐｎ接合は順方向にバイアスされているので、瞬時にボ
ディの電位は約−0.5Vまで変位することが可能となっ
て、データ“0”を書き込む際のマージン向上を達成し
ている。
【００３７】以上の書き込み動作例においては、第１の
ワード線と第２のワード線を同期させて、それぞれ相補
的な電位が与えられる例を示したが、各ワード線での電
位変化を非同期で制御することもできる。
ワード線と第２のワード線を同期させて、それぞれ相補
的な電位が与えられる例を示したが、各ワード線での電
位変化を非同期で制御することもできる。
【００３８】次に、データ読み出しについて説明する。
データを読み出すには、記憶されたデータによるトラン
ジスタTr1の素子しきい電圧の差に基づく電流値の差
を、例えば電流センス型のセンスアンプを用いて検知す
ることによって行う。
データを読み出すには、記憶されたデータによるトラン
ジスタTr1の素子しきい電圧の差に基づく電流値の差
を、例えば電流センス型のセンスアンプを用いて検知す
ることによって行う。
【００３９】図６は記憶データの内容によってデータ読
み出し時のドレイン電流が変化する様子を示すグラフで
あり、横軸はゲート電位Vg、縦軸はドレイン電流の対数
を示している。このグラフから明らかなように、同じド
レイン電流を流すのに必要なゲート電圧は、データ
“1”が書き込まれたトランジスタTr1よりもデータ
“0”が書き込まれたトランジスタTr1の方が高い。した
がって、データ“1”が書き込まれたトランジスタTr1の
しきい値は低下し、“0”が書き込まれたトランジスタT
r1しきい電圧は上昇する。このため、破線で示された所
定のワード線電位を用いてデータ読み出しを行うと、デ
ータ“1”が書き込まれたトランジスタTr1のドレイン電
流はデータ“0”が書き込まれたトランジスタTr1のドレ
イン電流よりも高い値となる。これらの電流値の差を検
知することによりデータ“1”とデータ“0”の判定を行
うことができる。
み出し時のドレイン電流が変化する様子を示すグラフで
あり、横軸はゲート電位Vg、縦軸はドレイン電流の対数
を示している。このグラフから明らかなように、同じド
レイン電流を流すのに必要なゲート電圧は、データ
“1”が書き込まれたトランジスタTr1よりもデータ
“0”が書き込まれたトランジスタTr1の方が高い。した
がって、データ“1”が書き込まれたトランジスタTr1の
しきい値は低下し、“0”が書き込まれたトランジスタT
r1しきい電圧は上昇する。このため、破線で示された所
定のワード線電位を用いてデータ読み出しを行うと、デ
ータ“1”が書き込まれたトランジスタTr1のドレイン電
流はデータ“0”が書き込まれたトランジスタTr1のドレ
イン電流よりも高い値となる。これらの電流値の差を検
知することによりデータ“1”とデータ“0”の判定を行
うことができる。
【００４０】具体的には、判定に使用するゲート電位、
すなわちワード線電位として、通常の電源電圧の半分、
例えばＶcc／２を用いる。
すなわちワード線電位として、通常の電源電圧の半分、
例えばＶcc／２を用いる。
【００４１】図７はデータ“1”が書き込まれている場
合の読み出し動作波形を示すタイミングチャートであ
る。
合の読み出し動作波形を示すタイミングチャートであ
る。
【００４２】ここでは、非選択時にビット線は Vcc／２
にプリチャージされており、読み出し開始の時刻ｔ21で
選択されたメモリセルは、ワード線ＷＬと／ＷＬが共に
Vcc／２に設定される。このとき、トランジスタTr1のボ
ディ電位Vbody１が上昇していることに伴い、ビット線
へ流れる電流が大きくなってビット線電位ＢＬが上昇す
ることを検出してデータ“1”と判定することができ
る。
にプリチャージされており、読み出し開始の時刻ｔ21で
選択されたメモリセルは、ワード線ＷＬと／ＷＬが共に
Vcc／２に設定される。このとき、トランジスタTr1のボ
ディ電位Vbody１が上昇していることに伴い、ビット線
へ流れる電流が大きくなってビット線電位ＢＬが上昇す
ることを検出してデータ“1”と判定することができ
る。
【００４３】一方、図８はデータ“0”が書き込まれて
いる場合の読み出し動作波形を示すタイミングチャート
である。図７の場合と同様に、ビット線がVcc／２にプ
リチャージされ、読み出し開始時刻ｔ31でワード線ＷＬ
と／ＷＬはVcc／２に設定される。しかし、トランジス
タTr1のボディ電位Vbody１が低下しているため、時刻ｔ
31後でもVbody１はマイナスとなっている。このため、
ビット線に流れる電流が図７の場合よりも小さく、ビッ
ト線電位ＢＬは低下する。これを検出してデータ“0”
と判定することができる。
いる場合の読み出し動作波形を示すタイミングチャート
である。図７の場合と同様に、ビット線がVcc／２にプ
リチャージされ、読み出し開始時刻ｔ31でワード線ＷＬ
と／ＷＬはVcc／２に設定される。しかし、トランジス
タTr1のボディ電位Vbody１が低下しているため、時刻ｔ
31後でもVbody１はマイナスとなっている。このため、
ビット線に流れる電流が図７の場合よりも小さく、ビッ
ト線電位ＢＬは低下する。これを検出してデータ“0”
と判定することができる。
【００４４】以上説明した実施の形態では、２つのｎＭ
ＯＳを用いた例で説明したが、２つのｐチャネルＭＯＳ
トランジスタ（ｐＭＯＳ）を採用しても同様に実現する
ことができる。ただし、ｎＭＯＳにおけるデータ“1”
の書き込みマージンはｐＭＯＳの場合よりも大きいの
で、ｎＭＯＳを採用した方が、同じ書き込み条件ならば
より小型化できる。
ＯＳを用いた例で説明したが、２つのｐチャネルＭＯＳ
トランジスタ（ｐＭＯＳ）を採用しても同様に実現する
ことができる。ただし、ｎＭＯＳにおけるデータ“1”
の書き込みマージンはｐＭＯＳの場合よりも大きいの
で、ｎＭＯＳを採用した方が、同じ書き込み条件ならば
より小型化できる。
【００４５】また、２つのトランジスタの導電型を互い
に逆のものとしたＣＭＯＳ構成とすることも可能であ
り、同様の効果を得ることができる。これについては後
述する。
に逆のものとしたＣＭＯＳ構成とすることも可能であ
り、同様の効果を得ることができる。これについては後
述する。
【００４６】さらに、トランジスタTr1とトランジスタT
r2の構成をそのままにし、ビット線とVssを逆に動作さ
せ、且つ、第２のワード線によりその信号タイミングを
制御することにより、トランジスタTr1のボディ領域に
データを書き込みながら、トランジスタTr2のボディに
も同様にデータを書き込むことにより、２つの素子で２
つのデータを保持することが可能となる。
r2の構成をそのままにし、ビット線とVssを逆に動作さ
せ、且つ、第２のワード線によりその信号タイミングを
制御することにより、トランジスタTr1のボディ領域に
データを書き込みながら、トランジスタTr2のボディに
も同様にデータを書き込むことにより、２つの素子で２
つのデータを保持することが可能となる。
【００４７】図９Ａ、９Ｂ、９Ｃ、９Ｄは、図１に示し
た半導体メモリ装置の製造方法の実施の一形態を示す工
程別素子断面図である。
た半導体メモリ装置の製造方法の実施の一形態を示す工
程別素子断面図である。
【００４８】先ず、シリコン半導体基板に酸素イオンを
イオン注入した後に熱処理を行って酸化層とその上のシ
リコン層を得るＳＩＭＯＸ(Separation by Implantatio
n ofOxygen)法又はシリコン半導体基板表面に、底面に
酸化膜を形成したシリコン板を貼り合わせる貼り合わせ
法等により、半導体基板１１上に例えばシリコン酸化膜
よりなる埋め込み酸化膜（ＢＯＸ：BuRIEd Oxide)１２
を介して形成されたＳＯＩ活性層１３を有するＳＯＩ構
造を得る。そして、このＳＯＩ活性層は、例えば熱酸化
法とNH4Fによるエッチングにより、例えば１５０ｎｍ程
度の所望膜厚まで薄膜化される。
イオン注入した後に熱処理を行って酸化層とその上のシ
リコン層を得るＳＩＭＯＸ(Separation by Implantatio
n ofOxygen)法又はシリコン半導体基板表面に、底面に
酸化膜を形成したシリコン板を貼り合わせる貼り合わせ
法等により、半導体基板１１上に例えばシリコン酸化膜
よりなる埋め込み酸化膜（ＢＯＸ：BuRIEd Oxide)１２
を介して形成されたＳＯＩ活性層１３を有するＳＯＩ構
造を得る。そして、このＳＯＩ活性層は、例えば熱酸化
法とNH4Fによるエッチングにより、例えば１５０ｎｍ程
度の所望膜厚まで薄膜化される。
【００４９】次に、図９Ａに示すように、ＳＯＩ活性層
１３を素子形成領域ごとに電気的に分離するために素子
分離領域１４を、例えば浅いトレンチを絶縁膜で埋め込
んだＳＴＩ(Shallow Trench Isolation)法により形成す
る。
１３を素子形成領域ごとに電気的に分離するために素子
分離領域１４を、例えば浅いトレンチを絶縁膜で埋め込
んだＳＴＩ(Shallow Trench Isolation)法により形成す
る。
【００５０】次に、素子しきい電圧を調整するために、
素子形成領域のＳＯＩ活性層１３に不純物を、例えばイ
オン注入法により例えばドーズ量１．５×１０−１２ｃ
ｍ− ２で導入する。
素子形成領域のＳＯＩ活性層１３に不純物を、例えばイ
オン注入法により例えばドーズ量１．５×１０−１２ｃ
ｍ− ２で導入する。
【００５１】続いて、図９Ｂに示すように、ＳＯＩ活性
層１３上にゲート絶縁膜となる絶縁膜１５を例えば熱酸
化法により形成する。さらに、その上に多結晶シリコン
１６をＣＶＤ(Chemical Vapor Deposition)法により２
００ｎｍの膜厚に堆積する。
層１３上にゲート絶縁膜となる絶縁膜１５を例えば熱酸
化法により形成する。さらに、その上に多結晶シリコン
１６をＣＶＤ(Chemical Vapor Deposition)法により２
００ｎｍの膜厚に堆積する。
【００５２】次に図９Ｃに示すように、レジスト等をマ
スクとして、例えば反応性イオンエッチング（ＲＩＥ：
Reactive Ion Etching)を用いてソース及びドレイン領
域上の多結晶シリコン１６をエッチング除去することに
よりパターニングし、ゲート電極１７を得る。
スクとして、例えば反応性イオンエッチング（ＲＩＥ：
Reactive Ion Etching)を用いてソース及びドレイン領
域上の多結晶シリコン１６をエッチング除去することに
よりパターニングし、ゲート電極１７を得る。
【００５３】これらのゲート電極１７をイオン注入マス
クとして、拡散層形成領域に、例えばイオン注入法によ
って不純物を導入する。その後、熱工程、例えばＲＴＡ
(Rapid Thermal Annealing)法を用いたアニールを行う
ことにより、イオン注入によって導入された不純物を活
性化する。
クとして、拡散層形成領域に、例えばイオン注入法によ
って不純物を導入する。その後、熱工程、例えばＲＴＡ
(Rapid Thermal Annealing)法を用いたアニールを行う
ことにより、イオン注入によって導入された不純物を活
性化する。
【００５４】その後、図９Ｄに示すように、層間絶縁膜
１８を堆積し、必要箇所にコンタクト孔を形成し、アル
ミニウム等の電極配線材料をこれらをのコンタクト孔を
埋め込むとともに層間絶縁膜１８の上に形成し、これを
パターニングして第１のワード線（ＷＬ）電極配線１
９、第２のワード線（／ＷＬ）電極配線２０、ビット線
電極配２１及びVss電極配線２２を形成して所望の部分
空乏型ＳＯＩ半導体装置を完成する。なお、配線は要求
仕様にしたがって多層配線とすることもできる。
１８を堆積し、必要箇所にコンタクト孔を形成し、アル
ミニウム等の電極配線材料をこれらをのコンタクト孔を
埋め込むとともに層間絶縁膜１８の上に形成し、これを
パターニングして第１のワード線（ＷＬ）電極配線１
９、第２のワード線（／ＷＬ）電極配線２０、ビット線
電極配２１及びVss電極配線２２を形成して所望の部分
空乏型ＳＯＩ半導体装置を完成する。なお、配線は要求
仕様にしたがって多層配線とすることもできる。
【００５５】図１０は以上の工程により形成された素子
の平面図であって、図９Ｄに示されたものと同じ構成要
素には同じ参照番号を付してある。
の平面図であって、図９Ｄに示されたものと同じ構成要
素には同じ参照番号を付してある。
【００５６】図１１Ａから図１１Ｅまでに、本発明にか
かる半導体メモリ装置の製造方法の他の実施の形態を示
す工程別断面図であって、ＣＭＯＳ型のメモリセル５０
を用いる例を示している。
かる半導体メモリ装置の製造方法の他の実施の形態を示
す工程別断面図であって、ＣＭＯＳ型のメモリセル５０
を用いる例を示している。
【００５７】先ず、ＳＩＭＯＸ(Separation by Implant
ation of Oxygen)法又は貼り合わせ法等により、半導体
基板５１上に例えばシリコン酸化膜よりなる埋め込み酸
化膜（BOX：BuＲＩＥd Oxide)５２を介して形成された
ＳＯＩ活性層５３を有するＳＯＩ構造を得る。そして、
このＳＯＩ活性層５３は、例えば熱酸化法とNH4Fによる
エッチングにより、例えば１５０ｎｍ程度の所望膜厚ま
で薄膜化される。
ation of Oxygen)法又は貼り合わせ法等により、半導体
基板５１上に例えばシリコン酸化膜よりなる埋め込み酸
化膜（BOX：BuＲＩＥd Oxide)５２を介して形成された
ＳＯＩ活性層５３を有するＳＯＩ構造を得る。そして、
このＳＯＩ活性層５３は、例えば熱酸化法とNH4Fによる
エッチングにより、例えば１５０ｎｍ程度の所望膜厚ま
で薄膜化される。
【００５８】次に、図１１Ａに示すように、ＳＯＩ活性
層１３を素子形成領域ごとに電気的に分離するためにト
レンチ形状の素子分離領域５４を、例えばＳＴＩ(Shall
ow Trench Isolation)法により形成する。
層１３を素子形成領域ごとに電気的に分離するためにト
レンチ形状の素子分離領域５４を、例えばＳＴＩ(Shall
ow Trench Isolation)法により形成する。
【００５９】次に、図１１Ｂに示すように、素子しきい
電圧を調整するために、素子形成領域のＳＯＩ活性層５
３に不純物を、例えばイオン注入法により導入する。こ
の実施の形態ではＣＭＯＳ構造を採用するため、時、導
入するイオンに合わせて導入領域以外の領域をマスクす
るレジスト５５を選択的に形成する。図１１ＢではｐＭ
ＯＳ形成領域に不純物を導入する様子を示しており、不
純物としてボロンイオンを例えばドーズ量１．５×１０
１３ｃｍ−２で導入する。同様のイオン注入工程がｎＭ
ＯＳ形成領域についても行われ、不純物としてリンイオ
ンを例えばドーズ量１．５×１０１３ｃｍ−２で導入す
る。
電圧を調整するために、素子形成領域のＳＯＩ活性層５
３に不純物を、例えばイオン注入法により導入する。こ
の実施の形態ではＣＭＯＳ構造を採用するため、時、導
入するイオンに合わせて導入領域以外の領域をマスクす
るレジスト５５を選択的に形成する。図１１ＢではｐＭ
ＯＳ形成領域に不純物を導入する様子を示しており、不
純物としてボロンイオンを例えばドーズ量１．５×１０
１３ｃｍ−２で導入する。同様のイオン注入工程がｎＭ
ＯＳ形成領域についても行われ、不純物としてリンイオ
ンを例えばドーズ量１．５×１０１３ｃｍ−２で導入す
る。
【００６０】その後、図１１Ｃに示すように、ＳＯＩ活
性層５３上にゲート絶縁膜５６を例えば熱酸化法により
形成する。さらに、その上に多結晶シリコン５７をＣＶ
Ｄ(Chemical Vapor Deposition)法により２００ｎｍの
膜厚に堆積する。
性層５３上にゲート絶縁膜５６を例えば熱酸化法により
形成する。さらに、その上に多結晶シリコン５７をＣＶ
Ｄ(Chemical Vapor Deposition)法により２００ｎｍの
膜厚に堆積する。
【００６１】次に図１１Ｄに示すように、レジスト等を
マスクとして、例えば反応性イオンエッチング（ＲＩ
Ｅ：Reactive Ion Etching)を用いてソース及びドレイ
ン領域上の多結晶シリコン５７をエッチング除去するこ
とによりパターニングし、ゲート電極５８を得る。
マスクとして、例えば反応性イオンエッチング（ＲＩ
Ｅ：Reactive Ion Etching)を用いてソース及びドレイ
ン領域上の多結晶シリコン５７をエッチング除去するこ
とによりパターニングし、ゲート電極５８を得る。
【００６２】これらのゲート電極５８をイオン注入マス
クとして、拡散層形成領域に、例えばイオン注入法によ
って不純物を導入する。この場合、ｐＭＯＳとｎＭＯＳ
では導入するイオンが異なるため、図１１Ｅに示される
ｐＭＯＳの拡散層を形成する場合には、ｎＭＯＳ領域は
レジスト５９でマスクされ、例えばボロンイオンがドー
ズ量３×１０１５ｃｍ−２で注入される。同様に、ｎＭ
ＯＳの拡散層を形成する場合にはｐＭＯＳ領域がレジス
トでマスクされ、例えばリンイオンがドーズ量３×１０
１５ｃｍ−２で注入されることになる。その後、熱工
程、例えばＲＴＡ(Rapid Thermal Annealing)法を用い
たアニールを行うことにより、イオン注入によって導入
された不純物を活性化してソース、ドレインとなる高濃
度不純物拡散層が形成される。
クとして、拡散層形成領域に、例えばイオン注入法によ
って不純物を導入する。この場合、ｐＭＯＳとｎＭＯＳ
では導入するイオンが異なるため、図１１Ｅに示される
ｐＭＯＳの拡散層を形成する場合には、ｎＭＯＳ領域は
レジスト５９でマスクされ、例えばボロンイオンがドー
ズ量３×１０１５ｃｍ−２で注入される。同様に、ｎＭ
ＯＳの拡散層を形成する場合にはｐＭＯＳ領域がレジス
トでマスクされ、例えばリンイオンがドーズ量３×１０
１５ｃｍ−２で注入されることになる。その後、熱工
程、例えばＲＴＡ(Rapid Thermal Annealing)法を用い
たアニールを行うことにより、イオン注入によって導入
された不純物を活性化してソース、ドレインとなる高濃
度不純物拡散層が形成される。
【００６３】その後、図１１Ｆに示すように、ソース領
域上、ドレイン領域上、及びゲート電極上に、シリサイ
ド６０、例えばCoSi2、を自己整合的に堆積させるサリ
サイド工程により形成する。
域上、ドレイン領域上、及びゲート電極上に、シリサイ
ド６０、例えばCoSi2、を自己整合的に堆積させるサリ
サイド工程により形成する。
【００６４】続いて層間絶縁膜６１を堆積させ、必要箇
所にコンタクト孔６２を形成し、アルミニウム等の電極
配線材料６３を蒸着してこれらのコンタクト孔６２を埋
め込むとともに層間絶縁膜６０の上に形成する。層間絶
縁膜６０上の電極配線材料をパターニングして第１のワ
ード線（ＷＬ）電極配線６４、第２のワード線（／Ｗ
Ｌ）電極配線（図示せず）、ビット線ＢＬの電極配６５
及びVss電極配線６６を形成して所望の部分空乏型ＳＯ
Ｉ半導体装置を完成する。この半導体装置では、ｎＭＯ
Ｓの拡散層をビット線に、ｐＭＯＳの拡散層をVss電源
線に接続している。
所にコンタクト孔６２を形成し、アルミニウム等の電極
配線材料６３を蒸着してこれらのコンタクト孔６２を埋
め込むとともに層間絶縁膜６０の上に形成する。層間絶
縁膜６０上の電極配線材料をパターニングして第１のワ
ード線（ＷＬ）電極配線６４、第２のワード線（／Ｗ
Ｌ）電極配線（図示せず）、ビット線ＢＬの電極配６５
及びVss電極配線６６を形成して所望の部分空乏型ＳＯ
Ｉ半導体装置を完成する。この半導体装置では、ｎＭＯ
Ｓの拡散層をビット線に、ｐＭＯＳの拡散層をVss電源
線に接続している。
【００６５】図１２に以上のように形成されたメモリセ
ル５０の平面図を示す。これはＣＭＯＳ型のメモリセル
であるため、第１の実施の形態の場合のように、第２の
ワード線を第１のワード線から電気的に分離する必要は
なく、ｎＭＯＳとｐＭＯＳで同一のゲート電極６４を共
有することが可能となる。
ル５０の平面図を示す。これはＣＭＯＳ型のメモリセル
であるため、第１の実施の形態の場合のように、第２の
ワード線を第１のワード線から電気的に分離する必要は
なく、ｎＭＯＳとｐＭＯＳで同一のゲート電極６４を共
有することが可能となる。
【００６６】なお、本発明は実施の形態に示した素子形
成プロセスや、デバイスパラメータに限定されることは
なく適宜変更して実施することができる。例えば、前述
した実施の形態では配線は単層となっているが、要求仕
様にしたがって多層配線とすることもできる。その場
合、上層の配線層形成のために再度層間絶縁膜の形成、
コンタクト孔形成、電極材料の蒸着、パターニングの工
程を繰り返すことになる。
成プロセスや、デバイスパラメータに限定されることは
なく適宜変更して実施することができる。例えば、前述
した実施の形態では配線は単層となっているが、要求仕
様にしたがって多層配線とすることもできる。その場
合、上層の配線層形成のために再度層間絶縁膜の形成、
コンタクト孔形成、電極材料の蒸着、パターニングの工
程を繰り返すことになる。
【００６７】また、実施の形態ではＳＯＩ基板を用いた
ｎＭＯＳＦＥＴやＣＭＯＳＦＥＴを用いて説明を行った
が、これに限定されることはなく、例えばｐＭＯＳＦＥ
Ｔや、ＳＯＳ(Silicon On Sapphire)等の基板を用いる
ことが可能である。
ｎＭＯＳＦＥＴやＣＭＯＳＦＥＴを用いて説明を行った
が、これに限定されることはなく、例えばｐＭＯＳＦＥ
Ｔや、ＳＯＳ(Silicon On Sapphire)等の基板を用いる
ことが可能である。
【００６８】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
で、種々変形して実施することができる。
【００６９】
【発明の効果】上述したように本発明によれば、メモリ
セルを２つのトランジスタを直列接続して構成してお
り、キャパシタが不要で高集積化が可能な特徴を生かす
とともに安定的にデータを書き込むことを可能としてい
る。
セルを２つのトランジスタを直列接続して構成してお
り、キャパシタが不要で高集積化が可能な特徴を生かす
とともに安定的にデータを書き込むことを可能としてい
る。
【００７０】また、本発明によれば、キャパシタを必要
としない、ＭＩＳ型素子のみで構成されるDRAM素子を容
易に製造することが可能となる。
としない、ＭＩＳ型素子のみで構成されるDRAM素子を容
易に製造することが可能となる。
【図１】本発明にかかる半導体メモリ装置に用いられる
メモリセルの実施の一形態による基本的概念を示す模式
図である。
メモリセルの実施の一形態による基本的概念を示す模式
図である。
【図２】図１に示したメモリセルを複数個用いてメモリ
セルアレイを形成した模様を示す概略接続図である。
セルアレイを形成した模様を示す概略接続図である。
【図３】図１に示したメモリセルを複数個用いてメモリ
セルアレイを形成した模様を示す接続概略図である。
セルアレイを形成した模様を示す接続概略図である。
【図４】選択されたメモリセルにデータ“1”を書き込
む際の動作を示すタイミングチャートである。
む際の動作を示すタイミングチャートである。
【図５】選択されたメモリセルにデータ“0”を書き込
む場合の動作を示すタイミングチャートである。
む場合の動作を示すタイミングチャートである。
【図６】記憶データの内容によってデータ読み出し時の
ドレイン電流が変化する様子を示すグラフである。
ドレイン電流が変化する様子を示すグラフである。
【図７】データ“1”が書き込まれている場合の読み出
し動作波形を示すタイミングチャートである。
し動作波形を示すタイミングチャートである。
【図８】データ“0”が書きこまれている場合の読み出
し動作波形を示すタイミングチャートである。
し動作波形を示すタイミングチャートである。
【図９Ａ】図１に示した半導体メモリ装置を製造する本
発明にかかる製造方法の実施の一形態における一工程を
示す素子断面図である。
発明にかかる製造方法の実施の一形態における一工程を
示す素子断面図である。
【図９Ｂ】図９Ａに続く工程を示す素子断面図である。
【図９Ｃ】図９Ｂに続く工程を示す素子断面図である。
【図９Ｄ】図９Ｃに続く工程を示す素子断面図である。
【図１０】図９Ａ〜図９Ｄの工程により形成された素子
の平面図である。
の平面図である。
【図１１Ａ】本発明にかかる半導体メモリ装置の製造方
法の他の実施の形態における一工程を示す素子断面図で
ある。
法の他の実施の形態における一工程を示す素子断面図で
ある。
【図１１Ｂ】図１１Ａに続く工程を示す素子断面図であ
る。
る。
【図１１Ｃ】図１１Ｂに続く工程を示す素子断面図であ
る。
る。
【図１１Ｄ】図１１Ｃに続く工程を示す素子断面図であ
る。
る。
【図１１Ｅ】図１１Ｄに続く工程を示す素子断面図であ
る。
る。
【図１１Ｆ】図１１Ｅに続く工程を示す素子断面図であ
る。
る。
【図１２】図１１Ａ〜図１１Ｄの工程により形成された
素子の平面図である。
素子の平面図である。
【図１３】従来のＳＯＩ素子を用いたメモリセルの基本
構成を示す回路図である。
構成を示す回路図である。
１０、５０、１００ メモリセル
１１、５１ シリコン基板
１２、５２ 埋め込み酸化膜
１３、５３ ＳＯＩ活性層
１４、５４ 素子分離領域
１５、５６ 絶縁膜
１７、５８ ゲート電極
１９、２０、ＷＬ ワード線
２１、２２、ＢＬ ビット線
５５、５９ レジスト（イオン注入マスク）
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/108 Ｇ１１Ｃ 11/34 ３５２Ｂ
29/786
Ｆターム(参考） 5F048 AB01 AC03 BA16 BF06 BF16
5F083 AD69 HA02 JA35 PR36
5F110 AA04 BB04 BB06 CC02 DD04
DD05 DD13 EE03 EE05 EE09
EE14 EE24 EE38 EE45 FF02
FF23 GG02 GG12 GG24 GG30
GG32 GG34 GG52 HJ01 HJ13
HJ23 HK05 HL03 NN02 NN33
NN62 NN65 QQ11 QQ17
5M024 AA40 AA50 AA54 BB02 BB12
BB36 CC02 CC50 CC70 HH01
LL11 PP01 PP03 PP04 PP05
PP07 PP09
Claims (20)
- 【請求項１】絶縁膜上に形成された半導体層と、 前記半導体層内に形成された第１および第２のトランジ
スタが直列接続されたメモリセルが複数個マトリックス
状に配置形成され、前記メモリセルの一方側が接続され
たビット線に接続され、他方側に基準電位を与えられた
メモリセルアレイと、 を備えた半導体メモリ装置。 - 【請求項２】前記トランジスタがＭＩＳ型部分空乏化ト
ランジスタであることを特徴とする請求項１に記載の半
導体メモリ装置。 - 【請求項３】前記第１および第２のトランジスタが同一
導電型であり、前記第１のトランジスタのゲートには第
１のワード線が接続され、前記第２のトランジスタのゲ
ートには前記第１のワード線と対になる逆論理の第２の
ワード線が接続されたことを特徴とする請求項１または
２に記載の半導体メモリ装置。 - 【請求項４】前記ワード線と前記逆論理のワード線は同
期して状態が変化するように制御されるものであること
を特徴とする請求項３に記載の半導体メモリ装置。 - 【請求項５】前記ワード線と前記逆論理のワード線の一
方の状態変化から所定遅延時間後に他方の状態変化を生
ずるものであることを特徴とする請求項３に記載の半導
体メモリ装置。 - 【請求項６】前記第１のワード線と第２のワード線との
間に信号レベルを反転させるインバータが設けられたこ
とを特徴とする請求項３に記載の半導体メモリ装置。 - 【請求項７】前記同一導電型のトランジスタはｎチャネ
ル型であることを特徴とする請求項３に記載の半導体メ
モリ装置。 - 【請求項８】前記第１のトランジスタと前記第２のトラ
ンジスタとは互いに逆導電型であり、前記第１のトラン
ジスタおよび前記第２のトランジスタのゲートには共通
のワード線が接続されたことを特徴とする請求項１また
は２に記載の半導体メモリ装置。 - 【請求項９】第１および第２のトランジスタでなるメモ
リセルが素子分離領域で囲まれた領域内に形成されたも
のであることを特徴とする請求項１または２に記載の半
導体メモリ装置。 - 【請求項１０】前記絶縁膜および前記半導体層は半導体
基板上に形成されたものであることを特徴とする請求項
１または２に記載の半導体メモリ装置。 - 【請求項１１】前記絶縁膜および前記半導体層は絶縁基
板上の半導体層であることを特徴とする請求項１または
２に記載の半導体メモリ装置。 - 【請求項１２】前記素子分離領域がトレンチ型素子分離
膜であることを特徴とする請求項１または２に記載の半
導体メモリ装置。 - 【請求項１３】絶縁膜上に形成された半導体層と、 前記半導体層内に形成された第１および第２のトランジ
スタが直列接続されたメモリセルが複数個マトリックス
状に配置形成され、前記メモリセルの一方側がビット線
に接続され、他方側に基準電位を与えられたメモリセル
アレイとを備え、 選択されたメモリセル中の一方のトランジスタのボディ
領域への電荷注入および吐き出しの制御によりしきい値
を制御し、これによりデータの記憶を行うことを特徴と
する半導体メモリ装置。 - 【請求項１４】前記トランジスタがＭＩＳ型部分空乏化
トランジスタであることを特徴とする請求項１３に記載
の半導体メモリ装置。 - 【請求項１５】前記部分空乏化トランジスタのボディ領
域への電荷注入はチャネル電流が流れることにより発生
するインパクトイオンにより行われることを特徴とする
請求項１４に記載の半導体メモリ装置。 - 【請求項１６】半導体基板上に酸化層とシリコン活性層
を積層し、 前記シリコン活性層を素子形成領域ごとに分離する素子
分離領域を前記シリコン活性層とほぼ同一平面をなすよ
うに形成し、 前記シリコン活性層上にゲート電極材料を堆積させてパ
ターニングすることにより、対となる２つのトランジス
タのゲート電極を近接させて形成し、 前記ゲート電極をイオン注入マスクとして拡散層形成領
域に所定のイオンを注入し、 熱工程により注入されたイオンを活性化することによ
り、前記対となるトランジスタを形成し、 前記対となるトランジスタのうち、一方側のゲート電極
に接続された第１のゲート線および他方側のゲート電極
に接続された第２のゲート線を形成する、 半導体メモリ装置の製造方法。 - 【請求項１７】前記対となるトランジスタがＭＩＳ型部
分空乏化トランジスタであることを特徴とする請求項１
６に記載の半導体メモリ装置の製造方法。 - 【請求項１８】前記半導体基板上への酸化層とシリコン
活性層の積層は、シリコン半導体基板に酸素イオンをイ
オン注入し、 続いて熱処理を行うことにより得られることを特徴とす
る請求項１６に記載の半導体メモリ装置の製造方法。 - 【請求項１９】前記半導体基板上への酸化層とシリコン
活性層の積層は、底面に酸化層を有するシリコン活性層
を前記シリコン半導体基板上に貼り付けるものであるこ
とを特徴とする請求項１６に記載の半導体メモリ装置の
製造方法。 - 【請求項２０】前記シリコン活性層はエッチングにより
所望厚さまで薄膜化されることを特徴とする請求項１６
に記載の半導体メモリ装置の製造方法。
Priority Applications (6)
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|---|---|---|---|
| JP2001381458A JP3808763B2 (ja) | 2001-12-14 | 2001-12-14 | 半導体メモリ装置およびその製造方法 |
| US10/075,464 US7081653B2 (en) | 2001-12-14 | 2002-02-15 | Semiconductor memory device having mis-type transistors |
| TW091124317A TW563242B (en) | 2001-12-14 | 2002-10-22 | Semiconductor memory device and manufacturing method thereof |
| KR10-2002-0079536A KR100532894B1 (ko) | 2001-12-14 | 2002-12-13 | 반도체 메모리 장치 및 그 제조 방법 |
| CNB021560749A CN1263154C (zh) | 2001-12-14 | 2002-12-13 | 半导体存储器及其制造方法 |
| US11/369,041 US20060157738A1 (en) | 2001-12-14 | 2006-03-07 | Semiconductor memory device and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001381458A JP3808763B2 (ja) | 2001-12-14 | 2001-12-14 | 半導体メモリ装置およびその製造方法 |
Publications (2)
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|---|---|
| JP2003188279A true JP2003188279A (ja) | 2003-07-04 |
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| JP (1) | JP3808763B2 (ja) |
| KR (1) | KR100532894B1 (ja) |
| CN (1) | CN1263154C (ja) |
| TW (1) | TW563242B (ja) |
Cited By (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7795651B2 (en) | 2007-02-02 | 2010-09-14 | Samsung Electronics Co., Ltd. | One transistor DRAM device and method of forming the same |
| JP5027503B2 (ja) * | 2004-06-09 | 2012-09-19 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US8467244B2 (en) | 2007-04-27 | 2013-06-18 | Samsung Electronics Co., Ltd. | Multi-chip semiconductor devices having non-volatile memory devices therein |
| WO2022208587A1 (ja) * | 2021-03-29 | 2022-10-06 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体素子を用いたメモリ装置と、その製造方法 |
| WO2022208658A1 (ja) * | 2021-03-30 | 2022-10-06 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | メモリ素子を有する半導体装置 |
| WO2022215157A1 (ja) * | 2021-04-06 | 2022-10-13 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | メモリ素子を有する半導体装置 |
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| WO2022219767A1 (ja) * | 2021-04-15 | 2022-10-20 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | メモリ素子を有する半導体装置 |
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| US11968822B2 (en) | 2021-07-09 | 2024-04-23 | Unisantis Electronics Singapore Pte. Ltd. | Memory device using semiconductor element |
| WO2024089809A1 (ja) * | 2022-10-26 | 2024-05-02 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体素子を用いたメモリ装置の製造方法 |
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Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003257178A (ja) * | 2002-03-06 | 2003-09-12 | Matsushita Electric Ind Co Ltd | 半導体メモリ装置 |
| KR100481868B1 (ko) * | 2002-11-26 | 2005-04-11 | 삼성전자주식회사 | 누설전류를 방지하는 소자 분리 구조를 갖는 변형된 에스오아이 기판 및 그 제조 방법 |
| JP4822791B2 (ja) * | 2005-10-04 | 2011-11-24 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| KR100852456B1 (ko) * | 2007-01-25 | 2008-08-14 | 삼성전자주식회사 | 반도체 장치 및 그 형성 방법 |
| KR100891329B1 (ko) * | 2007-01-26 | 2009-03-31 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US7847338B2 (en) | 2007-10-24 | 2010-12-07 | Yuniarto Widjaja | Semiconductor memory having both volatile and non-volatile functionality and method of operating |
| JP2009170718A (ja) * | 2008-01-17 | 2009-07-30 | Toshiba Corp | 半導体装置 |
| KR101049600B1 (ko) * | 2008-12-23 | 2011-07-14 | 주식회사 하이닉스반도체 | 비활성 트랜지스터를 이용한 셀 격리 구조를 포함하는 반도체 메모리 소자 |
| JP5631607B2 (ja) * | 2009-08-21 | 2014-11-26 | 株式会社東芝 | マルチチップモジュール構造を有する高周波回路 |
| US8680619B2 (en) * | 2010-03-16 | 2014-03-25 | Taiwan Semiconductor Manufacturing Compnay, Ltd. | Method of fabricating hybrid impact-ionization semiconductor device |
| US8582359B2 (en) | 2010-11-16 | 2013-11-12 | Zeno Semiconductor, Inc. | Dual-port semiconductor memory and first-in first-out (FIFO) memory having electrically floating body transistor |
| US9230651B2 (en) | 2012-04-08 | 2016-01-05 | Zeno Semiconductor, Inc. | Memory device having electrically floating body transitor |
| KR102059884B1 (ko) | 2012-02-16 | 2019-12-27 | 제노 세미컨덕터, 인크. | 두개의 트랜지스터로 구성된 메모리셀과 그 동작 방법 |
| FR2990553B1 (fr) * | 2012-05-09 | 2015-02-20 | Soitec Silicon On Insulator | Injection fet complementaire pour une cellule a corps flottant |
| US9281022B2 (en) | 2013-07-10 | 2016-03-08 | Zeno Semiconductor, Inc. | Systems and methods for reducing standby power in floating body memory devices |
| CN106158804B (zh) | 2015-04-02 | 2018-11-16 | 台达电子工业股份有限公司 | 一种半导体封装结构及其半导体功率器件 |
| KR20230124701A (ko) | 2020-12-25 | 2023-08-25 | 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 | 반도체 소자를 사용한 메모리 장치 |
| WO2022219703A1 (ja) | 2021-04-13 | 2022-10-20 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体素子を用いたメモリ装置 |
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| WO2022234656A1 (ja) | 2021-05-07 | 2022-11-10 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体素子を有するメモリ装置 |
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Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS627149A (ja) | 1985-07-03 | 1987-01-14 | Agency Of Ind Science & Technol | 半導体装置における書込み、読出し方法 |
| JPS627150A (ja) | 1985-07-03 | 1987-01-14 | Agency Of Ind Science & Technol | 半導体装置における書込み、読出し方法 |
| US4722910A (en) * | 1986-05-27 | 1988-02-02 | Analog Devices, Inc. | Partially self-aligned metal contact process |
| US5162880A (en) * | 1989-09-27 | 1992-11-10 | Kabushiki Kaisha Toshiba | Nonvolatile memory cell having gate insulation film with carrier traps therein |
| JPH03171768A (ja) | 1989-11-30 | 1991-07-25 | Toshiba Corp | 半導体記憶装置 |
| JPH046875A (ja) * | 1990-04-24 | 1992-01-10 | Mitsubishi Materials Corp | シリコンウェーハ |
| JPH05110037A (ja) | 1991-10-14 | 1993-04-30 | Toshiba Corp | 半導体装置 |
| US5619446A (en) | 1992-01-10 | 1997-04-08 | Kawasaki Steel Corporation | Hierarchical encoder including timing and data detection devices for a content addressable memory |
| US5494857A (en) * | 1993-07-28 | 1996-02-27 | Digital Equipment Corporation | Chemical mechanical planarization of shallow trenches in semiconductor substrates |
| US5416041A (en) * | 1993-09-27 | 1995-05-16 | Siemens Aktiengesellschaft | Method for producing an insulating trench in an SOI substrate |
| US5448513A (en) | 1993-12-02 | 1995-09-05 | Regents Of The University Of California | Capacitorless DRAM device on silicon-on-insulator substrate |
| US5736435A (en) * | 1995-07-03 | 1998-04-07 | Motorola, Inc. | Process for fabricating a fully self-aligned soi mosfet |
| US5604700A (en) * | 1995-07-28 | 1997-02-18 | Motorola, Inc. | Non-volatile memory cell having a single polysilicon gate |
| US5693975A (en) * | 1995-10-05 | 1997-12-02 | Integrated Device Technology, Inc. | Compact P-channel/N-channel transistor structure |
| JPH09135030A (ja) | 1995-11-08 | 1997-05-20 | Hitachi Ltd | 半導体集積回路装置およびそれを用いたコンピュータシステム、ならびに半導体集積回路装置の製造方法 |
| US5863820A (en) * | 1998-02-02 | 1999-01-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integration of sac and salicide processes on a chip having embedded memory |
| US6160300A (en) * | 1999-01-26 | 2000-12-12 | Advanced Micro Devices, Inc. | Multi-layer gate conductor having a diffusion barrier in the bottom layer |
| JP3911901B2 (ja) * | 1999-04-09 | 2007-05-09 | 信越半導体株式会社 | Ｓｏｉウエーハおよびｓｏｉウエーハの製造方法 |
| US6265250B1 (en) * | 1999-09-23 | 2001-07-24 | Advanced Micro Devices, Inc. | Method for forming SOI film by laser annealing |
| US6534373B1 (en) * | 2001-03-26 | 2003-03-18 | Advanced Micro Devices, Inc. | MOS transistor with reduced floating body effect |
| US6602757B2 (en) * | 2001-05-21 | 2003-08-05 | International Business Machines Corporation | Self-adjusting thickness uniformity in SOI by high-temperature oxidation of SIMOX and bonded SOI |
-
2001
- 2001-12-14 JP JP2001381458A patent/JP3808763B2/ja not_active Expired - Fee Related
-
2002
- 2002-02-15 US US10/075,464 patent/US7081653B2/en not_active Expired - Fee Related
- 2002-10-22 TW TW091124317A patent/TW563242B/zh active
- 2002-12-13 CN CNB021560749A patent/CN1263154C/zh not_active Expired - Fee Related
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-
2006
- 2006-03-07 US US11/369,041 patent/US20060157738A1/en not_active Abandoned
Cited By (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5027503B2 (ja) * | 2004-06-09 | 2012-09-19 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US8168530B2 (en) | 2007-02-02 | 2012-05-01 | Samsung Electronics Co., Ltd. | Methods of forming one transistor DRAM devices |
| US7795651B2 (en) | 2007-02-02 | 2010-09-14 | Samsung Electronics Co., Ltd. | One transistor DRAM device and method of forming the same |
| US8467244B2 (en) | 2007-04-27 | 2013-06-18 | Samsung Electronics Co., Ltd. | Multi-chip semiconductor devices having non-volatile memory devices therein |
| WO2022208587A1 (ja) * | 2021-03-29 | 2022-10-06 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体素子を用いたメモリ装置と、その製造方法 |
| WO2022208658A1 (ja) * | 2021-03-30 | 2022-10-06 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | メモリ素子を有する半導体装置 |
| US11682443B2 (en) | 2021-04-06 | 2023-06-20 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor element memory device |
| WO2022215157A1 (ja) * | 2021-04-06 | 2022-10-13 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | メモリ素子を有する半導体装置 |
| WO2022215155A1 (ja) * | 2021-04-06 | 2022-10-13 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体素子を用いたメモリ装置 |
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| US11756603B2 (en) | 2021-04-15 | 2023-09-12 | Unisantis Electronics Singapore Pte. Ltd. | Memory-element-including semiconductor device |
| US11776609B2 (en) | 2021-04-15 | 2023-10-03 | Unisantis Electronics Singapore Pte. Ltd. | Memory-element-including semiconductor device |
| TWI816327B (zh) * | 2021-04-15 | 2023-09-21 | 新加坡商新加坡優尼山帝斯電子私人有限公司 | 具有記憶元件的半導體裝置 |
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| US11917807B2 (en) | 2021-06-22 | 2024-02-27 | Unisantis Electronics Singapore Pte. Ltd. | Memory device using semiconductor element |
| TWI824574B (zh) * | 2021-06-22 | 2023-12-01 | 新加坡商新加坡優尼山帝斯電子私人有限公司 | 使用半導體元件的記憶裝置 |
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| US11990204B2 (en) | 2021-07-06 | 2024-05-21 | Unisantis Electronics Singapore Pte. Ltd. | Memory device using semiconductor element |
| US11968822B2 (en) | 2021-07-09 | 2024-04-23 | Unisantis Electronics Singapore Pte. Ltd. | Memory device using semiconductor element |
| US11980022B2 (en) | 2021-08-03 | 2024-05-07 | Unisantis Electronics Singapore Pte. Ltd. | Memory device using semiconductor element |
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| WO2023148799A1 (ja) * | 2022-02-01 | 2023-08-10 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体素子を用いたメモリ装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
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