WO2023135631A1 - 半導体メモリ装置 - Google Patents

半導体メモリ装置 Download PDF

Info

Publication number
WO2023135631A1
WO2023135631A1 PCT/JP2022/000490 JP2022000490W WO2023135631A1 WO 2023135631 A1 WO2023135631 A1 WO 2023135631A1 JP 2022000490 W JP2022000490 W JP 2022000490W WO 2023135631 A1 WO2023135631 A1 WO 2023135631A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
conductor layer
semiconductor pillar
gate
gate conductor
Prior art date
Application number
PCT/JP2022/000490
Other languages
English (en)
French (fr)
Inventor
理一郎 白田
康司 作井
望 原田
Original Assignee
ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
理一郎 白田
康司 作井
望 原田
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ユニサンティス エレクトロニクス シンガポール プライベート リミテッド, 理一郎 白田, 康司 作井, 望 原田 filed Critical ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
Priority to PCT/JP2022/000490 priority Critical patent/WO2023135631A1/ja
Priority to TW112100270A priority patent/TWI839062B/zh
Priority to US18/151,973 priority patent/US20230225105A1/en
Publication of WO2023135631A1 publication Critical patent/WO2023135631A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells

Definitions

  • the present invention relates to semiconductor memory devices.
  • the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate. In contrast, the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see Patent Document 1 and Non-Patent Document 1, for example). For this reason, the SGT enables a higher density semiconductor device compared to a planar MOS transistor.
  • a DRAM Dynamic Random Access Memory
  • a PCM Phase Change Memory
  • Non-Patent Document 4 RRAM (Resistive Random Access Memory, see, for example, Non-Patent Document 4), MRAM (Magneto-resistive Random Access Memory, see, for example, Non-Patent Document 5) that changes the resistance by changing the direction of the magnetic spin by current ) can be highly integrated.
  • DRAM memory cell see Non-Patent Document 7 which is composed of one MOS transistor and does not have a capacitor.
  • the present application relates to a dynamic flash memory that does not have resistance change elements or capacitors and can be configured only with MOS transistors.
  • FIG. 10 shows the write operation of a DRAM memory cell composed of a single MOS transistor without the capacitor described above
  • FIG. 11 shows problems in operation
  • FIG. 10 shows the write operation of the DRAM memory cell.
  • FIG. 10(a) shows a "1" write state.
  • the memory cell is formed on the SOI substrate 101 and includes a source N + layer 103 (hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as an “N + layer”) to which a source line SL is connected.
  • a drain N + layer 104 to which the line BL is connected and a gate conductive layer 105 to which the word line WL is connected are formed by the floating body 102 of the MOS transistor 110a, and have no capacitor.
  • a single memory cell constitutes a DRAM.
  • the SiO 2 layer 101 of the SOI substrate is in contact directly below the floating body 102 .
  • the MOS transistor 110a When "1" is written to the memory cell composed of one MOS transistor 110a, the MOS transistor 110a is operated in the saturation region. That is, the electron channel 107 extending from the source N + layer 103 has a pinch-off point 108 and does not reach the drain N + layer 104 connected to the bit line. In this way, both the bit line BL connected to the drain N + layer 104 and the word line WL connected to the gate conductive layer 105 are set at a high voltage, and the gate voltage is set to about 1/2 of the drain voltage. , the electric field strength is maximized at the pinch-off point 108 near the drain N + layer 104 .
  • the floating body 102 is filled with the generated holes 106, and when the voltage of the floating body 102 becomes higher than that of the source N + layer 103 by Vb or more, the generated holes are discharged to the source N + layer 103.
  • Vb is the built-in voltage of the PN junction between the source N + layer 103 and the floating body 102 of the P layer, which is approximately 0.7V.
  • FIG. 10B shows the floating body 102 saturated with the generated holes 106 .
  • FIG. 10(c) shows how the "1" write state is rewritten to the "0" write state.
  • the voltage of the bit line BL is negatively biased, and the PN junction between the drain N + layer 104 and the floating body 102 of the P layer is forward biased.
  • the holes 106 previously generated in the floating body 102 in the previous cycle flow to the drain N + layer 104 connected to the bit line BL.
  • the capacitance CFB of the floating body 102 is composed of the capacitance CWL between the gate connected to the word line and the floating body 102, and the source N + layer 103 connected to the source line.
  • FIG. FIG. 12(a) shows a "1" write state
  • FIG. 12(b) shows a "0" write state.
  • Vb the floating body 102
  • the floating body 102 is pulled down to a negative bias when the word line returns to 0 V at the end of writing.
  • the potential difference margin between "1” and "0” cannot be made sufficiently large because the negative bias becomes even deeper. This small operating margin is a major problem of the present DRAM memory cell.
  • twin-transistor memory element in which one memory cell is formed using two MOS transistors in an SOI (Silicon on Insulator) layer (see Patent Documents 4 and 5, for example).
  • an N + layer which serves as a source or a drain and separates floating body channels of two MOS transistors, is formed in contact with an insulating layer.
  • the floating body channels of the two MOS transistors are electrically isolated by contacting the N + layer with the insulating layer.
  • a group of holes which are signal charges, accumulate in the floating body channel of one transistor.
  • the voltage of the floating body channel in which holes are accumulated changes greatly as shown in equation (2) by applying a pulse voltage to the gate electrode of the adjacent MOS transistor, as described above.
  • the operation margin between "1" and "0" during writing cannot be made sufficiently large (see, for example, Patent Document 15 and FIG. 8). .
  • JP-A-2-188966 JP-A-3-171768 Japanese Patent No. 3957774 US2008/0137394 A1 US2003/0111681 A1
  • Critoloveanu “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp. 179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F.
  • the semiconductor device of the present invention includes: a first impurity layer on the substrate; a first semiconductor pillar and a second semiconductor pillar, which are adjacent to the first impurity layer and stand vertically with respect to the substrate; a second impurity layer on top of the first semiconductor pillar; a third impurity layer on top of the second semiconductor pillar; a first gate insulating layer surrounding lower side surfaces of the first semiconductor pillar and the second semiconductor pillar; a second gate insulating layer surrounding upper side surfaces; a first gate conductor layer surrounding side surfaces of the first gate insulating layer; a second gate conductor layer surrounding side surfaces of the second gate insulating layer; with In plan view, in the first direction in which the second gate conductor layer extends, the midpoint of the first semiconductor pillar and the midpoint of the second semiconductor pillar are orthogonal to the first direction.
  • a vertical cross section of the first semiconductor pillar and a vertical cross section of the second semiconductor pillar in the first direction or the second direction partially overlap with each other when seen through in the vertical cross-sectional direction.
  • the wiring connected to the first impurity layer is a source line
  • the wiring connected to the second impurity layer and the third impurity layer is a bit line
  • the wiring connected to the first gate conductor layer is: a plate line
  • a wiring connected to the second gate conductor layer is a word line
  • the data erasing operation and the writing/holding operation are performed by voltages applied to the source line, the bit line, the first plate line, and the word line; (Second invention).
  • the first semiconductor pillar and the first gate conductor layer surrounding the second semiconductor pillars is connected between the semiconductor pillar groups, (third invention).
  • a first conductor layer made of a metal or an alloy provided on or covering the second impurity layer on the top of the first semiconductor pillar, and the second semiconductor pillar A second conductor layer made of a metal or alloy provided on or covering the third impurity layer on the top of the a first contact hole whose center point is shifted in the first direction with respect to the center point of the first semiconductor pillar in plan view and is in contact with the first conductor layer; and the second semiconductor.
  • a second contact hole whose center point is shifted in the first direction with respect to the center point of the pillar and which is in contact with the second conductor layer; a first bit wiring metal layer connected to the first conductor layer through the first contact hole and extending in the second direction; a second bit wiring metal layer connected to the conductor layer of and extending in the second direction; and in plan view, the second bit line metal layer overlaps the first conductor layer and part of the second conductor layer (fourth invention).
  • the first bit line metal layer and the second bit line metal layer have different heights in the vertical direction. (Fifth invention).
  • the first semiconductor pillar and the second semiconductor have a center point on a first line connecting the centers of the first semiconductor pillar and the second semiconductor pillar in plan view.
  • two or more of the first block regions are formed by using the first semiconductor pillar, the second semiconductor pillar, and the third semiconductor pillar as block regions. is provided in the direction in which the second gate conductor layer extends, In plan view, above the first conductor layer on the top of the first semiconductor pillar and the third conductor layer on the top of the third semiconductor pillar at the end of the adjacent block region, there is a first bit wiring metal layer; (7th invention).
  • the distance between the second gate conductor layer and the fourth gate conductor layer adjacent to the second gate conductor layer and connected to the second word line in plan view is , greater than half the thickness of the first gate conductor layer and the thickness of the second gate conductor layer; (8th invention).
  • a metal or alloy layer is provided inside the first impurity layer outside the second gate conductor layer in plan view, (9th invention).
  • the first gate capacitance between the first gate conductor layer and the first semiconductor pillar is the capacitance between the second gate conductor layer and the first semiconductor pillar. greater than the second gate capacitance; (10th invention).
  • FIG. 1 is a structural diagram of a memory device using a semiconductor element according to a first embodiment
  • FIG. FIG. 4 is a diagram for explaining an erase operation mechanism of the memory device using the semiconductor element according to the first embodiment
  • FIG. 4 is a diagram for explaining the write operation mechanism of the memory device using the semiconductor element according to the first embodiment
  • FIG. 4 is a diagram for explaining the read operation mechanism of the memory device using the semiconductor element according to the first embodiment
  • FIG. 4 is a diagram for explaining the read operation mechanism of the memory device using the semiconductor element according to the first embodiment
  • 1 is a diagram for explaining a memory device using a semiconductor element according to a first embodiment
  • FIG. FIG. 10 is a diagram for explaining a memory device using a semiconductor element according to a second embodiment
  • FIG. 11 is a diagram for explaining a memory device using a semiconductor element according to a third embodiment
  • FIG. FIG. 12 is a diagram for explaining a memory device using a semiconductor element according to a fourth embodiment
  • FIG. 12 is a diagram for explaining a memory device using a semiconductor element according to a fourth embodiment
  • FIG. 11 is a diagram for explaining a memory device using a semiconductor element according to a fifth embodiment
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor
  • FIG. 2 illustrates a read operation of a DRAM memory cell without a conventional capacitor
  • dynamic flash memory A memory device using semiconductor elements (hereinafter referred to as dynamic flash memory) according to the present invention will be described below with reference to the drawings.
  • FIG. 1 The structure, operation mechanism, and manufacturing method of the dynamic flash memory cell according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 5.
  • FIG. 1 The structure of a dynamic flash memory cell will be described with reference to FIG. Then, a data erasing mechanism will be described with reference to FIG. 2, a data writing mechanism will be described with reference to FIG. 3, and a data writing mechanism will be described with reference to FIG.
  • a dynamic flash memory in which memory cells are arranged two-dimensionally will be described with reference to FIG.
  • FIG. 1 shows the structure of a dynamic flash memory cell according to a first embodiment of the invention.
  • a silicon semiconductor pillar 2 having a conductivity type of P-type or i-type (intrinsic type) (“first semiconductor (hereinafter, a silicon semiconductor pillar is referred to as a ⁇ Si pillar''), one of which serves as a source and the other serves as a drain .
  • first semiconductor hereinafter, a silicon semiconductor pillar is referred to as a ⁇ Si pillar''
  • An example of a "first impurity layer” in the scope of claims) and an N + layer 3b (an example of a "second impurity layer” in the claims) are formed.
  • a portion of the Si pillar 2 between the N + layers 3 a and 3 b serving as the source and drain becomes a channel region 7 .
  • a first gate insulating layer 4a (which is an example of the "first gate insulating layer” in the claims) and a second gate insulating layer 4b (the “first gate insulating layer” in the claims) surround the channel region 7. 2) is formed.
  • the first gate insulating layer 4a and the second gate insulating layer 4b are in contact with or close to the N + layers 3a and 3b serving as the source and drain, respectively.
  • a first gate conductor layer 5a (which is an example of the "first gate conductor layer” in the scope of claims) and a second gate conductor layer 5a surround the first gate insulation layer 4a and the second gate insulation layer 4b.
  • a gate conductor layer 5b (which is an example of the "second gate conductor layer” in the claims) is formed respectively.
  • the first gate conductor layer 5 a and the second gate conductor layer 5 b are separated by an insulating layer 6 .
  • the channel region 7 As a result, from the N + layers 3a and 3b serving as the source and drain, the channel region 7, the first gate insulating layer 4a, the second gate insulating layer 4b, the first gate conductor layer 5a, and the second gate conductor layer 5b, A dynamic flash memory cell is formed.
  • the N + layer 3a serving as the source corresponds to the source line SL (an example of the “source line” in the claims), and the N + layer 3b serving as the drain corresponds to the bit line BL (the “bit line” in the claims).
  • the first gate conductor layer 5a corresponds to the plate line PL (which is an example of the "plate line” in the claims)
  • the second gate conductor layer 5b corresponds to the word lines WL (which is an example of the "plate line” in the claims).
  • WL which is an example of the "plate line” in the claims.
  • the gate capacitance of the first gate conductor layer 5a to which the plate line PL is connected is larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected. is desirable.
  • FIG. 2(a) shows a state in which the hole groups 10 generated by impact ionization in the previous cycle are stored in the channel region 7 before the erasing operation. and.
  • VERA is, for example, -3V.
  • V FB V ERA +Vb.
  • the threshold voltage of the second gate conductor layer 5b connected to this word line WL is increased.
  • the erased state of this channel region 7 is logical storage data "0".
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are examples for performing the erase operation, and other voltage conditions that enable the erase operation may be used.
  • FIG. 3 shows the write operation of the dynamic flash memory cell according to the first embodiment of the invention.
  • 0 V for example, is input to the N + layer 3a connected to the source line SL
  • 3 V for example, is input to the N + layer 3b connected to the bit line BL
  • the plate line PL 2 V for example, is input to the connected first gate conductor layer 5a
  • 5 V for example, is input to the second gate conductor layer 5b connected to the word line WL.
  • an annular inversion layer 12a is formed in the channel region 7 inside the first gate conductor layer 5a to which the plate line PL is connected, thereby forming the first gate.
  • the first N-channel MOS transistor region having conductor layer 5a is operated in the saturation region.
  • a pinch-off point 13 exists in the inversion layer 12a inside the first gate conductor layer 5a to which the plate line PL is connected.
  • the second N-channel MOS transistor region having the second gate conductor layer 5b connected to the word line WL is operated in the linear region.
  • an inversion layer 12b is formed all over the channel region 7 inside the second gate conductor layer 5b connected to the word line WL without any pinch-off point.
  • the inversion layer 12b formed entirely inside the second gate conductor layer 5b connected to the word line WL is a substantial drain of the second N-channel MOS transistor region having the second gate conductor layer 5b.
  • the channel region 7 between the first N-channel MOS transistor region having the first gate conductor layer 5a connected in series and the second N-channel MOS transistor region having the second gate conductor layer 5b The electric field is maximum at the boundary region of , and the impact ionization phenomenon occurs in this region. Since this region is the region on the source side viewed from the second N-channel MOS transistor region having the second gate conductor layer 5b connected to the word line WL, this phenomenon is called the source-side impact ionization phenomenon. Due to this source-side impact ionization phenomenon, electrons flow from the N + layer 3a connected to the source line SL toward the N + layer 3b connected to the bit line.
  • the generated hole group 10 is majority carriers in the channel region 7 and charges the channel region 7 with a positive bias. Since the N + layer 3a connected to the source line SL is at 0V, the channel region 7 is at the built-in voltage Vb (approximately 0 V) of the PN junction between the N + layer 3a connected to the source line SL and the channel region 7. .7V).
  • Vb approximately 0 V
  • the threshold voltages of the first N-channel MOS transistor region and the second N-channel MOS transistor region are lowered due to the substrate bias effect. Thereby, as shown in FIG. 3(c), the threshold voltage of the second N-channel MOS transistor region connected to the word line WL is lowered.
  • the write state of this channel area 7 is assigned to logical storage data "1".
  • FIGS. 4A and 4B The read operation of the dynamic flash memory cell according to the first embodiment of the present invention and the related memory cell structure will be described with reference to FIGS. 4A and 4B.
  • the read operation of the dynamic flash memory cell will be described with reference to FIGS. 4A(a) to (c).
  • FIG. 4A when channel region 7 is charged to built-in voltage Vb (approximately 0.7V), the threshold voltage of the N channel MOS transistor is lowered due to the substrate bias effect. This state is assigned to logical storage data "1".
  • FIG. 4(b) when the memory block selected before writing is in the erased state "0" in advance, the floating voltage V FB of the channel region 7 is V ERA +Vb.
  • a write operation randomly stores a write state of "1".
  • logical storage data of logical "0" and “1" are created for the word line WL.
  • FIG. 4(c) reading is performed by the sense amplifier using the level difference between the two threshold voltages for the word line WL
  • the gate capacitance of the second gate conductor layer 5b connected to the word line WL is preferably designed to be smaller than the gate capacitance of the first gate conductor layer 5a connected to the plate line PL. As shown in FIG. 4B(a), the length in the central axis direction of the first gate conductor layer 5a connected to the plate line PL is equal to the length in the central axis direction of the second gate conductor layer 5b connected to the word line WL.
  • FIG. 4B(b) shows an equivalent circuit of one cell of the dynamic flash memory of FIG. 4B(a).
  • FIG. 4B(c) shows the coupling capacity relationship of the dynamic flash memory.
  • CWL is the capacitance of the second gate conductor layer 5b
  • CPL is the capacitance of the first gate conductor layer 5a
  • CBL is the capacitance between the N + layer 3b serving as the drain and the channel region 7.
  • C SL is the capacitance of the PN junction between the N + layer 3 a serving as the source and the channel region 7 .
  • V ReadWL is the amplitude potential at the time of reading the word line WL.
  • ⁇ V FB can be reduced by reducing the contribution of C WL compared to the overall capacitance C PL +C WL +C BL +C SL of the channel region 7 .
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are examples for performing the read operation, and other voltage conditions that enable the read operation may be used.
  • FIG. (a) is a plan view
  • (b) is a vertical sectional view along line X1-X1' of (a).
  • more memory cells are formed two-dimensionally.
  • an N + layer 21 (an example of the "first impurity layer” in the claims) is formed on a P-layer substrate 20 (an example of the "substrate” in the claims).
  • Si pillars 23a (an example of the "first semiconductor pillar” in the claims), 23b, and 23c (an example of the "second semiconductor pillars” in the claims) are formed on the N + layer 21. ), 23d.
  • a SiO 2 layer 25 is formed on the N + layer 21 around the Si pillars 23a to 23d.
  • gate insulating layers 27a (which are an example of the "first gate insulating layer” in the scope of claims), 27b, and 27c (not shown in the drawings) surround the side surfaces of the Si pillars 23a to 23d. 27d (not shown).
  • first gate conductor layers 28a Surrounding the lower portions of the gate insulating layers 27a to 27d are first gate conductor layers 28a (which are examples of the "first gate conductor layer” in the claims) and 28b.
  • a first gate conductor layer 28a surrounds the gate insulating layers 27a, 27c, and a first gate conductor layer 28b surrounds the gate insulating layers 27b, 27d.
  • a second gate conductor layer 29a surrounds the gate insulating layers 27a to 27d and is separated from the first gate conductor layers 28a and 28b. is an example), and 29b.
  • a second gate conductor layer 29a surrounds the gate insulating layers 27a and 27c
  • a second gate conductor layer 29b surrounds the gate insulating layers 27b and 27d.
  • Contact holes 32a, 32b, 32c and 32d are formed in the insulating layer 31 on the N + layers 30a to 30d. Then, there is a metal wiring layer 33a connected to the N + layers 30a and 30b through the contact holes 32a and 32b, and a metal wiring layer 33b connected to the N + layers 30c and 30d through the contact holes 32c and 32d. .
  • the first gate conductor layers 28a and 28b and the second gate conductor layers 29a and 29b are arranged in the extending direction of the X1-X1' line and the X2-X2' line (the "second direction" in the claims). ) (which is an example) (which is an example of the “first direction” in the claims).
  • the W layer 22 is connected to a source line (an example of the "source line” in the claims), and the first gate conductor layer 28a is connected to the first plate line PL1 (an example of the "plate line” in the claims). ), the first gate conductor layer 28b is connected to the second plate line PL2, and the second gate conductor layer 29a is connected to the first word line WL1 (an example of the "word line” in the scope of claims). ), the second gate conductor layer 29b is connected to the second word line WL2, and the metal wiring layer 33a is connected to the first bit line BL1 (which is an example of the "bit line” in the claims). , the metal wiring layer 33b is connected to the second bit line BL2.
  • the center points of the Si pillars 23a and 23c are shifted in a direction parallel to the X1-X1' line and the X2-X2' line in plan view.
  • ⁇ be the angle formed by the common tangent line of the outer circumference of the Si pillar 23a and the outer circumference of the Si pillar 23c in plan view and the straight line parallel to Y1-Y1′.
  • the distance between the contacts between the Si pillar 23a and the common tangent line and the contact point between the Si pillar 23c and the common tangent line is defined as L (in the figure, the distance between the Si pillars 23b and 23d is shown for easy viewing). ing).
  • L is the distance between the center points of the Si pillars 23b and 23d.
  • M be the diameter of the Si pillar.
  • X be the distance between the outer circumference of the Si pillars 23a and 23b and the outer circumference of the gate conductor layers 29a and 29b.
  • S L cos ⁇ ⁇ (2X + M + L sin ⁇ ) (5)
  • L, X, and M are determined by the lithography method, the minimum value for processing such as etching, and the accuracy.
  • the positional relationship of the Si pillars 23a to 23d in a plan view is a vertical cross section of the Si pillar 23a along the line X1-X1′ passing through the center points of the Si pillars 23a and 23b and passing through the center points of the Si pillars 23c and 23d.
  • the vertical cross section of the Si pillar 23c along the line X2-X2' is arranged so that it partially overlaps when viewed from the direction of FIG. 5(b). The same applies to the positional relationship between the Si pillars 23b and 23d.
  • the vertical length of the first gate conductor layer 5a connected to the plate line PL is made longer than the vertical length of the first gate conductor layer 5b connected to the word line WL.
  • the addition of the plate line PL alone reduces the capacitive coupling ratio (C WL /(C PL +C WL +C BL +C SL )) of the word line WL to the channel region 7 .
  • the potential variation ⁇ V FB of the channel region 7 of the floating body becomes small.
  • the dynamic flash memory operation described in this embodiment can be performed even if the horizontal cross-sectional shape of the Si pillars 2, 23a to 23d is circular, elliptical, or rectangular. Circular, elliptical, and rectangular dynamic flash memory cells may also be mixed on the same chip.
  • an air gap or a low dielectric constant layer may be provided between the first gate conductor layers 28a and 28b and between the second gate conductor layers 29a and 29b in FIG. Also, the air gap and constant dielectric constant layer may be provided only between the second gate conductor layers 29a and 29b.
  • the thicker one is made larger. This results in first forming dummy material layers for the first gate conductor layers 28a, 28b and the second gate conductor layers 29a, 29b, and then removing the dummy material layers before removing the gate conductor layer material layers. can be implanted to form uniform first gate conductor layers 28a, 28b and second gate conductor layers 29a, 29b.
  • any one or all of the first gate conductor layer 5a and the second gate conductor layer 5b are divided into two or more in a plan view, and each of them is a plate line conductor and a word line conductor. As electrodes, they may be operated synchronously or asynchronously. This also provides dynamic flash memory operation.
  • one or both of the first gate conductor layer 5a and the second gate conductor layer 5b may be divided vertically. Each may operate synchronously or asynchronously. This also provides dynamic flash memory operation.
  • This embodiment provides the following features.
  • feature 1 In the operation of the dynamic flash memory cell according to the first embodiment of the present invention, the voltage of the word line WL fluctuates up and down during write and read operations. At this time, the plate line PL serves to reduce the capacitive coupling ratio between the word line WL and the channel region 7 . As a result, the influence of the voltage change in the channel region 7 when the voltage of the word line WL swings up and down can be significantly suppressed. As a result, the threshold voltage difference between the MOS transistor regions of the word line WL indicating logic "0" and "1" can be increased. This leads to increased operating margins for dynamic flash memory cells.
  • feature 2 As shown in FIG.
  • 1 gate conductor layer 28b and the Si pillars 23a and 23c surrounded by the second gate conductor layer 29b connected to the word line WL2 and standing apart from each other in plan view are X1-X1 ' and the vertical cross section of the Si pillar 23c along the X2-X2' line are arranged so as to partially overlap when viewed from the direction of FIG. 5(b). The same applies to the positional relationship between the Si pillars 23b and 23d.
  • the vertical cross section along the Y1-Y1′ line orthogonal to the X1-X1′ line passing through the center point of the Si pillar 23a and the vertical cross section along the Y2-Y2′ line of the Si pillar 23c are shown in FIG. They may be arranged so that they partially overlap when viewed from the direction of 5(b). In this case, it is possible to effectively reduce the memory cell area in the Y1-Y1' line and Y2-Y2' line directions. As a result, the dynamic flash memory cell can be highly integrated.
  • FIG. (a) is a plan view
  • (b) is a cross-sectional view taken along line X1-X1' of (a).
  • many memory cells are formed two-dimensionally.
  • the plate line PL1 is connected to the first gate conductor layer 28a, and the plate line PL2 is connected to the first gate conductor layer 28b.
  • the first gate conductor layers 28a and 28b separated in FIG. 5 are connected to form the third gate conductor layer 28c.
  • the first gate conductor layer 28c is connected to the plate line PL3.
  • a dynamic flash memory operates by operating the first gate conductor layer 28c of each memory cell with the same drive voltage.
  • FIG. (a) is a plan view
  • (b) is a sectional view taken along line Y2-Y2' of (a).
  • many memory cells are formed two-dimensionally.
  • the Si pillars 36a, 36b, 36c, and 36d are formed obliquely with respect to the XX' line and the Y2-Y2' line direction, which are perpendicular to each other in plan view. be.
  • a gate insulating layer 27A surrounds each of the Si pillars 36a to 36d. Surrounding the gate insulating layer 27A of each Si pillar, there is a first gate conductor layer 28A under the Si pillars 36a-36d. Then, there is a second gate conductor layer 29A surrounding the gate insulating layer 27A and above the Si pillars 36a to 36d.
  • N + layers 30A (not shown), 30B, 30C (not shown) and 30D (not shown) on top of the Si pillars 36a to 36d.
  • SiN silicon nitride
  • metal layers 37a (not shown), 37b, 37c (not shown) and 37d (not shown).
  • SiO 2 layer 31a covering the whole.
  • metal wiring layers 33B and 33D connected through contact holes 32B and 32D in the SiO 2 layer 31a on the metal layers 37b and 37d and extending in the XX' direction. Then there is an insulating layer 38 that covers the whole. Then, there are metal wiring layers 33A and 33C connected to metal layers 37a and 37d (not shown) through contact holes 32A and 32C and extending in the XX' direction.
  • the first gate conductor layer 28A is connected to the plate line PLa
  • the second gate conductor layer 29A is connected to the word line WLa
  • the metal wiring layers 33A-33D are connected to the bit lines BLa1-BLa4.
  • the metal wiring layer 33B overlaps the metal layers 37a and 37b
  • the metal wiring layer 33C overlaps the metal layers 37b and 37c
  • the metal wiring layer 33D overlaps the metal layers 37c and 37d.
  • FIG. 7 two cross sections intersecting the lines Y1-Y1′ and Y2-Y2′ passing through the respective center points of the Si pillars 36a and 36b and the outer peripheral lines of the Si pillars 36a and 36b are , are overlapped when viewed by projecting the cross section of FIG. 7(b). This relationship is the same between the Si pillars 36b and 36c and between the Si pillars 36c and 36d.
  • Si pillars 36a to 36d are formed within the width of the first gate conductor layer 28A and the second gate conductor layer 29A in the direction of the XX' line in plan view. Although the case is shown, four or more Si pillars may be arranged in the direction of the line connecting the center points of the Si pillars 36a to 36d.
  • the metal layers 37a-37d covering the N + layers 30A-30D may be formed to surround only the upper portions or only the side surfaces of the N + layers 30A-30D. With these, if at least a part of the contact holes 32A to 32D overlaps the metal layers 37a to 37d in plan view, the voltages of the bit lines BLa1 to BLa4 are uniformly applied to the N + layers 30A to 30D. .
  • the metal layers 37a to 37d may be formed of a single layer or multiple layers.
  • an alloy layer such as silicide may be used.
  • a silicide or metal layer may be provided inside the peripheries of the N + layers 30A to 30D.
  • the metal wiring layer 33B overlaps the Si pillars 36a and 36b
  • the metal wiring layer 33C overlaps the Si pillars 36b and 36c
  • the metal wiring layer 33D overlaps the Si pillars 36c and 36d.
  • Metal layers 37a to 37d covering the N + layers 30A to 30D or surrounding at least the upper surface or side surfaces are provided, and in plan view, from the center point of the Si pillar, the Y1-Y1' line and the Y2-Y2' line.
  • Contact holes 32A-32D in contact with the metal layers 37a-37d are provided in the upper or lower direction.
  • the voltages applied to the bit lines BLa1-BLa4 are uniformly applied to the N + layers 30A-30D. This allows for higher density and higher performance in dynamic flash memory.
  • FIGS. 8A and 8B A dynamic flash memory according to the fourth embodiment will be described with reference to FIGS. 8A and 8B.
  • (a) is a plan view of arranged memory cells.
  • (b) is a schematic plan view for making it easy to understand the arrangement relationship of the memory cells shown in (a).
  • the regions where the Si pillars 36a, 36b, 36c, and 36d are arranged are the same as shown in FIG.
  • the Si pillars 36e, 36f, 36g, and 36h are arranged in the same arrangement as the Si pillars 36a to 36d are located below in the Y-Y' line direction.
  • the metal wiring layer 33G connected to the metal layer 37g through the contact hole 32G and a wiring metal layer 33H connected to the metal layer 37h of the Si pillar 36h through the contact hole 32H.
  • the metal wiring layer 33E extending in the X-X' direction partially overlaps the metal layers 37d and 37e in plan view.
  • the metal wiring layer 33F partially overlaps the metal layers 37e and 37f in plan view.
  • the metal wiring layer 33G partially overlaps the metal layers 37f and 37g in plan view.
  • the metal wiring layer 33H partially overlaps the metal layers 37g and 37h in plan view.
  • the metal wiring layers 33E-33F are connected to the bit lines BLa5-BLa8.
  • FIG. 8B shows a schematic plan view that makes it easy to understand the arrangement relationship of the memory cells shown in FIG. 8A.
  • the distance between the center points of the adjacent Si pillars 36a to 36h is L
  • the pitch length of the Si pillars 36a to 36h in the XX′ direction is x
  • the pitch length of the Si pillars 36a to 36h in the YY′ direction is n ⁇
  • the shortest distance between the outer peripheral lines of the Si pillars is S
  • the pitch length between the bit line metal wiring layers is ⁇
  • the viewing angle between the XX' line and the straight line connecting the centers of the Si pillars 36a to 36d or the Si pillars 36e to 3h is ⁇
  • the shortest distance between the outer circumference of the Si pillar 36a or the Si pillar 36e and the metal wiring layer 29A along the XX′ line is g
  • X be the horizontal pitch of Si pillars 36a to 36h
  • X be the pitch of word line WL.
  • L H+S (6)
  • X L cos ⁇ (7)
  • W (n-1) Lcos ⁇ + H + 2g (8)
  • WL pitch W + Z (9)
  • f L sin ⁇ (10)
  • the effective single cell area SS is expressed by the following equation.
  • SS (W+Z) ⁇ /n (11)
  • x, n.phi., S, .phi., f, W, H, and g are determined by the lithography method, the minimum value in processing such as etching, and the accuracy. Therefore, by determining these, ⁇ that minimizes the cell area can be obtained. Therefore, it is desirable to arrange the Si pillars 36a to 36h near ⁇ that minimizes the cell area.
  • This embodiment provides the following features.
  • feature 1 In this embodiment, in plan view, the arrangement of the Si pillars 36a to 36h, the contact holes 32A to 32H, and the metal wiring layers 33A to 33H connected to the bit lines BLa1 to BLa8 is the same as the memory block shown in FIG. It has a relationship in which two are connected in a linear direction. By increasing the number of memory blocks, the number of Si pillars 36a to 36h connected to the metal electrode 29A connected to one word line WLa can be increased while maintaining high density of memory cells.
  • the shape of the Si pillars 36a to 36d in the plan view in FIG. 7 is circular, whereas in the present embodiment, the Si pillars 32A to 32D extend in the YY′ line direction as shown in FIG. It has an elliptical or rectangular shape. Others are the same as in FIG.
  • the Si pillars 32A to 32D are elliptical or rectangular extending in the YY' line direction, thereby increasing the distance between the metal wiring layers 33A to 33D connected to the bit lines BLa1 to BLa4.
  • the length of the contact holes 32A to 32D in the YY' direction can be increased. As a result, the degree of freedom in designing highly integrated memory cells can be increased.
  • the semiconductor pillars 2, 23a to 23d and 36a to 36h are formed in the above embodiment, the semiconductor pillars may be made of a semiconductor material other than Si. This also applies to other embodiments according to the present invention.
  • the Si pillars 12a to 12d in FIG. 5 are formed by forming a single crystal Si layer connected to the entire upper surface of the N + layer 21, and then using lithography and RIE (Reactive Ion Etching). It's okay.
  • the Si pillars 12a to 12d are formed by forming conductor layers or dummy layers that will become the first gate conductor layers 28a and 28b and the second gate conductor layers 29a and 29b, and then using the lithography method and the RIE method to form the P layer substrate.
  • a hole may be bored in a direction perpendicular to 20 and the Si pillars 12a to 12d may be formed in the hole by, for example, an epitaxial crystal growth method.
  • the Si pillars 12a to 12d may be formed by other methods. This also applies to other embodiments according to the present invention.
  • the N + layers 3a, 3b, 21, 30a to 30d in the first embodiment may be formed of Si containing donor impurities or other semiconductor material layers.
  • the N + layers 3a, 3b, 30a-30d may be formed from different semiconductor material layers.
  • the N + layer may be formed by an epitaxial crystal growth method or another method.
  • the substrate 1 and the P-layer substrate 20 may be a semiconductor layer, an insulating layer, a conductive layer such as a metal layer, or a well layer made of a PNP layer. This also applies to other embodiments according to the present invention.
  • first gate conductor layers 28a, 28b and the second gate conductor layers 29a, 29b shown in FIG. 5 may be a single layer or a combination of multiple conductor material layers. This also applies to other embodiments according to the present invention.
  • the gate insulating layers 27a to 27d are formed separately between the Si pillars 23a to 23d, but they may be formed to be connected to each other on the SiO 2 layer 25.
  • the gate insulating layers 27a to 27d may be formed separately like the first gate insulating layer 4a and the second gate insulating layer 4b in FIG. This also applies to other embodiments according to the present invention.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is made larger than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
  • the gate length of the first gate conductor layer 5a is made longer than the gate length of the second gate conductor layer 5b.
  • the gate length of the first gate conductor layer 5a is not made longer than the gate length of the second gate conductor layer 5b.
  • the thickness of the gate insulating film of the gate insulating layer 4a may be thinner than the thickness of the gate insulating film of the second gate insulating layer 4b.
  • the dielectric constant of the gate insulating film of the first gate insulating layer 4a is made higher than that of the gate insulating film of the second gate insulating layer 4b.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is determined by combining any of the lengths of the gate conductor layers 5a and 5b, the film thicknesses of the gate insulating layers 4a and 4b, and the dielectric constants. , may be larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected.
  • the first gate conductor layer 5a may be divided vertically into a plurality of pieces so that the gate capacitance of the first gate conductor layer 5a is larger than that of the second gate conductor layer 5b. This also applies to other embodiments according to the present invention.
  • the shape of the Si pillars 23a to 23d in plan view was circular, but the shape of the Si pillars 23a to 23d in plan view is circular, elliptical, or elongated in one direction. and so on.
  • Si pillars having different plan view shapes can be mixed and formed in the logic circuit area according to the logic circuit design.
  • the source line SL is negatively biased during the erasing operation to pull out the group of holes in the channel region 7 which is the floating body FB.
  • the erase operation may be performed with a bias, or with the source line SL and the bit line BL negatively biased. Alternatively, the erase operation may be performed under other voltage conditions. This also applies to other embodiments according to the present invention.
  • the W layer 22 connected to the N + layer 21 shown in FIG. 5 may be made of another conductor material layer.
  • a conductor layer such as a W layer may be formed on the N + layer 21 outside the region where more Si pillars 23a to 23d are formed two-dimensionally.
  • a conductor layer such as a W layer may be formed on the entire surface of the P layer 20 or the entire bottom surface thereof. This also applies to other embodiments according to the present invention.
  • high-density and high-performance dynamic flash memory can be obtained.

Landscapes

  • Semiconductor Memories (AREA)

Abstract

基板１上に、垂直方向に立つＳｉ柱２３ａ～２３ｄの両端にあるソース線ＳＬに繋がるＮ+層２１と、ビット線ＢＬ１に繋がるＮ+層３０ａ、３０ｂと、ビット線ＢＬ２に繋がるＮ+層３０ｃ、３０ｄと、Ｎ+層２１に繋がるＳｉ柱２３ａ～２３ｄと、Ｓｉ柱２３ａ～２３ｄを囲んだゲート絶縁層２７ａ～２７ｄと、ゲート絶縁層２７ａ～２７ｄを囲みプレート線ＰＬ１、ＰＬ２に繋がる第１のゲート導体層２８ａ、２８ｂと、ワード線ＷＬ１、ＷＬ２に繋がる第２のゲート導体層２９ａ、２９ｂと、がある。そして、Ｓｉ柱２３ａ、２３ｃと、Ｓｉ柱２３ｂ、２３ｄと、がＸ１－Ｘ１'線、及びＸ２－Ｘ２'線での断面を透視すると、それぞれの断面の一部が重なっている。

Description

半導体メモリ装置
　本発明は、半導体メモリ装置に関する。
　近年、ＬＳＩ（Large Scale Integration)技術開発において、メモリ素子の高集積化と高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献７を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリに関する。
　図１０に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作と、図１１に、動作上の問題点と、図１２に、読出し動作を示す（非特許文献７～１０を参照）。
　図１０にＤＲＡＭメモリセルの書込み動作を示す。図１０（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１０１に形成され、ソース線ＳＬが接続されるソースＮ+層１０３（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）、ビット線ＢＬが接続されるドレインＮ+層１０４、ワード線ＷＬが接続されるゲート導電層１０５は、ＭＯＳトランジスタ１１０ａのフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０ａが１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ2層１０１が接している。このＭＯＳトランジスタ１１０ａ１個で構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０ａを飽和領域で動作させる。すなわち、ソースＮ+層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインＮ+層１０４までには、到達していない。このようにドレインＮ+層１０４に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０ａを動作させると、ドレインＮ+層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースＮ+層１０３からドレインＮ+層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される。発生した大部分の電子（図示せず）は、ドレインＮ+層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２がＰ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースＮ+層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースＮ+層１０３に放電する。ここで、Ｖｂは、ソースＮ+層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図１０（ｂ）には、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。
　次に、図１０（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０ａと“０”書込みのメモリセル１１０ｂが存在する。図１０（ｃ）では、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ+層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインＮ+層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０ａ（図１０（ｂ））と、生成された正孔が吐き出されたメモリセル１１０ｂ（図１０（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０ａのフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、メモリセル１１０ａのしきい値電圧は、メモリセル１１０ｂのしきい値電圧よりも低くなる。その様子を図１０（ｄ）に示す。
　次に、この１個のＭＯＳトランジスタで構成されたメモリセルの動作上の問題点を図１１を用いて、説明する。図１１（ａ）に示したように、フローティングボディ１０２の容量ＣFBは、ワード線の接続されたゲートとフローティングボディ１０２間の容量ＣWLと、ソース線の接続されたソースＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CBL + CSL　（１）
で表される。したがって、書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図１１（ｂ）に示している。書込み時にワード線電圧ＶWLが０ＶからＶProgWLに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へのワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
       ＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) × ＣProgWL　（２）
で表される。
ここで、
β＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) （３）
で表され、βをカップリング率と呼ぶ。このようなメモリセルにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、β＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線とフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×β＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
　図１２に読出し動作を示す。図１２（ａ）は、“１”書込み状態を、図１２（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ない。この動作マージンが小さいことが、本ＤＲＡＭメモリセルの大きい問題であった。加えて、このＤＲＡＭメモリセルを高密度化する課題がある。
　また、ＳＯＩ（Silicon on Insulator）層に、２つのＭＯＳトランジスタを用いて１つのメモリセルを形成したTwin-Transistorメモリ素子がある（例えば、特許文献４、５を参照）。これらの素子では、２つのＭＯＳトランジスタのフローティングボディチャネルを分ける、ソース、またはドレインとなるＮ+層が絶縁層に接して形成されている。このＮ+層が絶縁層に接してあることにより、２つのＭＯＳトランジスタのフローティングボディ チャネルは、電気的に分離される。信号電荷である正孔群は、一方のトランジスタのフローティングボディ チャネルに蓄積される。正孔が蓄積されているフローテイングボディ チャネルの電圧は、前述のように、隣接したＭＯＳトランジスタのゲート電極へのパルス電圧印加により、（２）式で示されたと同様に、大きく変化する。これにより、図８～図１０を用いて説明したように、書込みの際の“１”と“０”との動作マージンを十分に大きく出来ない（例えば、特許文献１５、Fig.8を参照）。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報 ＵＳ２００８／０１３７３９４　Ａ１ ＵＳ２００３／０１１１６８１　Ａ１
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor(VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama : "Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat : "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). E. Yoshida: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE IEDM (2006). J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: "Design Optimization of Gate-All-Around (GAA) MOSFETs," IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006. N. Loubet, et al.: "Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET," 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017. H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: "Experimental investigation of self heating effect (SHE) in multiple-fin SOI FinFETs," Semicond. Sci. Technol. 29 (2014) 115021 (7pp). E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006. F. Morishita, H. Noda, I. Hayashi, T. Gyohten, M. Oksmoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K. Arimoto: " Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI,"IEICE Trans. Electron., Vol. E90-c., No.4 pp.765-771 (2007)
　ＳＧＴを用いたメモリ装置でキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティング状態のＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。そして、上記問題を解決すると共に、ＤＲＡＭメモリセルを高密度化する必要がある。
　上記の課題を解決するために、本発明の半導体装置は、
　基板上にある第１の不純物層と、
　前記第１の不純物層上に隣接し、前記基板に対して垂直方向に立つ第１の半導体柱と、第２の半導体柱と、
　前記第１の半導体柱の頂部にある第２の不純物層と、前記第２の半導体柱の頂部にある第３の不純物層と、
　前記第１の半導体柱と前記第２の半導体柱の下部側面を囲んだ第１のゲート絶縁層と、上部側面を囲んだ第２のゲート絶縁層と、
　前記第１のゲート絶縁層側面を囲んだ第１のゲート導体層と、
　前記第２のゲート絶縁層側面を囲んだ第２のゲート導体層と、
　を備え、
　平面視において、前記第２のゲート導体層が伸延する第１の方向において、前記第１の半導体柱の中点と前記第２の半導体柱の中点とが、前記第１の方向に直交する第２の方向、又は前記第１の方向にずれており、
　前記第１の方向、又は前記第２の方向での、前記第１の半導体柱の垂直断面と、前記第２の半導体柱の垂直断面が、垂直断面方向で透視すると、それぞれの一部で重なっており、
　前記第１の不純物層と、前記第２の不純物層と、前記第３の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層とに電圧を印加することにより、前記第１の半導体柱と、前記第２の半導体柱の内部に、インパクトイオン化現象、又はゲート誘起ドレインリーク電流により発生させた正孔、または電子の一方を、保持するデータ書き込み、保持動作と、
　前記第１の不純物層と、前記第２の不純物層と、前記第３の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層とに電圧を印加することにより、保持している前記正孔、または電子を、前記第１の半導体柱と、前記第２の半導体柱の内部から除去するデータ消去動作と、
　を行うことを特徴とする（第１発明）。
　前記第１の不純物層に繋がる配線は、ソース線であり、前記第２の不純物層、前記第３の不純物層に繋がる配線はビット線であり、前記第１のゲート導体層に繋がる配線が、プレート線であり、前記第２のゲート導体層に繋がる配線がワード線であり、
　前記ソース線と、前記ビット線と、前記第１のプレート線と、前記ワード線とに印加する電圧により、前記データ消去動作と、前記書き込み、保持動作と、を行う、
　ことを特徴とする（第２発明）。
　平上記の第１発明において、面視において、前記基板上に前記第１の半導体柱と、前記第２の半導体柱と、を含むメモリ領域内にある半導体柱群において、前記第１の半導体柱と、前記第２の半導体柱とを囲んだ前記第１のゲート導体層が、前記半導体柱群間で繋がっている、
　ことを特徴とする（第３発明）。
　上記の第１発明において、前記第１の半導体柱の頂部の前記第２の不純物層上に設けられ、又はこれを覆った金属または合金よりなる第１の導体層と、前記第２の半導体柱の頂部の前記第３の不純物層上に設けられ、又はこれを覆った金属または合金よりなる第２の導体層と、
　平面視において、前記第１の半導体柱の中心点に対して、前記第１の方向に中心点がずれ、且つ前記第１の導体層と接した第１のコンタクトホールと、前記第２の半導体柱の中心点に対して、前記第１の方向に中心点がずれ、且つ前記第２の導体層と接した第２のコンタクトホールと、
　前記第１のコンタクトホールを介して、前記第１の導体層と繋がり、且つ前記第２の方向に伸延する第１のビット配線金属層と、前記第２のコンタクトホールを介して、前記第２の導体層と繋がり、且つ前記第２の方向に伸延する第２のビット配線金属層と、
　を有し、平面視において、前記第２のビット配線金属層が前記第１の導体層と、前記第２の導体層の一部と重なっている、ことを特徴とする（第４発明）。
　上記の第４発明において、垂直方向において、前記第１のビット配線金属層と、前記第２のビット配線金属層の高さが異なる、
　ことを特徴とする（第５発明）。
　上記の第４発明において、平面視において、前記第１の半導体柱と第２の半導体柱の中心を結ぶ第１の線上に、中心点を持ち、且つ前記第１の半導体柱と第２の半導体柱の中心点間長さで等ピッチで並ぶ、１つ以上の第３の半導体柱があり、
　前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱の下部を囲む前記第１のゲート絶縁層と、上部を囲む前記第２のゲート絶縁層と、
　前記第１のゲート絶縁層を覆う前記第１のゲート導体層と、前記第２のゲート絶縁層を覆う前記第２のゲート導体層と、を有する、
　ことを特徴とする（第６発明）。請求項４に記載の半導体メモリ装置。
　上記の第６発明において、平面視において、前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱と、をブロック領域として、２つ以上の前記第１のブロック領域を、前記第２のゲート導体層が伸延する方向に設け、
　平面視において、前記第１の半導体柱の頂部上にある前記第１の導体層と、隣接するブロック領域端の前記第３の半導体柱の頂部上の第３の導体層と、の上を前記第１のビット配線金属層がある、
　ことを特徴とする（第７発明）。
　上記の第１発明において、平面視において、前記第２のゲート導体層と、前記第２のゲート導体層に隣接する、第２のワード線に繋がる第４のゲート導体層との間の距離は、前記第１のゲート導体層と、前記第２のゲート導体層との厚さの大きい方の半分より大きい、
　ことを特徴とする（第８発明）。
　上記の第１発明において、平面視において、前記第２のゲート導体層の外側の、前記第１の不純物層内に、金属または合金層を設ける、
　ことを特徴とする（第９発明）。
　上記の第１発明において、前記第１のゲート導体層と前記第１の半導体柱との間の第１のゲート容量は、前記第２のゲート導体層と前記第１の半導体柱との間の第２のゲート容量よりも大きい、
　ことを特徴とする（第１０発明）。
第１実施形態に係る半導体素子を用いたメモリ装置の構造図である。 第１実施形態に係る半導体素子を用いたメモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係る半導体素子を用いたメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係る半導体素子を用いたメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係る半導体素子を用いたメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係る半導体素子を用いたメモリ装置を説明するための図である。 第２実施形態に係る半導体素子を用いたメモリ装置を説明するための図である。 第３実施形態に係る半導体素子を用いたメモリ装置を説明するための図である。 第４実施形態に係る半導体素子を用いたメモリ装置を説明するための図である。 第４実施形態に係る半導体素子を用いたメモリ装置を説明するための図である。 第５実施形態に係る半導体素子を用いたメモリ装置を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
　以下、本発明に係る、半導体素子を用いたメモリ（以後、ダイナミック フラッシュ メモリと呼ぶ）装置について、図面を参照しながら説明する。
（第１実施形態）
　図１～図５を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムと製造方法とを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いてデータ消去メカニズムを、図３を用いてデータ書き込みメカニズムを、図４を用いてデータ書き込みメカニズムを説明する。図５を用いて、メモリセルが２次元状に配置されたダイナミック フラッシュ メモリを説明する。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板１（特許請求の範囲の「基板」の一例である）上に形成した、Ｐ型又はｉ型（真性型）の導電型を有するシリコン半導体柱２（特許請求の範囲の「第１の半導体柱」の一例である）（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ+層３ａ（特許請求の範囲の「第１の不純物層」の一例である）と、Ｎ+層３ｂ（特許請求の範囲の「第２の不純物層」の一例である）と、が形成されている。このソース、ドレインとなるＮ+層３ａ、３ｂ間のＳｉ柱２の部分がチャネル領域７となる。このチャネル領域７を囲むように第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）、第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）が形成されている。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂは、このソース、ドレインとなるＮ+層３ａ、３ｂに、それぞれ接するか、または近接している。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを囲むように第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）、第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）がそれぞれ形成されている。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６により分離されている。これによりソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂからなるダイナミック フラッシュ メモリセルが形成される。そして、ソースとなるＮ+層３ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、ドレインとなるＮ+層３ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層５ａはプレート線ＰＬ（特許請求の範囲の「プレート線」の一例である）に、第２のゲート導体層５ｂはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。なお、プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を有することが望ましい。
　図２を参照して、消去動作メカニズムを説明する。Ｎ+層３ａ、３ｂ間のチャネル領域７は、電気的に基板から分離され、フローティングボディとなっている。図２（ａ）に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群１０がチャネル領域７に蓄えられている状態を示す。そして。図２（ｂ）に示すように、消去動作時には、ビット線ＢＬの電圧を、負電圧ＶERAにする。ここで、ＶERAは、例えば、－３Ｖである。その結果、チャネル領域７の初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるＮ+層３ａとチャネル領域７のＰＮ接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域７に蓄えられていた正孔群１０が、ソース部のＮ+層３ａに吸い込まれ、チャネル領域７の電位ＶFBは、ＶFB＝ＶERA＋Ｖｂとなる。ここで、ＶｂはＰＮ接合のビルトイン電圧であり、約０．７Ｖである。したがって、ＶERA＝－３Ｖの場合、チャネル領域７の電位は、－２．３Ｖになる。この値が、消去状態のチャネル領域７の電位状態となる。このため、フローティングボディのチャネル領域７の電位が負の電圧になると、ＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。これにより、図２（ｃ）に示すように、このワード線ＷＬが接続された第２のゲート導体層５ｂのしきい値電圧は高くなる。このチャネル領域７の消去状態は論理記憶データ“０”となる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、消去動作を行うための一例であり、消去動作ができる他の電圧条件であってもよい。
　図３に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作を示す。図３（ａ）に示すように、ソース線ＳＬの接続されたＮ+層３ａに例えば０Ｖを入力し、ビット線ＢＬの接続されたＮ+層３ｂに例えば３Ｖを入力し、プレート線ＰＬの接続された第１のゲート導体層５ａに、例えば、２Ｖを入力し、ワード線ＷＬの接続された第２のゲート導体層５ｂに、例えば、５Ｖを入力する。その結果、図３（ａ）で示したように、プレート線ＰＬの接続された第１のゲート導体層５ａの内側のチャネル領域７には、環状の反転層１２ａが形成され、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタ領域は飽和領域で動作させる。この結果、プレート線ＰＬの接続された第１のゲート導体層５ａの内側の反転層１２ａには、ピンチオフ点１３が存在する。一方、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタ領域は線形領域で動作させる。この結果、ワード線ＷＬの接続された第２のゲート導体層５ｂの内側のチャネル領域７には、ピンチオフ点は存在せずに全面に反転層１２ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層５ｂの内側に全面に形成された反転層１２ｂは、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタ領域の実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタ領域と、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタ領域との間のチャネル領域７の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタ領域から見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層３ａからビット線の接続されたＮ+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層５ａと第２のゲート導体層５ｂに流れるが、大半はビット線ＢＬの接続されたＮ+層３ｂに流れる。また、“１”書込みにおいて、ＧＩＤＬ（Gate Induced Drain Leakage）電流を用いて電子・正孔対を発生させ、生成された正孔群でフローティングボディＦＢ内を満たしてもよい（非特許文献１４を参照）。
　そして、図３（ｂ）に示すように、生成された正孔群１０は、チャネル領域７の多数キャリアであり、チャネル領域７を正バイアスに充電する。ソース線ＳＬの接続されたＮ+層３ａは、０Ｖであるため、チャネル領域７はソース線ＳＬの接続されたＮ+層３ａとチャネル領域７との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域７が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタ領域と第２のＮチャネルＭＯＳトランジスタ領域のしきい値電圧は、基板バイアス効果によって、低くなる。これにより、図３（ｃ）で示すように、ワード線ＷＬの接続された第２のＮチャネルＭＯＳトランジスタ領域のしきい値電圧は、低くなる。このチャネル領域７の書込み状態を論理記憶データ“１”に割り当てる。
　なお、書込み動作時に、Ｎ+層３ａとチャネル領域７との間の境界領域、または、Ｎ+層３ｂとチャネル領域７との間の境界領域で、インパクトイオン化現象、またはＧＩＤＬ電流で、電子・正孔対を発生させ、発生した正孔群１０でチャネル領域７を充電しても良い。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の動作条件であってもよい。また、インパクトイオン化現象は第２のＮチャネルＭＯＳトランジスタ領域内の一部、または全体で発生させてもよい。
　図４Ａ、図４Ｂを用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作と、これに関係するメモリセル構造を説明する。図４Ａ（ａ）～（ｃ）を用いて、ダイナミック フラッシュ メモリセルの読出し動作を説明する。図４（ａ）に示すように、チャネル領域７がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ＮチャネルＭＯＳトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図４（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”にある場合は、チャネル領域７がフローティング電圧ＶFBはＶERA＋Ｖｂとなっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。図４（ｃ）に示すように、このワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
　図４B（ａ）～（ｄ）を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作時の、第１のゲート導体層５ａと第２のゲート導体層５ｂのゲート容量の大小関係と、これに関係する動作を説明する。ワード線ＷＬの接続する第２のゲート導体層５ｂのゲート容量は、プレート線ＰＬの接続する第１のゲート導体層５ａのゲート容量よりも小さく設計することが望ましい。図４B（ａ）に示すように、プレート線ＰＬの接続する第１のゲート導体層５ａの中心軸方向の長さを、ワード線ＷＬの接続する第２のゲート導体層５ｂの中心軸方向の長さより長くして、ワード線ＷＬの接続する第２のゲート導体層５ｂのゲート容量を、プレート線ＰＬの接続する第１のゲート導体層５ａのゲート容量よりも小さくする。図４Ｂ（ｂ）に図４Ｂ（ａ）のダイナミック フラッシュ メモリの１セルの等価回路を示す。そして、図４Ｂ（ｃ）にダイナミック フラッシュ メモリの結合容量関係を示す。ここで、ＣWLは第２のゲート導体層５ｂの容量であり、CPLは第１のゲート導体層５ａの容量であり、ＣBLはドレインとなるＮ+層３ｂとチャネル領域７との間のＰＮ接合の容量であり、CSLはソースとなるＮ+層３ａとチャネル領域７との間のＰＮ接合の容量である。図４Ｂ（ｄ）に示すように、ワード線ＷＬ電圧が振幅すると、その動作がチャネル領域７にノイズとして影響を与える。この時のチャネル領域７の電位変動ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
　　　 ＝ CWL/(CPL＋CWL＋CBL＋CSL) × ＶReadWL  （４）
となる。ここで、ＶReadWLはワード線ＷＬの読出し時の振幅電位である。式（４）から明らかなようにチャネル領域７の全体の容量CPL＋CWL＋CBL＋CSLに比べて、CWLの寄与率を小さくすれば、ΔＶFBは小さくなることが分かる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、読み出し動作を行うための一例であり、読み出し動作ができる他の電圧条件であってもよい。
　図５を用いて、本実施形態のダイナミック フラッシュ メモリのより詳しい構成を説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ１－Ｘ１’線に沿った垂直断面図である。実際のダイナミック フラッシュ メモリではより多くのメモリセルが２次元状に形成されている。
　図５に示すように、P層基板２０（特許請求の範囲の「基板」の一例である）上にＮ+層２１（特許請求の範囲の「第１の不純物層」の一例である）がある。そして、Ｎ+層２１上にＳｉ柱２３ａ（特許請求の範囲の「第１の半導体柱」の一例である）、２３ｂ、２３ｃ（特許請求の範囲の「第２の半導体柱」の一例である）、２３ｄがある。そして、平面視において、Ｓｉ柱２３ａ、２３ｃとＳｉ柱２３ｂ、２３ｄとの間のＮ+層２１に、例えばタングステン（Ｗ）層２２がある。そして、Ｓｉ柱２３ａ～２３ｄの外周部のＮ+層２１上にＳｉＯ2層２５がある。そして、Ｓｉ柱２３ａ～２３ｄの側面を囲んでゲート絶縁層２７ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）、２７ｂ、２７ｃ（図示せず、特許請求の範囲の「第１のゲート絶縁層」の一例である）、２７ｄ（図示せず）がある。そして、ゲート絶縁層２７ａ～２７ｄの下方を囲んで第１のゲート導体層２８ａ（特許請求の範囲の「第１のゲート導体層」の一例である）、２８ｂがある。第１のゲート導体層２８ａはゲート絶縁層２７ａ、２７ｃを囲んでおり、第１のゲート導体層２８ｂはゲート絶縁層２７ｂ、２７ｄを囲んでいる。そして、ゲート絶縁層２７ａ～２７ｄの上方を囲んで、第１のゲート導体層２８ａ、２８ｂと分離している第２のゲート導体層２９ａ（特許請求の範囲の「第２のゲート導体層」の一例である）、２９ｂがある。第２のゲート導体層２９ａはゲート絶縁層２７ａ、２７ｃを囲んでおり、第２のゲート導体層２９ｂはゲート絶縁層２７ｂ、２７ｄを囲んでいる。そして、Ｓｉ柱２３ａ～２３ｄの頂部にＮ+層３０ａ（特許請求の範囲の「第２の不純物層」の一例である）、３０ｂ、３０ｃ（図示せず、特許請求の範囲の「第３の不純物層」の一例である）、３０ｄ（図示せず）がある。そして、全体を覆って絶縁層３１がある。そして、Ｎ+層３０ａ～３０ｄ上の絶縁層３１に、コンタクトホール３２ａ、３２ｂ、３２ｃ、３２ｄがある。そして、コンタクトホール３２ａ、３２ｂを介してＮ+層３０ａ、３０ｂに繋がった金属配線層３３ａと、コンタクトホール３２ｃ、３２ｄを介してＮ+層３０ｃ、３０ｄに繋がった金属配線層３３ｂと、がある。第１のゲート導体層２８ａ、２８ｂと、第２のゲート導体層２９ａ、２９ｂは、Ｘ１－Ｘ１’線、Ｘ２－Ｘ２’線の伸延する方向（特許請求の範囲の「第２の方向」の一例である）に直交した方向（特許請求の範囲の「第１の方向」の一例である）に伸延している。Ｗ層２２はソース線（特許請求の範囲の「ソース線」の一例である）に繋がり、第１のゲート導体層２８ａは第１のプレート線ＰＬ１（特許請求の範囲の「プレート線」の一例である）に繋がり、第１のゲート導体層２８ｂは第２のプレート線ＰＬ２に繋がり、第２のゲート導体層２９ａは第１のワード線ＷＬ１（特許請求の範囲の「ワード線」の一例である）に繋がり、第２のゲート導体層２９ｂは第２のワード線ＷＬ２に繋がり、金属配線層３３ａは第１のビット線ＢＬ１（特許請求の範囲の「ビット線」の一例である）に繋がり、金属配線層３３ｂは第２のビット線ＢＬ２に繋がっている。
　図５（ａ）に示すように、Ｓｉ柱２３ａ、２３ｃの中心点は、平面視において、Ｘ１－Ｘ１’線、Ｘ２－Ｘ２’線と平行な方向にずれている。平面視において、Ｓｉ柱２３ａの外周線とＳｉ柱２３ｃの外周線との共通接線がＹ１－Ｙ１’と平行な直線となす角をθとする。そして、Ｓｉ柱２３ａと上記共通接線との接点と、Ｓｉ柱２３ｃと上記共通接線との接点との間の接点間距離をＬとする（図中では見やすいようにＳｉ柱２３ｂ、２３ｄ間で示している）。ＬはＳｉ柱２３ｂ、２３ｄの中心点間距離である。そして、Ｓｉ柱の直径をＭとする。そして、Ｘ１－Ｘ１’線上において、Ｓｉ柱２３ａ、２３ｂの外周線とゲート導体層２９ａ、２９ｂの外周線との距離をＸとする。そして、Ｘ１－Ｘ１’線上における、第２のゲート電極２９ａ、２９間の距離をＺとすると、セル面積Ｓは次式で表される。
　S＝L cosθ×（2X＋M＋Lsinθ）　　　　　　　（５）
　ここで、L、X、Mはリソグラフィ法、エッチングなどの加工上の最小値、精度などにより定められる。従って、L、X、Mを定めると、セル面積を最小にするθが求まる。従って、Ｓｉ柱２３ａ～２３ｄを配置する位置は、セル面積を最小にするθ、またはその近傍になるようにするのが望ましい。このＳｉ柱２３ａ～２３ｄの平面視における位置関係は、Ｓｉ柱２３ａ、２３ｂの中心点を通るＸ１－Ｘ１’線に沿ったＳｉ柱２３ａの垂直断面と、Ｓｉ柱２３ｃ、２３ｄの中心点を通るＸ２－Ｘ２’線に沿ったＳｉ柱２３ｃの垂直断面が、図５（ｂ）の方向から見たときに一部重なるように配置されている。Ｓｉ柱２３ｂと２３ｄの位置関係についても同様である。
　なお、図１において、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第１のゲート導体層５ｂの垂直方向の長さより更に長くして、CPL＞CWLとした。しかし、プレート線ＰＬを付加することだけでも、ワード線WLのチャネル領域７に対する、容量結合のカップリング比（CWL/(CPL＋CWL＋CBL＋CSL)）が小さくなる。その結果、フローティングボディのチャネル領域７の電位変動ΔＶFBは、小さくなる。
　また、図１、図５において、Ｓｉ柱２、２３ａ～２３ｄの水平断面形状は、円形状、楕円状、長方形状であっても、本実施形態で説明したダイナミック フラッシュ メモリ動作ができる。また、同一チップ上に、円形状、楕円状、長方形状のダイナミック フラッシュ メモリセルを混在させてもよい。
　また、図５における、第１のゲート導体層２８ａ、２８ｂ間と、第２のゲート導体層２９ａ、２９ｂ間にエアギャプ、又は低誘電率層を設けてもよい。また、このエアギャップ、定誘電率層は第２のゲート導体層２９ａ、２９ｂ間だけに設けてもよい。
　また、図５における、平面視における第１のゲート導体層２８ａ、２８ｂ間と、第２のゲート導体層２９ａ、２９ｂ間の距離Ｚは、第１のゲート導体層２８ａ、２８ｂと、第２のゲート導体層２９ａ、２９ｂの垂直方向の厚さの内、厚いほうより大きくする。これにより、第１のゲート導体層２８ａ、２８ｂと、第２のゲート導体層２９ａ、２９ｂのダミー材料層を最初に形成して、次にこのダミー材料層を除去した後に、ゲート導体層材料層を埋め込んで、均一な第１のゲート導体層２８ａ、２８ｂと、第２のゲート導体層２９ａ、２９ｂとを形成することができる。
　また、図１における、第１のゲート導体層５ａ、第２のゲート導体層５ｂの、何れか、または全てを平面視で、２つ以上に分割して、それぞれをプレート線、ワード線の導体電極として、同期または非同期で動作させてもよい。これによっても、ダイナミック フラッシュ メモリ動作がなされる。
　また、図１において、垂直方向で、第１のゲート導体層５ａ、第２のゲート導体層５ｂの片方、又は両方を垂直方向に分割してもよい。それぞれを、同期または非同期で動作させてもよい。これによっても、ダイナミック フラッシュ メモリ動作がなされる。
　本実施形態は、下記の特徴を供する。
（特徴１）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの動作における、書込み、読出し動作をする際に、ワード線ＷＬの電圧が上下に振幅する。この際に、プレート線ＰＬは、ワード線ＷＬとチャネル領域７との間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域７の電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示すワード線ＷＬのＭＯＳトランジスタ領域のしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
（特徴２）
　図５に示すように、プレート線ＰＬ１に繋がる第１のゲート導体層２８ａと、ワード線ＷＬ１に繋がる第２のゲート導体層２９ａに囲まれたＳｉ柱２３ａ、２３ｃと、プレート線ＰＬ２に繋がる第１のゲート導体層２８ｂと、ワード線ＷＬ２に繋がる第２のゲート導体層２９ｂに囲まれ、且つ離れて立つＳｉ柱２３ａ、２３ｃと、の平面視における位置関係は、Ｓｉ柱２３ａのＸ１－Ｘ１’線に沿った垂直断面と、Ｓｉ柱２３ｃのＸ２－Ｘ２’線に沿った垂直断面が、図５（ｂ）の方向から見たときに一部重なように配置されている。そして、Ｓｉ柱２３ｂと２３ｄの位置関係も同様である。これにより、Ｘ１－Ｘ１’線、及びＸ２－Ｘ２’線方向における実効的にメモリセル面積の縮小化が図られ、これによりダイナミック フラッシュ メモリセルの高集積化が図れる。
（特徴３）
　図５においては、Ｓｉ柱２３ａ～２３ｄの平面視における配置において、互いに離れて立つＳｉ柱２３ａ、２３ｂの中心点を通るＸ１－Ｘ１’線と、Ｓｉ柱２３ａの外周線との第１の交点間と、Ｓｉ柱２３ｃ、２３ｄの中心点を通るＸ２－Ｘ２’線と、Ｓｉ柱２３ｃの外周線の第２の交点間と、が図５（ｂ）の断面を投影して見ると重なるように形成した。これに対して、Ｓｉ柱２３ａの中心点を通るＸ１－Ｘ１’線に直交したＹ１－Ｙ１’線に沿った垂直断面と、Ｓｉ柱２３ｃのＹ２－Ｙ２’線に沿った垂直断面が、図５（ｂ）の方向から見たときに一部が重なるように配置されてもよい。この場合は、Ｙ１－Ｙ１’線、及びＹ２－Ｙ２’線方向における実効的にメモリセル面積の縮小化が図れる。これにより、ダイナミック フラッシュ メモリセルの高集積化が図れる。
（第２実施形態）
　図６を用いて、第２実施形態のダイナミック フラッシュ メモリについて説明する。（ａ）は平面図、（ｂ）は（ａ）のＸ１－Ｘ１’線に沿った断面図である。実際のダイナミック フラッシュ メモリではメモリセルが２次元状に多く形成されている。
　図５においては、プレート線ＰＬ１は第１のゲート導体層２８ａに繋がり、そしてプレート線ＰＬ２は第１のゲート導体層２８ｂ繋がっている。これに対して、本実施形態では、図６に示すように、図５において、分離している第１のゲート導体層２８ａ、２８ｂを繋げて、第３のゲート導体層２８ｃを形成した。そして、第１のゲート導体層２８ｃはプレート線ＰＬ３に接続している。各メモリセルの第１のゲート導体層２８ｃが同じ駆動電圧で動作されることにより、ダイナミック フラッシュ メモリの動作が行われる。
　本実施形態では、図５で示したメモリセル内における第１のゲート導体層２８ａ、２８ｂを分離して形成する必要がない。これにより、ダイナミック フラッシュ メモリの製造が容易になる。
（第３実施形態）
　図７を用いて、第３実施形態のダイナミック フラッシュ メモリについて説明する。（ａ）は平面図、（ｂ）は（ａ）のＹ２－Ｙ２’線に沿った断面図である。実際のダイナミック フラッシュ メモリではメモリセルが２次元状に多く形成されている。
　図７に示すように、Ｓｉ柱３６ａ、３６ｂ、３６ｃ、３６ｄが、平面視において、直角の関係にあるＸ－Ｘ’線、Ｙ２－Ｙ２’線方向、に対して斜め方向にずれて形成される。そして、Ｓｉ柱３６ａ～３６ｄのそれぞれを囲みゲート絶縁層２７Ａがある。そして、各Ｓｉ柱のゲート絶縁層２７Ａを囲み、Ｓｉ柱３６ａ～３６ｄの下部に第１のゲート導体層２８Ａがある。そして、ゲート絶縁層２７Ａを囲み、Ｓｉ柱３６ａ～３６ｄの上部に第２のゲート導体層２９Ａがある。そして、Ｓｉ柱３６ａ～３６ｄの頂部にＮ+層３０Ａ（図示せず）、３０Ｂ，３０Ｃ（図示せず）、３０Ｄ（図示せず）がある。そして、Ｎ+層３０Ａ～３０Dの外周部の第２のゲート導体層２９Aの上面を覆ってシリコン窒化（ＳｉＮ）層３１がある。そして、Ｎ+層３０Ａ～３０Ｄを覆って金属層３７ａ（図示せず）、３７ｂ，３７ｃ（図示せず）、３７ｄ（図示せず）がある。そして、全体を覆ってＳｉＯ2層３１ａがある。そして、金属層３７ｂ、３７ｄ上のＳｉＯ2層３１ａにあるコンタクトホール３２Ｂ、３２Ｄを介して繋がり、且つＸ－Ｘ’線方向に伸延した金属配線層３３Ｂ、３３Ｄがある。そして、全体を覆った絶縁層３８がある。そして、金属層３７ａ、３７ｄ（図示せず）と、コンタクトホール３２Ａ、３２Ｃを介して繋がり、且つＸ－Ｘ’線方向に伸延した金属配線層３３Ａ、３３Ｃがある。第１のゲート導体層２８Ａはプレート線ＰＬａに接続され、第２のゲート導体層２９Ａはワード線ＷＬａに接続され、金属配線層３３Ａ～３３Ｄはビット線ＢＬａ１～ＢＬａ４に接続されている。平面視において、金属配線層３３Ｂは金属層３７ａ、３７ｂと重なり、金属配線層３３Ｃは金属層３７ｂ、３７ｃと重なり、金属配線層３３Ｄは金属層３７ｃ、３７ｄと重なっている。
　なお、図７において、Ｓｉ柱３６ａとＳｉ柱３６ｂのそれぞれの中心点を通ったＹ１－Ｙ１’線、Ｙ２－Ｙ２’線と、Ｓｉ柱３６ａとＳｉ柱３６ｂの外周線と交わる２つの断面が、図７（ｂ）の断面を投影して見ると重なって形成される。この関係は、Ｓｉ柱３６ｂとＳｉ柱３６ｃとの間、Ｓｉ柱３６ｃとＳｉ柱３６ｄとの間、においても同じである。
　なお、本実施形態の説明では、平面視において、第１のゲート導体層２８A、第２のゲート導体層２９AのＸ－Ｘ’線方向の幅の中に４個のＳｉ柱３６ａ～３６ｄを形成した場合を示したが、Ｓｉ柱３６ａ～３６ｄの中心点を結ぶ線の方向に４個以上のＳｉ柱を配列させてもよい。
　また、Ｎ+層３０Ａ～３０Ｄを覆う金属層３７ａ～３７ｄは、Ｎ+層３０Ａ～３０Ｄの上部のみ、または側面のみを囲んで形成されてもよい。これらによっても、平面視において、少なくともコンタクトホール３２Ａ～３２Ｄの一部が金属層３７ａ～３７ｄ上に重なっていれば、均一にビット線ＢＬａ１～ＢＬａ４の電圧がＮ+層３０Ａ～３０Ｄに印加される。
　また、金属層３７ａ～３７ｄは単層、又は複数層より形成されてもよい。また、シリサイドなどの合金層を用いてもよい。また、Ｎ+層３０Ａ～３０Ｄの外周の内側にシリサイド、または金属層を設けてもよい。
　本実施形態は、下記の特徴を供する。
　（特徴１）
　本実施形態では、平面視において、金属配線層３３ＢはＳｉ柱３６ａ、３６ｂと重なり、金属配線層３３ＣはＳｉ柱３６ｂ、３６ｃと重なり、金属配線層３３ＤはＳｉ柱３６ｃ、３６ｄと重なっている。これにより、Ｙ１－Ｙ１’線、Ｙ２－Ｙ２’線方向のメモリセル間距離の縮小化が図られる。これにより、ダイナミック フラッシュ メモリの高集積化が図られる。
　（特徴２）
　Ｎ+層３０Ａ～３０Ｄを覆うか、少なくとも上面、又は側面を囲んだ金属層３７ａ～３７ｄを設け、そして、平面視において、Ｓｉ柱の中心点より、Ｙ１－Ｙ１’線、Ｙ２－Ｙ２’線方向の上方、又は下方に、金属層３７ａ～３７ｄに接したコンタクトホール３２Ａ～３２Ｄを設けた。これにより、コンタクトホール３２Ａ～３２Ｄが金属層３７ａ～３７ｄに接している限り、ビット線ＢＬａ１～ＢＬａ４に印加される電圧がＮ+層３０Ａ～３０Ｄに均一に印加される。これにより、ダイナミック フラッシュ メモリの高密度化と高性能化が図られる。
（第４実施形態）
　図８Ａ、図８Ｂを用いて、第４実施形態のダイナミック フラッシュ メモリについて説明する。（ａ）は配置されたメモリセルの平面図である。（ｂ）は（ａ）に示したメモリセルの配置関係を分かり易くした模式平面図である。
　図Ａに示すように、Ｓｉ柱３６ａ、３６ｂ、３６ｃ、３６ｄが配列されている領域は、図７において示したのと同じである。そして、Ｓｉ柱３６ｅ、３６ｆ、３６ｇ、３６ｈの配列されている領域では、Ｓｉ柱３６ａ～３６ｄと同じ配置のＳｉ柱３６ｅ～３６ｈがＹ－Ｙ’線方向下方にある。そして、Ｓｉ柱３６ｅの金属層３７ｅとコンタクトホール３２Ｅを介して接続した配線金属層３３Ｅと、Ｓｉ柱３６ｆの金属層３７ｆとコンタクトホール３２Ｆを介して接続した配線金属層３３Ｆと、Ｓｉ柱３６ｇの金属層３７ｇとコンタクトホール３２Ｇを介して接続した配線金属層３３Ｇと、Ｓｉ柱３６ｈの金属層３７ｈとコンタクトホール３２Ｈを介して接続した配線金属層３３Ｈと、がある。そして、Ｘ－Ｘ’線方向に伸延した金属配線層３３Ｅは、平面視において、金属層３７ｄ、３７ｅの一部と重なっている。そして、金属配線層３３Ｆは、平面視において、金属層３７ｅ、３７ｆの一部と重なっている。そして、金属配線層３３Ｇは、平面視において、金属層３７ｆ、３７ｇの一部と重なっている。そして、金属配線層３３Ｈは、平面視において、金属層３７ｇ、３７ｈの一部と重なっている。そして、金属配線層３３Ｅ～３３Ｆはビット線ＢＬａ５～ＢＬａ８に接続されている。
　次に、図８Ｂに、図８Ａに示したメモリセルの配置関係を分かり易くした模式平面図を示す。隣接したＳｉ柱３６ａ～３６ｈの中心点間距離がＬ、Ｘ－Ｘ’線方向Ｓｉ柱３６ａ～３６ｈのピッチ長がｘ、Ｙ－Ｙ’線方向Ｓｉ柱３６ａ～３６ｈのピッチ長がｎφ、隣接Ｓｉ柱外周線間最短距離がＳ、ビット線金属配線層間ピッチ長がφ、Ｘ－Ｘ’線と、Ｓｉ柱３６ａ～３６ｄ、又はＳｉ柱３６ｅ～３ｈの中心を結ぶ直線との見こみ角がθ、Ｓｉ柱３６ａ又はＳｉ柱３６ｅの外周線と金属配線層２９ＡとのＸ－Ｘ’線での最短距離がｇ、Ｙ－Ｙ’線方向配線電極層３３Ａの上端と、Ｓｉ柱３６ｂの外周線との最短距離がｆ、ワード線ＷＬａの金属配線層２９ＡのＸ－Ｘ’方向の幅がＷ、ワード線ＷＬｂの金属配線層２９Ｂと金属配線層２９Ａ間の距離がＺ、Ｓｉ柱３６ａ～３６ｈの直径をＨとし、水平方向でのワード線ＷＬ内にあるＳｉ柱３６ａ～３６ｈの数をｎ（図８では４）、Ｓｉ柱３６ａ～３６ｈの水平方向のピッチをＸ、ワード線ＷＬの水平方向ピッチをＷＬpitchとすると、次に示す関係が得られる。
Ｌ＝Ｈ＋Ｓ　　　　　　　　　　　　　　　　　　　　　（６）
Ｘ＝Ｌcosθ　　　　　　　　　　 　　　　　　　　　　（７）
Ｗ＝（ｎ－１）Ｌｃｏｓθ＋Ｈ＋２ｇ　　　　　　　　　（８）
ＷＬ pitch＝Ｗ＋Ｚ　 　　　　　　　　　　　　　　　　（９）
ｆ＝Ｌｓｉｎθ≧φ　　　　　　　　　　　　　　　　　（１０）
の関係となり、これらより実効的な１個のセル面積ＳＳは次式で表される。
ＳＳ＝（Ｗ＋Ｚ）φ／ｎ　　　　　　　　　　　　　　　　（１１）
　ここで、ｘ、ｎφ、Ｓ、φ、ｆ、Ｗ、Ｈ、ｇはリソグラフィ法、エッチングなどの加工上の最小値、精度などにより定められる。従って、これらを定めると、セル面積を最小にするθが求まる。従って、Ｓｉ柱３６ａ～３６ｈの配置は、セル面積を最小にするθの近傍になるようにするのが望ましい。
　本実施形態は、下記の特徴を供する。
　（特徴１）
　本実施形態では、平面視において、Ｓｉ柱３６ａ～３６ｈ、コンタクトホール３２Ａ～３２Ｈ、ビット線ＢＬａ１～ＢＬａ８に繋がる金属配線層３３Ａ～３３Ｈの配置が、図７に示したメモリブロックをＹ－Ｙ’線方向に２個繋げた関係になっている。メモリブロックの数を増やすことにより、１つのワード線ＷＬａに接続した金属電極２９Ａに繋がるＳｉ柱３６ａ～３６ｈの数を、メモリセルの高密度化を保持した状態で、増やすことができる。
（第５実施形態）
　図９のメモリセルブロックの平面図を用いて、第５実施形態のダイナミック フラッシュ メモリについて説明する。実際のダイナミック フラッシュ メモリではメモリセルが２次元状に多く形成されている。
　図７におけるＳｉ柱３６ａ～３６ｄの平面図における形状は、円形状であるのに対して、本実施形態では、図９に示すように、Ｓｉ柱３２Ａ～３２ＤはＹ－Ｙ’線方向に伸びた楕円状又は矩形状になっている。他は、図７と同じである。
　本実施形態では、Ｓｉ柱３２Ａ～３２ＤはＹ－Ｙ’線方向に伸びた楕円状、又は矩形状となることにより、ビット線ＢＬａ１～ＢＬａ４に繋がる金属配線層３３Ａ～３３Ｄ間の距離を大きくするか、コンタクトホール３２Ａ～３２ＤのＹ－Ｙ’線方向の長さを大きく出来る。これにより、高集積メモリセル設計の自由度を上げることができる。
（その他の実施形態）
　なお、上記実施形態では、Ｓｉ柱２、２３ａ～２３ｄ、３６ａ～３６ｈを形成したが、Ｓｉ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図５における、Ｓｉ柱１２ａ～１２ｄは、Ｎ+層２１の上部全面に繋がる単結晶Ｓｉ層を形成して、その後にリソグラフィ法と、ＲＩＥ（Reactive Ion Etching）法を用いて形成したものでもよい。また、Ｓｉ柱１２ａ～１２ｄは第１のゲート導体層２８ａ、２８ｂ、第２のゲート導体層２９ａ、２９ｂとなる導体層、またはダミー層を形成した後に、リソグラフィ法と、ＲＩＥ法によりＰ層基板２０に対して垂直方向に孔を開けて、例えばエピタキシャル結晶成長法により、この孔内にＳｉ柱１２ａ～１２ｄを形成してもよい。また、他の方法でＳｉ柱１２ａ～１２ｄを形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態における、Ｎ+層３ａ、３ｂ、２１、３０ａ～３０ｄは、ドナー不純物を含んだＳｉ、または他の半導体材料層より形成されてもよい。また、Ｎ+層３ａ、３ｂ、３０ａ～３０ｄは異なる半導体材料層より形成されてもよい。また、それらの形成方法はエピタキシャル結晶成長法、または、他の方法でＮ+層を形成してもよい。また、基板１、Ｐ層基板２０は半導体層、絶縁層、金属などの導体層、ＰＮＰ層によるウエル層であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図５に示した第１のゲート導体層２８ａ、２８ｂ、第２のゲート導体層２９ａ、２９ｂは、単層または複数の導体材料層を組み合わせて用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図５では、ゲート絶縁層２７ａ～２７ｄがＳｉ柱２３ａ～２３ｄ間で分離して形成されていたが、互いにＳｉＯ2層２５上で繋がって形成されていてもよい。また、ゲート絶縁層２７ａ～２７ｄは、図１における第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂのように、分離されて形成されてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図１では、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるように第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くしている。しかし、その他にも、第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くせずに、それぞれのゲート絶縁層の膜厚を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の膜厚を、第２のゲート絶縁層４ｂのゲート絶縁膜の膜厚よりも薄くしてもよい。また、それぞれのゲート絶縁層の材料の誘電率を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の誘電率を、第２のゲート絶縁層４ｂのゲート絶縁膜の誘電率よりも高くしてもよい。また、ゲート導体層、５ａ、５ｂの長さ、ゲート絶縁層４ａ、４ｂの膜厚、誘電率のいずれかを組み合わせて、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくしてもよい。また、第１のゲート導体層５ａを垂直方向に複数個に分離して、第１のゲート導体層５ａのゲート容量を、第２のゲート導体層５ｂのゲート容量より大きくしてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、Ｓｉ柱２３ａ～２３ｄの平面視における形状は、円形状であったが、Ｓｉ柱２３ａ～２３ｄの平面視における形状は、円形、楕円、一方方向に長く伸びた形状などであってもよい。そして、ダイナミック フラッシュ メモリセル領域から離れて形成されるロジック回路領域においても、ロジック回路設計に応じて、ロジック回路領域に、平面視形状の異なるＳｉ柱が混在して形成することができる。これらのこのことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、消去動作時にソース線ＳＬを負バイアスにして、フローティングボディＦＢであるチャネル領域７内の正孔群を引き抜いていたが、ソース線ＳＬに代わり、ビット線ＢＬを負バイアスにして、あるいは、ソース線ＳＬとビット線ＢＬを負バイアスにして、消去動作を行ってもよい。または、他の電圧条件により、消去動作を行ってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図５に示す、Ｎ+層２１に繋がるＷ層２２は他の導体材料層を用いてもよい。また、Ｓｉ柱２３ａ～２３ｄが更に二次元状に多く形成した領域の外側のＮ+層２１に、例えばＷ層などの導体層を形成してもよい。また、Ｐ層２０の全面、または底部全面にＷ層などの導体層を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、半導体メモリ装置によれば、高密度で、かつ高性能のダイナミック フラッシュ メモリが得られる。
　１　基板
　２、２３ａ、２３ｂ、２３ｃ、２３ｄ、３６ａ、３６ｂ、３６ｃ、３６ｄ、３６Ａ、３６Ｂ、３６Ｃ、３６Ｃ，３６Ｄ　Ｓｉ柱
　３ａ、３ｂ、２１、３０ａ、３０ｂ、３０ｃ、３０ｄ、３０Ａ，３０Ｂ、３０Ｃ，３０Ｄ　Ｎ+層
　４ａ　第１のゲート絶縁層
　４ｂ　第２のゲート絶縁層
　２７Ａ、２７Ｂ，２７Ｃ、２７Ｄ　ゲート絶縁層
　５ａ、２８ａ、２８ｂ、２８ｃ、２８Ａ　第１のゲート導体層
　５ｂ、２９ａ、２９ｂ、２９Ａ　第２のゲート導体層
　６、３１、３８　絶縁層
　７　チャネル領域
　１０　正孔群
　１２ａ、１２ｂ　反転層
　１３　ピンチオフ点
　ＳＬ　ソース線
　ＰＬ　プレート線
　ＷＬ、ＷＬ１、ＷＬ２、ＷＬａ、ＷＬｂ　ワード線
　ＢＬ、ＢＬ１、ＢＬ２、ＢＬａ１、ＢＬａ２、ＢＬａ３、ＢＬａ４、ＢＬａ５，ＢＬａ６，ＢＬａ７，ＢＬａ８　ビット線
　ＰＬ、ＰＬ１、ＰＬ２、ＰＬ３　プレート線
　２０　Ｐ層基板
　２２、２２ａ　Ｗ層
　２５、３１ａ　ＳｉＯ2層
　２７ａ、２７ｂ、２７ｃ、２７ｄ　ゲート絶縁層
　３１　ＳｉＮ層
　３２ａ、３２ｂ、３２ｃ、３２ｄ、３２Ａ、３２Ｂ，３２Ｃ，３２Ｄ　コンタクトホール
　３３ａ、３３ｂ、３３Ａ、３３Ｂ、３３Ｃ、３３Ｄ、３３Ｅ，３３Ｆ，３３Ｇ，３３Ｈ　金属配線層
　３７ａ、３７ｂ、３７ｃ、３７ｄ　金属層

Claims (10)

  1. 　基板上にある第１の不純物層と、
    　前記第１の不純物層上に隣接し、前記基板に対して垂直方向に立つ第１の半導体柱と、第２の半導体柱と、
    　前記第１の半導体柱の頂部にある第２の不純物層と、前記第２の半導体柱の頂部にある第３の不純物層と、
    　前記第１の半導体柱と前記第２の半導体柱の下部側面を囲んだ第１のゲート絶縁層と、上部側面を囲んだ第２のゲート絶縁層と、
    　前記第１のゲート絶縁層側面を囲んだ第１のゲート導体層と、
    　前記第２のゲート絶縁層側面を囲んだ第２のゲート導体層と、
    　を備え、
    　平面視において、前記第２のゲート導体層が伸延する第１の方向において、前記第１の半導体柱の中点と前記第２の半導体柱の中点とが、前記第１の方向に直交する第２の方向、又は前記第１の方向にずれており、
    　前記第１の方向、又は前記第２の方向での、前記第１の半導体柱の垂直断面と、前記第２の半導体柱の垂直断面が、垂直断面方向で透視すると、それぞれの一部で重なっており、
    　前記第１の不純物層と、前記第２の不純物層と、前記第３の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層とに電圧を印加することにより、前記第１の半導体柱と、前記第２の半導体柱の内部に、インパクトイオン化現象、又はゲート誘起ドレインリーク電流により発生させた正孔、または電子の一方を、保持するデータ書き込み、保持動作と、
    　前記第１の不純物層と、前記第２の不純物層と、前記第３の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層とに電圧を印加することにより、保持している前記正孔、または電子を、前記第１の半導体柱と、前記第２の半導体柱の内部から除去するデータ消去動作と、
    　を行うことを特徴とする半導体メモリ装置。
  2. 　前記第１の不純物層に繋がる配線は、ソース線であり、前記第２の不純物層、前記第３の不純物層に繋がる配線はビット線であり、前記第１のゲート導体層に繋がる配線が、プレート線であり、前記第２のゲート導体層に繋がる配線がワード線であり、
    　前記ソース線と、前記ビット線と、前記第１のプレート線と、前記ワード線とに印加する電圧により、前記データ消去動作と、前記書き込み、保持動作と、を行う、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  3. 　平面視において、前記基板上に前記第１の半導体柱と、前記第２の半導体柱と、を含むメモリ領域内にある半導体柱群において、前記第１の半導体柱と、前記第２の半導体柱とを囲んだ前記第１のゲート導体層が、前記半導体柱群間で繋がっている、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  4. 　前記第１の半導体柱の頂部の前記第２の不純物層上に設けられ、又はこれを覆った金属または合金よりなる第１の導体層と、前記第２の半導体柱の頂部の前記第３の不純物層上に設けられ、又はこれを覆った金属または合金よりなる第２の導体層と、
    　平面視において、前記第１の半導体柱の中心点に対して、前記第１の方向に中心点がずれ、且つ前記第１の導体層と接した第１のコンタクトホールと、前記第２の半導体柱の中心点に対して、前記第１の方向に中心点がずれ、且つ前記第２の導体層と接した第２のコンタクトホールと、
    　前記第１のコンタクトホールを介して、前記第１の導体層と繋がり、且つ前記第２の方向に伸延する第１のビット配線金属層と、前記第２のコンタクトホールを介して、前記第２の導体層と繋がり、且つ前記第２の方向に伸延する第２のビット配線金属層と、
    　を有し、平面視において、前記第２のビット配線金属層が前記第１の導体層と、前記第２の導体層の一部と重なっている、ことを特徴とする請求項１に記載の半導体メモリ装置。
  5. 　垂直方向において、前記第１のビット配線金属層と、前記第２のビット配線金属層の高さが異なる、
    　ことを特徴とする請求項４に記載の半導体メモリ装置。
  6. 　平面視において、前記第１の半導体柱と前記第２の半導体柱の中心を結ぶ第１の線上に、中心点を持ち、且つ前記第１の半導体柱と前記第２の半導体柱の中心点間長さで等ピッチで並ぶ、１つ以上の第３の半導体柱があり、
    　前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱の下部を囲む前記第１のゲート絶縁層と、上部を囲む前記第２のゲート絶縁層と、
    　前記第１のゲート絶縁層を覆う前記第１のゲート導体層と、前記第２のゲート絶縁層を覆う前記第２のゲート導体層と、を有する、
    　ことを特徴とする請求項４に記載の半導体メモリ装置。
  7. 　平面視において、前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱と、をブロック領域として、２つ以上の前記第１のブロック領域を、繋げて前記第２のゲート導体層が伸延する方向に設け、
    　平面視において、前記第１の半導体柱の頂部上にある前記第１の導体層と、隣接するブロック領域端の前記第３の半導体柱の頂部上の第３の導体層と、の上を前記第１のビット配線金属層がある、
    　ことを特徴とする請求項６に記載の半導体素子メモリ装置。
  8. 　平面視において、前記第２のゲート導体層と、前記第２のゲート導体層に隣接する、第２のワード線に繋がる第４のゲート導体層との間の距離は、前記第１のゲート導体層と、前記第２のゲート導体層との厚さの大きい方の半分より大きい、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  9. 　平面視において、前記第２のゲート導体層の外側の、前記第１の不純物層内に、金属または合金層を設ける、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  10. 　前記第１のゲート導体層と前記第１の半導体柱との間の第１のゲート容量は、前記第２のゲート導体層と前記第１の半導体柱との間の第２のゲート容量よりも大きい、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
PCT/JP2022/000490 2022-01-11 2022-01-11 半導体メモリ装置 WO2023135631A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
PCT/JP2022/000490 WO2023135631A1 (ja) 2022-01-11 2022-01-11 半導体メモリ装置
TW112100270A TWI839062B (zh) 2022-01-11 2023-01-04 半導體記憶裝置
US18/151,973 US20230225105A1 (en) 2022-01-11 2023-01-09 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2022/000490 WO2023135631A1 (ja) 2022-01-11 2022-01-11 半導体メモリ装置

Publications (1)

Publication Number Publication Date
WO2023135631A1 true WO2023135631A1 (ja) 2023-07-20

Family

ID=87069338

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/000490 WO2023135631A1 (ja) 2022-01-11 2022-01-11 半導体メモリ装置

Country Status (2)

Country Link
US (1) US20230225105A1 (ja)
WO (1) WO2023135631A1 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003188279A (ja) * 2001-12-14 2003-07-04 Toshiba Corp 半導体メモリ装置およびその製造方法
JP2008124209A (ja) * 2006-11-10 2008-05-29 Toshiba Corp 半導体記憶装置
JP2008147514A (ja) * 2006-12-12 2008-06-26 Renesas Technology Corp 半導体記憶装置
WO2014184933A1 (ja) * 2013-05-16 2014-11-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Ｓｇｔを有する半導体装置の製造方法
US20200013791A1 (en) * 2017-02-04 2020-01-09 Monolithic 3D Inc. 3d semiconductor device and structure
US20200135863A1 (en) * 2015-04-29 2020-04-30 Zeno Semiconductor, Inc. MOSFET and Memory Cell Having Improved Drain Current Through Back Bias Application

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003188279A (ja) * 2001-12-14 2003-07-04 Toshiba Corp 半導体メモリ装置およびその製造方法
JP2008124209A (ja) * 2006-11-10 2008-05-29 Toshiba Corp 半導体記憶装置
JP2008147514A (ja) * 2006-12-12 2008-06-26 Renesas Technology Corp 半導体記憶装置
WO2014184933A1 (ja) * 2013-05-16 2014-11-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Ｓｇｔを有する半導体装置の製造方法
US20200135863A1 (en) * 2015-04-29 2020-04-30 Zeno Semiconductor, Inc. MOSFET and Memory Cell Having Improved Drain Current Through Back Bias Application
US20200013791A1 (en) * 2017-02-04 2020-01-09 Monolithic 3D Inc. 3d semiconductor device and structure

Also Published As

Publication number Publication date
TW202341422A (zh) 2023-10-16
US20230225105A1 (en) 2023-07-13

Similar Documents

Publication Publication Date Title
TWI806509B (zh) 使用柱狀半導體元件的記憶裝置
WO2022219762A1 (ja) メモリ素子を有する半導体装置
WO2022219694A1 (ja) 半導体素子を用いたメモリ装置
WO2022168219A1 (ja) 柱状半導体素子を用いたメモリ装置
JP7057033B1 (ja) 半導体素子を用いたメモリ装置の製造方法
WO2022168158A1 (ja) 半導体メモリ装置
TW202245147A (zh) 半導體元件記憶裝置
WO2023135631A1 (ja) 半導体メモリ装置
TWI839062B (zh) 半導體記憶裝置
WO2022239102A1 (ja) 半導体素子を用いたメモリ装置
WO2022239192A1 (ja) 半導体素子を用いたメモリ装置
WO2022239099A1 (ja) メモリ素子を有する半導体装置
WO2022239194A1 (ja) 半導体素子を用いたメモリ装置
TWI806510B (zh) 具有記憶元件的半導體裝置
WO2022180738A1 (ja) 半導体素子を用いたメモリ装置
WO2022208587A1 (ja) 半導体素子を用いたメモリ装置と、その製造方法
WO2024018556A1 (ja) 半導体素子を用いたメモリ装置
US20230335183A1 (en) Semiconductor-element-including memory device
WO2022168220A1 (ja) 半導体素子を用いたメモリ装置
WO2023067748A1 (ja) 半導体素子を用いたメモリ装置
WO2024062539A1 (ja) 半導体素子を用いたメモリ装置
US20230038107A1 (en) Memory device using semiconductor element
WO2022157929A1 (ja) 半導体素子を用いたメモリ装置の製造方法
WO2023170755A1 (ja) 半導体素子を用いたメモリ装置
WO2024053014A1 (ja) 半導体素子を用いたメモリ装置