JP2008124209A - 半導体記憶装置 - Google Patents

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Abstract

【課題】メモリセルの閾値電圧のばらつきを低減することによって不良ビット数を少なくする。
【解決手段】半導体記憶装置は、半導体層３０と、半導体層の第１の表面に接するように形成されたチャージトラップ膜２０と、半導体層の前記第１の表面に対して反対側の第２の表面に接するように形成されたゲート絶縁膜７０と、チャージトラップ膜に接するように形成されたバックゲートＢＧと、ゲート絶縁膜に接するように形成されたゲート電極ＷＬと、半導体層内に形成されたソース６０およびドレイン４０と、ドレインとソースとの間に設けられ、電気的に浮遊状態のボディ領域５０とを備え、ソース、ドレインおよびゲート電極を含むメモリセルＭＣの閾値電圧またはドレイン電流は、ボディ領域内に蓄積された多数キャリアの数およびチャージトラップ膜にトラップされた電荷量によって変更される。
【選択図】図３

Description

本発明は半導体記憶装置に関する。
近年、ＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣ（Floating Body Cell）メモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディ領域ともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディ領域に蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。
例えば、ＦＢＣがＮチャネル型ＭＩＳＦＥＴからなる場合、このＦＢＣは、ボディ領域に蓄積されたホールの量によってデータを記憶することができる。ボディ領域に蓄えられたホール数が少ない場合をデータ“０”、それが多い場合をデータ“１”とすると、データ“０”を格納したメモリセル（“０”セル）のボディ電位は低くなり、データ“１”を格納したメモリセル（“１”セル）のボディ電位は相対的に高くなる。これにより、“０”セルの閾値電圧は高くなり、そのドレイン電流は小さい。また、“１”セルの閾値電圧は比較的低くなり、そのドレイン電流は比較的大きい。このメモリセルのドレイン電流によって、データ“０”とデータ“１”を区別することができる。
しかし、ＦＢＣのドレイン電流はばらつきを有する。ドレイン電流のばらつきは、主にメモリセルの閾値電圧のばらつきによって生じる。ドレイン電流のばらつきが大きいと、ＦＢＣメモリの不良ビット数が増大してしまう。このことは、例えば、非特許文献１に記載されている。例えば、データ“０”を格納しているときの閾値電圧が低いメモリセル、および、データ“１”を格納しているときの閾値電圧が高いメモリセルは不良ビットとなる。
特開２００２−２４６５７１号公報 T. Shino等による、"Operation Voltage Dependence of Memory Cell Characteristics in Fully Depleted Floating Body Cell"IEEE Transaction On Electron Devices, Vol.52, No.10, Oct. 2005、2220-2226ページ
メモリセルの閾値電圧のばらつきを低減することによって不良ビット数の少ない半導体記憶装置を提供する。
本発明に係る実施形態に従った半導体記憶装置は、半導体層と、前記半導体層の第１の表面に接するように形成されたチャージトラップ膜と、前記半導体層の前記第１の表面に対して反対側の第２の表面に接するように形成されたゲート絶縁膜と、前記チャージトラップ膜に接するように形成されたバックゲートと、前記ゲート絶縁膜に接するように形成されたゲート電極と、前記半導体層内に形成されたソースおよびドレインと、前記ドレインと前記ソースとの間に設けられ、電気的に浮遊状態のボディ領域と、を備え、前記ソース、前記ドレインおよび前記ゲート電極を含むメモリセルの閾値電圧またはドレイン電流は、前記ボディ領域内に蓄積された多数キャリアの数および前記チャージトラップ膜にトラップされた電荷量によって変更されることを特徴とする。
本発明による半導体記憶装置は、メモリセルの閾値電圧のばらつきを低減することによって不良ビット数を少なくすることができる。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１の実施形態）
第１の実施形態によるＦＢＣメモリ装置の各メモリセルはＭＩＳＦＥＴからなる。このメモリセルは、ボディ領域の多数キャリア数によってダイナミックなデータ保持を行うＲＡＭである。本実施形態によるＦＢＣメモリは、メモリセルのボディ領域の下に設けられたチャージトラップ膜に電荷をトラップさせることにより、このメモリセルの閾値電圧を所望の値に調節するトリミング機能を有する。
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリ装置の構成を示す回路図である。ＦＢＣメモリ装置は、メモリセルＭＣと、センスアンプＳ／Ａｉ（ｉは整数）（以下、Ｓ／Ａともいう）と、ワード線ＷＬＬｉ、ＷＬＲｉ（以下、ＷＬともいう）と、ビット線ＢＬＬｉ、ＢＬＲｉ（以下、ＢＬともいう）と、イコライジング線ＥＱＬＬ、ＥＱＬＲ（以下、ＥＱＬともいう）と、イコライジングトランジスタＴＥＱＬ、ＴＥＱＲ（以下、ＴＥＱともいう）と、基準電位線ＶＲＥＦと、基準トランジスタＴＲＥＦＬ、ＴＲＥＦＲ（以下、ＴＲＥＦともいう）と、ダミーワード線ＤＷＬＬ、ＤＷＬＲ（以下、ＤＷＬともいう）とを備えている。ここで、基準電位は、データ“１”またはデータ“０”を検出するときに比較の基準となる電圧である。
メモリセルＭＣは、マトリクス状に配列され、メモリセルアレイＭＣＡＬ、ＭＣＡＲ（以下、ＭＣＡともいう）を構成している。ワード線ＷＬは、ロウ（row）方向に延伸し、メモリセルＭＣのゲートに接続されている。本実施形態において、ワード線ＷＬは、センスアンプＳ／Ａの左右に２５６本ずつ設けられており、図１では、ＷＬＬ０〜ＷＬＬ２５５およびＷＬＲ０〜ＷＬＲ２５５で示されている。ビット線ＢＬは、カラム方向に延伸し、メモリセルＭＣのソースまたはドレインに接続されている。ビット線ＢＬは、センスアンプＳ／Ａの左右に１０２４本ずつ設けられている。図１では、ＢＬＬ０〜ＢＬＬ１０２３およびＢＬＲ０〜ＢＬＲ１０２３で示されている。ワード線ＷＬとビット線ＢＬとは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。尚、ロウ方向とカラム方向とは互いに入れ替えても差し支えない。
基準トランジスタＴＲＥＦＬ、ＴＲＥＦＲは、ダミーワード線ＤＷＬＬ、ＤＷＬＲの制御を受けて、基準電位ＶＲＥＦをビット線ＢＬに接続する。イコライジングトランジスタＴＥＱＬ、ＴＥＱＲは、読出し／書込み動作前にビット線ＢＬをグランドに接続することによって各ビット線ＢＬの電位を接地電位に等しくする。
センスアンプＳ／Ａは、例えば、クロスカップル型ダイナミックラッチ回路を備え、メモリセルＭＣからの読出しデータ、あるいは、ＤＱバッファ（図示せず）から受け取った書込みデータを格納することができる。
図２は、第１の実施形態に従ったメモリセルＭＣの断面図である。メモリセルＭＣは、シリコン基板１０と、チャージトラップ膜としてのＯＮＯ膜２０と、シリコン層３０とを含むＳＯＩ基板上に設けられている。ＯＮＯ膜２０は、シリコン基板１０上に設けられている。シリコン層３０の底面が第１の表面を成し、第１の表面とＯＮＯ膜２０は接している。ＯＮＯ膜２０はシリコン基板１０に形成されたバックゲートＢＧに接している。シリコン層３０内に、ソース６０およびドレイン４０が設けられている。フローティングボディ（以下、ボディ）５０は、ソース６０とドレイン４０との間のシリコン層３０に設けられている。ボディ５０は、ソース６０およびドレイン４０とは逆導電型の半導体である。ドレイン４０はビット線ＢＬに接続され、ゲート電極８０はワード線ＷＬに接続され、並びに、ソース６０はソース線ＳＬに接続されている。ゲート絶縁膜７０は、ボディ５０上に設けられている。ゲート電極８０は、ゲート絶縁膜７０上に設けられている。すなわち、シリコン層３０の上面が第２の表面を成し、第２の表面はゲート絶縁膜７０に接している。またゲート絶縁膜７０はゲート電極に接している。
本実施形態では、ＦＢＣメモリはＮ型ＦＥＴである。ボディ５０は、ソース６０、ドレイン４０、ＯＮＯ膜２０、ゲート絶縁膜７０およびＳＴＩ（Shallow Trench Isolation）（図示せず）によって囲まれることによって電気的に浮遊状態である。ＦＢＣメモリは、ボディ５０内に蓄積された多数キャリアの数によってダイナミックにデータを記憶することができる。
例えば、メモリセルＭＣがＮ型ＭＩＳＦＥＴであるとする。また、ボディ５０に蓄積されたホールが多い状態をデータ“１”とし、ホールが少ない状態をデータ“０”と定義する。この場合、データ“１”をメモリセルＭＣに書き込むためには、メモリセルＭＣを飽和状態で動作させる。例えば、ワード線ＷＬを１．５Ｖにバイアスし、ビット線ＢＬを１．５Ｖにバイアスする。ソースはグランドＧＮＤ（０Ｖ）である。これにより、ドレイン近傍においてインパクトイオン化が生じ、電子−ホール対が大量に発生する。インパクトイオン化により生じた電子は、ドレインに流れ、ホールはポテンシャルの低いボディに蓄えられる。インパクトイオン化でホールが発生するときに流れる電流と、ボディ−ソース間のｐｎ接合におけるフォワード電流が釣り合ったときに、ボディ電圧は定常状態に達する。このボディ電圧は、約０．７Ｖである。
データ“０”を書き込むときには、ビット線ＢＬを負の電圧に低下させる。例えば、ビット線ＢＬの電位を−１．５Ｖに低下させる。この動作により、ボディ５０−ドレイン４０間のｐｎ接合が大きく順方向にバイアスされる。ボディ５０に蓄積されていたホールはドレイン４０へ排出され、データ“０”がメモリセルＭＣに記憶される。
データの読出し動作では、ワード線ＷＬをデータ書込み時と同様に活性にするが、ビット線ＢＬをデータ“１”の書込み時と比べて低く設定する。例えば、ワード線ＷＬを１．５Ｖとし、ビット線ＢＬを０．２Ｖにする。メモリセルＭＣを線形領域で動作させる。データ“０”を記憶するメモリセルＭＣとデータ“１”を記憶するメモリセルＭＣとは、ボディ５０に蓄積されたホール数の違いにより、メモリセルＭＣの閾値電圧において相違する。この閾値電圧の差を検知することによって、データ“１”とデータ“０”とを識別する。読み出し時にビット線ＢＬを低電圧にする理由は、ビット線ＢＬの電圧を高くしてメモリセルＭＣを飽和状態にバイアスしてしまうと、データ“０”を読み出す場合にインパクトイオン化によりデータ“０”がデータ“１”に変化してしまうからである。
ＯＮＯ膜２０は、電荷をトラップし、メモリセルの閾値電圧またはドレイン電流を変更する役割を果たす。これにより、トリミング機能が実現される。トリミング機能では、或るデータを格納したメモリセルＭＣの閾値電圧が規格外である場合に、そのメモリセルＭＣのＯＮＯ膜２０に電荷をトラップさせる。これにより、そのメモリセルＭＣの閾値電圧を規格内に調節する。
図３は、“０”セルの閾値電圧のトリミング機能を概念的に示すグラフである。ここで使用したメモリセルのボディ５０の膜厚は約５５ｎｍ、フロントゲート長は約０．１５μｍ、フロントゲート絶縁膜７０は約６ｎｍ、ＯＮＯ膜２０の膜厚は約２５ｎｍである。
“０”セルの閾値電圧Ｖｔ０が規格よりも低い場合、そのメモリセルのＯＮＯ膜２０に電子をトラップさせる。図３に示す破線円Ｃ１内のメモリセルがトリミングの対象である。これにより、これらのメモリセルの閾値電圧Ｖｔ０が上昇し、規格内に調節される。尚、 “０”セルの閾値電圧を上昇させるために、電子はソース−ボディ間の接合付近のＯＮＯ膜２０にトラップさせることが好ましい（図３３および３４参照）。
閾値幅Ｗは、トリミング前における、 “１”セルの閾値電圧Ｖｔ１の最大値と、閾値電圧Ｖｔ０の最小値との幅を示す。閾値幅Ｗ’は、トリミング後における、“１”セルの閾値電圧Ｖｔ１の最大値と、閾値電圧Ｖｔ０の最小値との幅を示す。閾値電圧差Ｗ’が明らかに閾値電圧差Ｗよりも大きい。その結果、ＦＢＣメモリの不良ビット数が減少する。
尚、通常、閾値電圧Ｖｔ０とＶｔ１とは相関関係を有する。閾値電圧Ｖｔ０が低いメモリセルにデータ“１”を格納した場合、そのメモリセルの閾値電圧Ｖｔ１は低い。さらに、閾値電圧Ｖｔ０が高いメモリセルにデータ“１”を格納した場合、そのメモリセルの閾値電圧Ｖｔ１は高い。従って、規格（下限）より低い閾値電圧Ｖｔ０を有するメモリセルをトリミングしたとしても、そのメモリセルの閾値電圧Ｖｔ１が規格（上限）を超えることはほとんどない。即ち、図３の破線円Ｃ２に示すように、規格より低い閾値電圧Ｖｔ０を有するメモリセルをトリミングした場合、閾値電圧Ｖｔ１の規格値から離れた部分が上昇するので、トリミングによって閾値電圧Ｖｔ１が規格を超える確率は低い。
図４は、“１”セルの閾値電圧のトリミング機能を概念的に示すグラフである。ここで使用したメモリセルの構成は、図３を参照して説明したメモリセルの構成と同様でよい。“１”セルの閾値電圧Ｖｔ１が規格よりも高い場合、そのメモリセルのＯＮＯ膜２０にホールをトラップさせる。図４に示す破線円Ｃ４内のメモリセルがトリミングの対象である。これにより、これらのメモリセルの閾値電圧Ｖｔ１が低下し、規格内に調節される。尚、ホールは、“１”セルの閾値電圧を低下させるために、ドレイン−ボディ間の接合に近接するＯＮＯ膜２０にトラップさせることが好ましい（図３３および３４参照）。
閾値幅Ｗは、トリミング前における、閾値電圧Ｖｔ１の最大値と閾値電圧Ｖｔ０の最小値との幅を示す。閾値幅Ｗ’は、トリミング後における、閾値電圧Ｖｔ１の最大値と閾値電圧Ｖｔ０の最小値との幅を示す。閾値電圧差Ｗ’が明らかに閾値電圧差Ｗよりも大きい。その結果、ＦＢＣメモリの不良ビット数が減少する。
尚、図４の破線円Ｃ３に示すように、このときトリミングされたメモリセルにデータ“０”を格納した場合、その閾値電圧Ｖｔ０は、規格値から離れた部分に該当する。従って、トリミングによって閾値電圧Ｖｔ０が規格を超える確率は低い。
図５は、第１の実施形態におけるトリミング機能を示すフロー図である。まず、センスアンプＳ／Ａは、検査対象のメモリセルにデータ“０”を書き込む（Ｓ１０）。次に、センスアンプＳ／Ａは、この“０”セルのデータを読み出す（Ｓ２０）。センスアンプＳ／Ａは、“０”セルの閾値電圧を検出し、これを規格値と比較する（Ｓ３０）。規格値は、図１に示す信号線ＶＲＥＦを介してセンスアンプＳ／Ａに伝達される。この比較の結果、“０”セルの閾値電圧が規格値よりも大きい場合、検査対象のメモリセルは良品であるので、次のメモリセルを検査対象とする。比較の結果、“０”セルの閾値電圧が規格値よりも小さい場合、検査対象のメモリセルは不良である。そこで、センスアンプＳ／Ａは、ＯＮＯ膜２０に電子をトラップさせる（Ｓ４０）。トラップ後、再度、ステップＳ１０〜Ｓ３０を繰り返し、“０”セルの閾値電圧が規格値よりも大きいことを確認する。トラップさせる電荷量が足りない場合には、ステップＳ３０にて“０”セルの閾値電圧は規格値よりも小さくなるので、センスアンプＳ／Ａは、再度、ステップＳ４０にてＯＮＯ膜２０に電子をトラップさせる。この一連のステップは、メモリセルアレイの全メモリセルに対して実行される。
図５では、“０”セルについて説明したが、“１”セルについても同様にトリミングを実行することができる。“１”セルをトリミングする場合、ステップＳ１０にて、メモリセルにデータ“１”を書き込む。“１”セルの閾値電圧が規格より大きい場合に、ステップＳ４０において、ＯＮＯ膜２０にホールをトラップする。勿論、“０”セルおよび“１”セルの両方の不良メモリセルのトリミングを順次実行してもよい。
センスアンプＳ／Ａは、メモリセルの閾値電圧またはドレイン電流のいずれを検出してもよい。ただし、メモリセルのドレイン電流のばらつきの原因は、閾値電圧のばらつきに加え、メモリセルの寄生抵抗のばらつきが重畳する。従って、ドレイン電流を用いたトリミングは、閾値電圧を用いたトリミングよりも好ましい。本実施形態では、閾値電圧と規格値とを比較したが、ドレイン電流と規格値とを比較してもよい。この場合、ステップＳ３０におけるドレイン電流と規格値との大小関係は、閾値電圧と規格値との大小関係の逆となる。
ＯＮＯ膜２０に電荷をトラップすると、トラップ電荷の密度および分布に依存してメモリセルの閾値電圧はさらにばらつく可能性がある。従って、検証動作を行わずに、全メモリセルに対して電荷注入を実行することは、閾値電圧のばらつきが増大するため好ましくない。検証動作は、閾値電圧とその規格との比較を行うことによって、閾値電圧が規格に適合しているか否かを検証する動作である。通常、規格から外れるメモリセルは、全メモリセルのうち極少数であるので、本実施形態では検証動作を行いながら電荷注入を実行する。これにより、不良ビット数を低減することができる。
本実施形態では、検証結果に基いて各メモリセルに適合した量の電荷を、各メモリセルのＯＮＯ膜２０に注入してもよい。例えば、“１”セルのトリミングをする場合、規格値を最小閾値電圧よりも小さい値に設定する。そして、“１”セルの閾値電圧と規格値との差が大きい場合、そのメモリセルのＯＮＯ膜２０に多くのホールを注入し、その差が小さい場合、そのメモリセルのＯＮＯ膜２０には少量のホールを注入する。即ち、“１”セルの閾値電圧と規格値との差に応じた量のホールをＯＮＯ膜２０に注入する。ここで、全ての“１”セルの閾値電圧は、規格値よりも大きいので、全てのメモリセルのＯＮＯ膜２０にホールが注入される。検証結果に基いてホールの注入を行うので、結果として、メモリセルの閾値電圧のばらつきは小さくなる。さらに、この方法によれば、全メモリセルの閾値電圧の平均値を任意に設定することができる。例えば、上述のようにホールを注入することにより、平均的な“１”セルの閾値電圧および平均的な“０”セルの閾値電圧を同時に下げることができる。その結果、書込み動作時に、大きなドレイン電流がメモリセルに流れるので、データ“１”の書込み速度が速くなる。さらに、読出し時に、”０”セルと”１”セルのドレイン電流差が大きくなる。あるいは、データ“１”の書込み速度や読出し時のドレイン電流差を一定に保ったまま、ワード線およびビット線の電圧振幅を小さくすることができる。ワード線およびビット線の電圧振幅を小さくすることは、消費電力を低下させることにつながる。
図６は、他のトリミング機能を示すフロー図である。このトリミングでは、“１”セルの閾値電圧が所定値以上であったメモリセルのみに対して、“０”セルの閾値電圧を検証する。まず、センスアンプＳ／Ａがメモリセルにデータ“１”を書き込む（Ｓ１１）。次に、センスアンプＳ／Ａは、そのメモリセルからデータを読み出す（Ｓ２１）。センスアンプＳ／Ａは、その閾値電圧が所定値Ｖｒｅｆ１より小さいか否かを判定する（Ｓ３１）。所定値Ｖｒｅｆ１は、例えば、複数の“１”セルの閾値電圧の平均値や中間値等である。閾値電圧が所定値Ｖｒｅｆ１よりも大きい場合、そのメモリセルのＯＮＯ膜２０に電子を注入すると、“１”セルの閾値電圧がさらに大きくなってしまう。また、この場合、そのメモリセルにデータ“０”を書き込んだとしても、その“０”セルの閾値電圧は、比較的高いと推測することができる。そこで、閾値電圧が所定値Ｖｒｅｆ１よりも大きい場合には、そのメモリセルのトリミングは終了する。
一方、閾値電圧が所定値Ｖｒｅｆ１よりも小さい場合、センスアンプＳ／Ａは、そのメモリセルにデータ“０”を書き込む（Ｓ４１）。次に、センスアンプＳ／Ａは、そのメモリセルのデータを読み出す（Ｓ５１）。センスアンプＳ／Ａは、その閾値電圧が規格値より小さいか否かを判定する（Ｓ６１）。閾値電圧が規格値より小さい場合、そのメモリセルのＯＮＯ膜２０に電子を注入する（Ｓ７１）。これにより、このメモリセルの閾値電圧が上昇する。その後、ステップＳ１１〜Ｓ６１を繰り返す。もし、まだ、閾値電圧が規格値より小さい場合、ステップＳ７１においてさらにＯＮＯ膜２０に電子を注入する。閾値電圧が規格値より大きい場合、そのメモリセルのトリミングは終了する。この一連のステップは、メモリセルアレイの全メモリセルに対して実行される。
図６では、“０”セルについて説明したが、“１”セルについても同様にトリミングを実行することができる。“１”セルをトリミングする場合、まず、センスアンプＳ／Ａは、データ“０”をメモリセルに書き込み、“０”セルの閾値電圧を所定値Ｖｒｅｆ０と比較する。所定値Ｖｒｅｆ０は、例えば、複数の“０”セルの閾値電圧の平均値や中間値等である。閾値電圧が所定値Ｖｒｅｆ０よりも大きい場合にのみ、“１”セルの閾値電圧を検証する。“０”セルの閾値電圧が小さい場合、ＯＮＯ膜２０にホールを注入すると、“０”の閾値電圧がさらに小さくなってしまうからである。また、この場合、そのメモリセルにデータ“１”を書き込んだとしても、その“１”セルの閾値電圧は、比較的低いと推測することができる。そこで、閾値電圧が所定値Ｖｒｅｆ０よりも大きい場合に、センスアンプＳ／Ａは、そのメモリセルにデータ“１”を書き込み、そのデータを読み出す。このときの閾値電圧が規格値より大きい場合、センスアンプＳ／Ａは、ＯＮＯ膜２０にホールを注入する。
勿論、“０”セルのトリミングおよび“１”セルのトリミングは、両方とも実行してもよい。これにより、閾値電圧Ｖｔ１の最大値と閾値電圧Ｖｔ０の最小値との差はさらに増大するので、不良ビット数はさらに減少する。本実施形態では、閾値電圧と規格値とを比較したが、ドレイン電流と規格値とを比較してもよい。この場合、ステップＳ３０におけるドレイン電流と規格値との大小関係は、閾値電圧と規格値との大小関係の逆となる。
尚、上述の閾値電圧は、ボディ５０の上部表面(Front Surface)にチャネルが形成されるときのフロントゲート電圧である。ボディ５０の全体が完全に空乏化し中性領域が存在しない完全空乏化(ＦＤ（Fully Depleted）)モードでメモリセルを動作させる場合、メモリセルの閾値電圧はＯＮＯ膜２０中の電荷により変調される。ＦＤモードではボディ５０の膜厚を薄くするほど、閾値電圧に対するＯＮＯ膜２０中の電荷の影響が強くなる。即ち、ボディ５０の膜厚を薄くすると、データ“０”と“１”との閾値電圧差ΔＶｔが増大するだけでなく、ＯＮＯ膜２０中のトラップ電荷が閾値電圧に与える効果が高くなる。従って、本実施形態によるメモリセルのボディ５０の膜厚を薄くすることが好ましい。
一方、ボディ５０の一部に中性領域が存在する部分空乏化（ＰＤ（Partially Depleted））モードで動作する場合、ＯＮＯ膜２０中の電荷量およびバックゲート電圧がボディ５０の底部表面(Back Surface)のチャネル形成に大きな影響を及ぼす。しかし、フロントゲート電圧が閾値電圧に与える影響力は小さい。
本実施形態に従ったＦＢＣメモリ装置は、ボディ５０の多数キャリア数によってダイナミックなデータ保持を行う。従って、高速のデータ書き換えが可能であり、ＲＡＭとして使用することができる。さらに、本実施形態に従ったＦＢＣメモリ装置は、チャージトラップ膜としてのＯＮＯ膜２０を備えることによって、トリミング機能を有する。このトリミング機能によって、メモリセルの閾値電圧のばらつきを低減し、不良ビット数を少なくすることができる。
尚、データ“１”の書き込み方法として、インパクトイオン化だけでなく、ＧＩＤＬ(Gate Induced Drain Leakage)を用いてもよい。ＧＩＤＬによりデータ“１”をメモリセルＭＣに書き込むためには、例えば、ワード線ＷＬを−３Ｖにバイアスし、ビット線ＢＬを１．５Ｖにバイアスする。ソースはグランドＧＮＤ（０Ｖ）である。これにより、ドレイン近傍の電界が大きくなり、インパクトイオン化あるいはバンド間トンネリングが生じ、電子−ホール対がドレイン近傍において大量に発生する。このとき発生した電子はドレインに流れ、ホールはポテンシャルの低いボディに蓄えられる。ＦＢＣは、Ｐチャンネル型ＭＩＳＦＥＴであってもよい。ＦＢＣがＰ型ＦＥＴの場合、閾値電圧またはドレイン電流の大小関係は、上述の記載におけるそれと逆となる。
図７は、ＦＢＣメモリを駆動させる信号のタイミング図である。このシミュレーションに用いたメモリセルＭＣのゲート長は７５ｎｍである。フロントゲート酸化膜厚は５．２ｎｍである。ＳＯＩ層の膜厚は２１ｎｍである。ＯＮＯ膜２０中の第１のシリコン酸化膜の膜厚は３ｎｍである。ＯＮＯ膜２０中のシリコン窒化膜の膜厚は６ｎｍである。ＯＮＯ膜２０中の第２のシリコン酸化膜の膜厚は６ｎｍである。
ソース６０の電圧ＶＳは０Ｖ、バックゲートの電圧ＶＰＬは−３Ｖに維持されている。バックゲートは、濃度３×１０１７ｃｍ−３のＮ型不純物を含む。ボディ５０は１×１０１７ｃｍ−３のＰ型不純物を含む。
５ナノ秒〜１５ナノ秒の動作がデータ書込み動作である。データ“０”を書き込む場合、ゲート電極８０（ワード線ＷＬ）の電圧ＶＧを１．２Ｖにし、ドレイン４０（ビット線ＢＬ）の電圧ＶＤを−０．９Ｖにする。これにより、ボディ５０からホールを引き抜く。一方、データ“１”を書き込む場合、ゲート電圧ＶＧを１．２Ｖ、ドレイン電圧ＶＤを１．７Ｖにする。これにより、メモリセルＭＣを飽和領域で動作させ、インパクトイオン化によりボディ５０内にホールを蓄積する。
１９ナノ秒〜２４ナノ秒の動作がデータ保持動作である。データを保持する場合、ゲート電圧ＶＧを−１．７Ｖ、ドレイン電圧ＶＤを０Ｖにする。ドレイン電圧ＶＤが０Ｖであり、データを保持している状態をポーズ状態と呼ぶことにする。データ“０”を格納するメモリセルＭＣ（以下、“０”セルともいう）のボディ電位は、データ“１”を格納するメモリセルＭＣ（以下、“１”セルともいう）のボディ電位よりも低い。この“０”セルのボディ電位と“１”セルのボディ電位との差は、ボディ５０内に蓄積された多数キャリア数の相違によるものである。ポーズ状態では、“０”セルおよび“１”セルにおいて、ボディ５０とソース６０との間のＰＮ接合、および、ボディ５０とドレイン４０との間のＰＮ接合に、逆バイアスが印加されている。
２８ナノ秒以降の動作がデータ読出し動作である。データを読み出す場合には、ドレイン電圧ＶＤを０．２Ｖ、ゲート電圧ＶＧを１．２Ｖにする。このとき、“０”セルのボディ電位と“１”セルのボディ電位との差に基づいて、“０”セルの閾値電圧と“１”セルの閾値電圧に差が生じる。データ読出し時の閾値電圧差ΔＶｔｈは、約０．４５Ｖであった。センスアンプＳ／Ａは、この閾値電圧差ΔＶｔｈに基づいて、データ“０”とデータ“１”とを識別する。
本実施形態に従ったトリミング機能を有するＦＢＣメモリは、ＯＮＯ膜上のシリコン層に形成され、ＯＮＯ膜中の電荷によってデータを保持する不揮発性メモリセルとは以下の点で異なる。即ち、ＯＮＯ膜に電荷をトラップさせることの目的は、データを保持することではなく、不良ビットの閾値電圧を変調させることにある。ＦＢＣメモリのメモリセルＭＣは、ボディ５０中の多数キャリア数によってデータを保持する。
本実施形態によるＦＢＣメモリは、ＯＮＯ膜２０中に電荷をトラップさせることにより、読出し時のメモリセルＭＣの閾値電圧を調整する。その結果、従来のＦＢＣメモリに比べ閾値電圧のばらつきが低減し、不良ビット数が少なくなる。
（第１の実施形態の変形例）
本実施形態の他の変形例によれば、センスアンプＳ／Ａは、或るデータ状態を所定の時間保持した後に読み出す。例えば、図５に示すように、ステップＳ１０とステップＳ２０の間のデータ保持（ポーズ状態）の時間を、１００ミリ秒とする。このとき読み出された閾値電圧あるいはドレイン電流が規格外の場合に、センスアンプＳ／Ａは、そのメモリセルのＯＮＯ膜２０に電荷をトラップさせる。このように、データ状態を所定時間保持した後にデータ状態を読み出すと、リーク電流等のばらつきを加味して閾値電圧のばらつき、あるいは、ドレイン電流のばらつきを調節することができる。このようなトリミング機能を行うことによって、本変形例は、より効果的に不良ビット数を減らすことができる。尚、メモリセルに記憶される情報の論理値（０または１）によって区別される状態を“データ状態”、あるいは単に“データ”と呼ぶ。
次に、第１の実施形態におけるトリミング機能を実現するために、ＯＮＯ膜２０へ電荷を注入する方法を説明する。
図８は、ＯＮＯ膜２０へホールを注入する方法を示す概念的な断面図である。このホール注入方法は、ボディ５０内のホールをＯＮＯ膜２０へ注入する。この場合、ソース電位ＶＳおよびドレイン電位ＶＤを浮遊状態とし、フロントゲート１０とバックゲート（ＷＬ）との間に電位差を与える。これにより、ＦＮ (Fowler-Nordheim)トンネリングが生じ、ホールはボディ５０からＯＮＯ膜２０内へ注入される。
フロントゲートとバックゲートとの間に与える電位差は、ゲー絶縁膜７０の膜厚およびＯＮＯ膜２０の膜厚による。ＯＮＯ膜２０の酸化膜換算膜厚（ＥＯＴ（Equivalent Oxside Thickness））をＴｏｎｏ、ゲート絶縁膜７０のＥＯＴをＴｏｘとする。このときボディ５０の電位Ｖｂｏｄｙは、ほぼ、ＶＰＬ×Ｔｏｘ／（Ｔｏｎｏ＋Ｔｏｘ）に等しい。例えば、Ｔｏｎｏ＝Ｔｏｘ＝１０ｎｍとした場合、フロントゲートにＶｇ＝０Ｖ、バックゲートにＶＰＬ＝−２０Ｖを与えると、Ｖｂｏｄｙは、約−１０Ｖとなる。Ｖｂｏｄｙ＝−１０Ｖのとき、ボディ５０の底部にあるホールは、第１のシリコン酸化膜をＦＮトンネルによって通過し、シリコン窒化膜中にトラップされる。
尚、このとき、ソースおよびドレインにも−２０Ｖの電位を与えると、ボディ−ソース間およびボディ−ドレイン間のＰＮ接合が順バイアスされる。これにより、ボディ５０の電位は、約−２０Ｖに低下する。従って、ソースおよびドレインにバックゲート電位ＶＰＬと等しい電位を与えると、ホールがＯＮＯ膜２０へ注入されない。
また、バックゲートが１×１０１８ｃｍ−３以下の不純物濃度を有するＰ型半導体である場合、バックゲートの表面に反転層が形成される。バックゲートの表面に反転層が形成されると、電子がバックゲートからＯＮＯ膜２０へ注入され、シリコン窒化膜中のホールと再結合し、あるいは、シリコン窒化膜中のホールによる正電荷を打ち消してしまう。これは、ＯＮＯ膜２０への書込み時間を長期化し、あるいは、ＯＮＯ膜２０への書込みを不可能としてしまう。従って、バックゲート表面に反転層が形成されないように、バックゲートのＰ型不純物濃度は１×１０２０ｃｍ−３以上であることが好ましい。
ボディ５０内にホールを蓄積するには、図７の５ナノ秒から１５ナノ秒における１書き動作によってインパクトイオン化を引き起こす。ボディ内のホールを引き抜くには、図７の５ナノ秒から１５ナノ秒における０書き動作によってボディ・ドレイン間のＰＮ接合を順バイアスする。
ボディ５０のホール数が多い場合（データ“１”を格納している場合）、ボディ電位は高い。よって、ボディ−バックゲート間の電位差が大きくなるので、ＦＮトンネル電流は大きい。一方、ボディ５０のホール数が少ない場合（データ“０”を格納している場合）、ボディ電位は低い。よって、ボディ−バックゲート間の電位差が小さくなるので、ＦＮトンネル電流は小さい。従って、このホール注入方法は、“１”セルのトリミングに適用することができる。
なお“０”セルのボディ５０内のホール数は時間の経過に伴い増加し、“１”セルのボディ５０内のホール数との差がなくなる。従ってボディ５０内にホールを蓄積する、あるいはボディ５０内からホールを引き抜くステップと、ボディ内のホールをＯＮＯ膜に注入するステップとを、繰り返すことによって、所望のメモリセルのＯＮＯ膜に所望の量のホールを注入することができる。
図９は、ＯＮＯ膜２０へホールを注入する他の方法を示す概念的な断面図である。この方法では、ソース−バックゲート間およびドレイン−バックゲート間に電圧を与え、ＦＮトンネリングを生じさせる。フロントゲート電位ＶＧを浮遊状態とする。例えば、図８を参照して説明した構造のメモリセルＭＣにおいて、ソース電位ＶＳおよびドレイン電位ＶＤを０Ｖとし、バックゲート電位ＶＰＬを−１０Ｖとする。この場合、ボディ５０底部のソース付近およびドレイン付近では、バンド間トンネリングが生じる。これに伴いボディ５０の価電子帯(Valence Band)にホールが生成される。このホールはＦＮトンネリングによりＯＮＯ膜２０のシリコン窒化膜中にトラップされる。
図９に示した電荷注入方法は、図８に示した電荷注入方法に比べて次のようなメリットがある。第１に、ゲート絶縁膜７０中に電流を流す必要がないので、図９に示した電荷注入方法は、ゲート絶縁膜７０の信頼性の劣化を防ぐことができる。第２に、図９で示した電荷注入方法は、図８に示した電荷注入方法よりも、バックゲート電位ＶＰＬを低くすることができる。よって、図９で示した電荷注入方法の消費電力は比較的低い。
尚、ＦＮトンネリングによる電荷注入では、トラップ電荷によりＯＮＯ膜２０中の電界は時間と共に変化し、電荷の注入速度は徐々に小さくなる。図８または図９に示すように各端子に電圧を与えた後、ＯＮＯ膜２０中の電荷量は過剰に注入されることはなく一定値に近づく。
図８および図９に示した方法により、ボディ５０に自己整合的に一様にホールを注入することができる。また、これらの方法は、ＯＮＯ膜２０中の電荷量を一定値にすることができる。従って、本実施形態は、バックゲート電位がボディ５０の上部表面のチャネルに与える影響をチャネル全体にわたって変調することができる。
図１０は、第１の実施形態におけるＯＮＯ膜２０へホールを注入するさらに他の方法を示す概念的な断面図である。ドレイン−ソース間に第１の電圧（例えば、５Ｖ）を与え、並びに、バックゲート−ソース間に第２の電圧（例えば、−５Ｖ）を与える。これにより、バンド間トンネリングホットホール注入（Band-To-Band-Tunneling Hot Hole Injection）を生じさせ、ホールをＯＮＯ膜２０中に注入する。
例えば、選択メモリセルＭＣのフロントゲート電位ＶＧを−２Ｖ、ソース電位ＶＳを０Ｖ、ドレイン電位を５Ｖ、バックゲート電位ＶＰＬを−５Ｖとする。これにより、ボディ５０の底部におけるドレイン付近ではバンド間トンネリングが引き起こされる。これに伴い、価電子帯に生成されたホールが、ボディ−ドレイン間の横方向電界により、ソース方向に加速される。それにより、ホールが、エネルギーを得て、第１のシリコン酸化膜のバリアを越えることができる。その結果、ホールがＳｉＮ膜中に注入される。この方法では、ドレイン−バックゲート間の電圧またはフロントゲート−バックゲート間の電圧のみならず、ドレイン−ソース間の電圧を用いて、第１のシリコン酸化膜のバリアを越えるのに充分なエネルギーをホールに与えている。従って、図８および図９で示したＦＮトンネルによるバックゲート電圧（−２０Ｖまたは−１０Ｖ）よりも絶対値として小さい電圧（５Ｖ）によって、ホールをＯＮＯ膜２０へ注入することができる。即ち、図１０に示す方法は、図８および図９に示す方法に比べて、ホールの注入効率が高く、トリミングを短時間で完了することができる。さらに、絶対値の小さい電圧でＯＮＯ膜２０への書込み可能となるので、消費電力が小さくなる。図１０に示す方法によれば、ホールが注入される領域は、ボディ−ドレイン間のＰＮ接合付近に限定される。尚、ホールは、“１”セルの閾値電圧を低下させるために、ドレイン−ボディ間の接合付近のＯＮＯ膜２０にトラップさせることが好ましい（図３３および３４参照）。
フロントゲート電圧ＶＧはボディ５０の上面にチャネルが形成されないように設定してもよい。これにより、消費電力を低減することができる。以上のように、図１０に示す方法は、図８および図９に示す方法に比べ、消費電力が小さく、注入効率が高く、かつ、退避モードを短時間で完了することができる。
図１１は、第１の実施形態におけるＯＮＯ膜２０へホールを注入するさらに他の方法を示す概念的な断面図である。図１１に示す方法は、フロントゲート電位ＶＧとして正電位を与えている点で、図１０に示す方法と異なる。図１１に示す方法によれば、ボディ５０の上面にチャネルが形成され、インパクトイオン化によりホールが生じる。このホールは、ボディ５０の縦方向電界で加速され、ＯＮＯ膜２０に注入される。この場合、ボディ５０の厚み、即ち、ＳＯＩ膜の膜厚が薄い方が好ましい。ボディ５０が完全空乏化するようにアクセプタ不純物濃度を低くしてもよい。これにより、大きい縦方向電界をボディ５０に発生させることができる。図１１に示した方法は、インパクトイオン化によりホールを発生させるので、図１０に示した方法よりもさらに、ホールの注入効率が高くなる。即ち、図１１に示す方法は、図１０に示す方法に比べ、消費電力が大きくなるが、注入効率が高く、トリミングを短時間で完了することができる。
図１１に示す方法の変形例として、フロントゲート電圧ＶＧを負の値に設定してもよい。これにより、ボディ５０の上面近傍かつボディ−ドレイン間の接合近傍でバンド間トンネリングが生じ、ホールが発生する。この場合、ボディ５０中の縦方向電界が大きいことが必要である。この方法は、消費電力を増大させることなくホールの注入効率を高くすることができる。
図１２は、ＯＮＯ膜２０へ電子を注入する方法を示す概念的な断面図である。図１２に示す方法では、フロントゲート−バックゲート間に電圧を与えることによって、ＦＮトンネリングを利用して電子をＯＮＯ膜２０に注入する。例えば、フロントゲート電位ＶＧは浮遊状態とし、バックゲート電位ＶＰＬを１０Ｖ、ソース電位ＶＳおよびドレイン電位ＶＤを０Ｖにする。これにより、ボディ５０の底部にバックチャネルが形成され、このバックチャネルからＯＮＯ膜２０に電子“ｅ”が注入される。
ＦＮトンネリングによる電荷の注入では、第１のシリコン酸化膜のバリアの高さは、ホールよりも電子において低い。このため、ボディ−バックゲート間の電圧が絶対値として等しい場合、電子の注入効率がホールのそれよりも高い。以上から、ＦＮトンネリングによって電荷を注入する場合、電子注入は、ホール注入よりもＯＮＯ膜２０への書込み速度が速い。
図１３は、ＯＮＯ膜２０へ電子を注入する他の方法を示す概念的な断面図である。図１３に示す方法では、ドレイン−ソース間に第１の電圧を与え、かつ、バックゲート−ソース間に第２の電圧を与える。これにより、ボディ５０の底部にバックチャネルを形成し、ドレイン−ボディ接合付近でホットエレクトロンを発生させる。このホットエレクトロンをＯＮＯ膜２０に注入する。例えば、フロントゲート電位ＶＧを０Ｖ、バックゲート電位ＶＰＬを３Ｖ、ソース電位ＶＳを０Ｖ、ドレイン電位ＶＤを５Ｖとする。これにより、選択メモリセルＭＣを飽和領域で動作させ、ボディ−ドレイン接合の付近に高電界領域を形成する。電子は、高電界によって第１のシリコン酸化膜のバリアを越えるのに十分なエネルギーを得て、ＯＮＯ膜２０中に注入される。上述のように、このチャネルホットエレクトロン注入は、ＦＮトンネルによる注入に比べ、より低電圧で高速書込みを可能とする。
尚、図１３に示す方法によれば、電子はボディ−ドレイン間のＰＮ接合に近接するＯＮＯ膜２０に局所的に注入される。ボディ−ソース間のＰＮ接合付近に近接するＯＮＯ膜２０にホールを注入するためには、ソース電位ＶＳとドレイン電位ＶＤとの関係を逆にすればよい。尚、“０”セルの閾値電圧を上昇させるために、電子はソース−ボディ間の接合付近のＯＮＯ膜２０にトラップさせることが好ましい（図３３および３４参照）。
図１４は、第１の実施形態に従ったＦＢＣメモリメの平面図である。素子分離ＳＴＩおよびアクティブ領域ＡＡがストライプ状に交互に設けられている。フロントワード線ＷＬは、アクティブ領域ＡＡに垂直な方向に延在している。ソース線コンタクトＳＬＣは隣接する２つのメモリセルに共有されている。ソース線ＳＬは、ソース線コンタクトＳＬＣ上をフロントワード線ＷＬに平行に延在している。ビット線コンタクトＢＬＣは隣接する２つのメモリセルに共有されている。ビット線ＢＬは、ビット線コンタクトＢＬＣ上アクティブ領域ＡＡに平行して延在する。
メモリセルＭＣは、フロントワード線ＷＬとビット線ＢＬとの各交点に配置され、マトリクスを成している。このメモリセルアレイは、所謂、クロスポイント型アレイであり、大規模かつ高密度にメモリセルを配置することができる。クロスポイント型アレイでは、メモリセルの面積は４Ｆ２まで小さくすることができる。Ｆは、フィーチャーサイズであり、リソグラフィ技術によって定まる最小寸法を示す。
図１５は、図１４の１５−１５線に沿った断面図である。図２に示したメモリセルＭＣが複数配列されている。図１５に示すメモリセルアレイでは、バックゲートＢＧ（シリコン基板１０）が共通である。チャージトラップ膜としてのＯＮＯ膜２０は、バックゲートＢＧ上に設けられている。メモリセルＭＣは、ＯＮＯ膜２０上に形成されている。ドレイン４０は、ビット線コンタクトＢＬＣを介してビット線ＢＬに接続されている。ソース６０は、ソース線コンタクトＳＬＣを介してソース線ＳＬに接続されている。フロントワード線ＷＬは、メモリセルＭＣのゲートである。
図１６は、第１の実施形態によるメモリセルアレイとデータ読出し時における電圧状態とを示す図である。本実施形態において、メモリセルＭＣ１１〜ＭＣ４２は、図２に示すメモリセルＭＣと同様の構造を有する。メモリセルＭＣ１１〜ＭＣ４２は、マトリクス状に配列されている。ＭＣｉｊのｉはロウ（row）番号を示し、ｊはカラム番号を示す。尚、本実施形態では、ビット線の延伸方向がカラム方向であり、ワード線の延伸方向がロウ方向である。
同一のロウに配列されたメモリセルのゲート電極は共通のフロントワード線に接続されている。例えば、メモリセルＭＣ１ｊはワード線ＷＬ１に接続され、メモリセルＭＣ２ｊはワード線ＷＬ２に接続され、メモリセルＭＣ３ｊはワード線ＷＬ３に接続され、並びに、メモリセルＭＣ４ｊはワード線ＷＬ４に接続されている。同一のカラムに配列されたメモリセルのドレインは共通のビット線に接続されている。例えば、メモリセルＭＣｉ１はビット線ＢＬ１に接続され、メモリセルＭＣｉ２はビット線ＢＬ２に接続されている。ソース線ＳＬは、全メモリセルＭＣ１１〜ＭＣ４２に対して共通である。バックゲートＢＧも全メモリセルＭＣ１１〜ＭＣ４２に対して共通である。
本実施形態により、１つのビット線に接続されたメモリセルは、それぞれ異なるワード線に接続される。逆に、１つのワード線に接続されたメモリセルは、それぞれ異なるビット線に接続される。このような構成により、或るワード線および或るビット線に電圧を印加することによって、それらに接続されたメモリセルＭＣを選択的に駆動させることができる。
図１６において、メモリセルＭＣ２１およびＭＣ２２は選択メモリセルであり、その他のメモリセルは非選択メモリセルである。選択メモリセルＭＣ２１およびＭＣ２２のデータ状態を読み出すためには、メモリセルに共通のソース線ＳＬには第１の電圧（例えば０Ｖ）を印加する。非選択フロントワード線ＷＬ１、ＷＬ３およびＷＬ４に第１の電圧よりも低い第２の電圧（例えば、−１．７Ｖ）を与える。選択メモリセルに接続されたフロントワード線（選択フロントワード線）ＷＬ２に第２の電圧より高い第３の電圧（たとえば、１．２Ｖ）を与える。メモリセルに共通のバックゲートＢＧには第２の電圧よりも低い第４の電圧（例えば、−３Ｖ）を印加する。さらに、選択メモリセルが接続されたビット線（選択ビット線）ＢＬ１およびＢＬ２に第１の電圧と異なる第５の電圧（たとえば、０．２Ｖ）を与える。これにより、選択メモリセルＭＣ２１およびＭＣ２２を線形領域でオン状態にし、センスアンプＳ／ＡがメモリセルＭＣ２１およびＭＣ２２のボディ５０内のホール数によるデータ状態を検出する。
図１７は、トリミング時における他の電圧状態を示す図である。図１７は、電子を注入する場合の電圧状態を示す。メモリセルＭＣ２１は選択メモリセルであり、その他のメモリセルは非選択メモリセルである。メモリセルに共通のソース線ＳＬには、第１の電圧（例えば０Ｖ）を印加する。非選択フロントワード線に第１の電圧よりも低い第２の電圧（例えば、−２Ｖ）を与える。選択メモリセルに接続されたフロントワード線（選択フロントワード線）ＷＬ２に第２の電圧より高い第３の電圧（たとえば、０．５Ｖ）を与える。メモリセルに共通のバックゲートＢＧには第３の電圧よりも高い第４の電圧（例えば３Ｖ）を印加する。さらに、選択メモリセルが接続されたビット線（選択ビット線）ＢＬ１に第１の電圧より高い第５の電圧（たとえば、５Ｖ）を与え、その他の非選択ビット線ＢＬ２に第１の電圧を与える。これにより、選択メモリセルのバックチャネル（第１の表面）に電流を流し、その結果発生したホットエレクトロンをＯＮＯ膜２０中に注入する。
メモリセルＭＣ１１、ＭＣ３１、ＭＣ４１は、選択メモリセルＭＣ２１と同一カラムのビット線に接続された非選択メモリセルである。メモリセルＭＣ２２は、選択メモリセルＭＣ２１と同一ロウのフロントワード線に接続された非選択メモリセルである。メモリセルＭＣ１２、ＭＣ３２、ＭＣ４２は、選択メモリセルＭＣ２１と異なるカラムのビット線および異なるロウのフロントワード線に接続された非選択メモリセルである。メモリセルＭＣ１１、ＭＣ２１、ＭＣ３１、ＭＣ４１のドレイン−ソース間には５Ｖの電圧が与えられ、バックゲート−ソース間には３Ｖの電圧が与えられる。しかし、メモリセルＭＣ２１が接続されたフロントワード線ＷＬ２のみに０．５Ｖが印加され、それ以外のフロントワード線には−２Ｖが印加される。このようにフロントゲート電圧を変えることにより、非選択メモリセルＭＣ１１、ＭＣ３１、ＭＣ４１のボディ５０の底面側閾値電圧は、選択メモリセルＭＣ２１のボディ５０の底面側閾値電圧よりも大きくなる。選択メモリセルＭＣ２１に流れる電流は大きいので、選択メモリセルＭＣ２１のＯＮＯ膜２０には電子が注入される。一方、非選択メモリセルＭＣ１１、ＭＣ３１、ＭＣ４１に流れる電流は小さくなるので、非選択メモリセルＭＣ１１、ＭＣ３１、ＭＣ４１のＯＮＯ膜２０には電子が注入されない。非選択メモリセルＭＣ１２、ＭＣ２２、ＭＣ３２、ＭＣ４２のドレイン−ソース間電圧は０Ｖであるので、非選択メモリセルＭＣ１２、ＭＣ２２、ＭＣ３２、ＭＣ４２のＯＮＯ膜２０には電子が注入されない。 トリミングの必要な“０”セルを順次選択して、そのＯＮＯ膜２０に電子を注入する。これにより、“０”セルのトリミングが完了する。
図１７においてメモリセルＭＣ２１の１つだけが選択メモリセルであり、１つのメモリセルを順次選択することができると述べた。しかし、フロントワード線ＷＬ２に接続されたメモリセルＭＣ２ｊのうちトリミング対象となる“０”セルが複数個判明している場合には、その複数の“０”セルを選択することができる。トリミング対象の“０”セルが接続されたすべてのビット線には５Ｖを与え、その他の“０”セルが接続されたビット線には０Ｖを与える。これにより、フロントワード線ＷＬ２に接続されたトリミング対象の“０”セルを同時にトリミングすることができる。この動作をメモリセルアレイの全フロントワード線に対し、逐次繰り返す。これにより、メモリセルアレイ内におけるトリミング対象の“０”セルを短時間でトリミングすることができる。
フロントワード線ＷＬ２に接続されたすべてのメモリセルは同一のソース線に共通接続されている。その結果、トリミング対象のメモリセルでは、同じ向きに電流が流れる。本実施形態では、ドレイン４０からソース６０に向かって電子が流れる。電子は、ソース６０近傍のＯＮＯ膜２０に注入される。トリミング時の電流の向きを揃えることによって、電子の注入位置が揃い、トリミング後の閾値電圧のばらつきが小さくなる。
本実施形態では、シリコン膜３０の膜厚を薄くすることが好ましい。これにより、ボディ５０が完全空乏化（ＦＤ(Fully Depleted)）され、ボディ効果を高めることができる。また、ボディ５０をＦＤ化するために、ボディ５０内の不純物濃度を低くし、ゲート絶縁膜７０の膜厚を薄くしてもよい。また、選択メモリセルのＯＮＯ膜２０に電子を注入する際に、選択されたフロントゲート電圧によるボディ効果によって、バックチャネルの閾値電圧を変調させている。従って、ボディ５０のシリコン膜３０の膜厚が薄いほど、選択ワード線に接続されたメモリセルの閾値電圧差と非選択ワード線に接続されたメモリセルの閾値電圧差との差が大きくなる。
ワード線の電位が低いメモリセルでは、そのゲートと接するボディ５０の表面が蓄積状態となり、ボディ効果が弱くなる。よって、ボディ５０のバックチャネル（第１の表面）から電子をＯＮＯ膜２０に注入する際に、選択フロントワード線には比較的高電位を印加して、それに対応するボディ５０の表面（第２の表面）を空乏状態とする。一方、非選択フロントワード線には比較的低電位を印加して、それに対応するボディ５０の表面（第２の表面）を蓄積状態とする。
図１８は、トリミング時におけるさらに他の電圧状態を示す図である。図１８は、電子を注入する場合の電圧状態を示す。この電圧状態では、ソース電位とビット電位との関係が図１７に示すそれと逆である。他の電圧関係は、図１７に示す電圧関係と同様である。ソース線ＳＬに第５の電圧（たとえば、５Ｖ）を与え、選択ビット線ＢＬ１に第１の電圧（例えば０Ｖ）を与える。これにより、メモリセルＭＣ２１が選択され、そのＯＮＯ膜２０に電子が注入される。図１７の電圧関係では、ホットエレクトロンはドレイン−ボディ間のＰＮ接合付近に局所的に注入される。しかし、図１８の実施形態では、電子は、ドレイン４０からソース６０へ流れるので、ホットエレクトロンはソース−ボディ間のＰＮ接合付近に局所的に注入される。メモリセルＭＣの閾値電圧に応じて図１７に示すトリミングまたは図１８に示すトリミングのいずれを採用してもよい。さらに、図１７および図１８に示すトリミングの両方を用いてもよい。
図１８においてフロントワード線ＷＬ２に接続されたメモリセルＭＣ２ｊのうちトリミング対象となる“０”セルが複数個判明している場合には、その複数の“０”セルを選択することができる。トリミング対象の“０”セルが接続されたすべてのビット線には０Ｖを与え、その他の“０”セルが接続されたビット線には５Ｖを与える。これにより、フロントワード線ＷＬ２に接続されたトリミング対象の“０”セルを同時にトリミングすることができる。この動作をメモリセルアレイの全フロントワード線に対し、逐次繰り返す。これにより、メモリセルアレイ内におけるトリミング対象の“０”セルを短時間でトリミングすることができる。
図１９は、トリミング時におけるさらに他の電圧状態を示す図である。図１９は、ホールを注入する場合の電圧状態を示す。まず、トリミングの必要なメモリセルのボディ５０にホールを注入する。ホールの注入は、インパクトイオン化またはＧＩＤＬのいずれを用いてもよい。これにより、トリミング対象のメモリセルがデータ“１”を格納した状態となる。
次に、図１９に示すように、全てのビット線ＢＬ１、ＢＬ２、ソース線ＳＬ、非選択ワード線ＷＬ１、ＷＬ３、ＷＬ４をフローティング状態とする。さらに、選択ワード線ＷＬ２に第１の電位（例えば、０Ｖ）を印加し、バックゲートＢＧに第１の電位よりも低い第２の電位（例えば、−２０Ｖ）を印加する。これにより、フロントワード線ＷＬ２に接続されたメモリセルのうち、“１”セルのボディ５０内のホールがＦＮトンネリングによりＯＮＯ膜２０に注入される。“０”セルのボディ内にはホールが少ないので、“０”セルのＯＮＯ膜２０にはホールは注入されない。他のワード線に対しても同じ操作を繰り返す。これにより、メモリセルアレイ内におけるトリミング対象の“１”セルをトリミングすることができる。
このように、図１９に示すホール注入方法は、トリミング対象のメモリセルのボディ５０に予め多数キャリアを蓄積することによってこれらのメモリセルを“１”セルにし、この“１”セルのみのＯＮＯ膜２０に選択的にホールを注入する。これにより、上述の通り“１”セルのトリミングが可能となる。
（第２の実施形態）
第２の実施形態は、共通のバックゲートを有さず、各フロントワード線に対応したバックワード線を備えている。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。第２の実施形態によるＦＢＣメモリの平面図は、図１４に示す平面図と同様であるので省略する。
図２０は、第２の実施形態によるＦＢＣメモリの断面図である。図２０は、図１４の１５−１５線に沿った断面に相当する。ソース６０およびドレイン４０の下には、シリコン酸化膜９０が設けられている。このシリコン酸化膜９０は、バックワード線ＢＷＬをフロントワード線ＷＬ毎に分離している。ＯＮＯ膜２０は、バックワード線ＢＷＬの上面および底面に設けられている。これにより、バックワード線ＢＷＬは、ボディ５０およびシリコン基板１０から絶縁されている。
次に、第２の実施形態によるＦＢＣメモリの製造方法を説明する。
まず、ＳＯＩ基板を準備する。支持基板１０上のＢＯＸ層１２の膜厚は約１５０ｎｍである。ＢＯＸ層２０上のＳＯＩ層１４の膜厚は約５０ｎｍである。次に、図２１に示すように、ＳＯＩ層１４上にシリコン酸化膜１５を形成し、シリコン酸化膜１５上にシリコン窒化膜１７を堆積する。シリコン酸化膜１５の膜厚は、約２ｎｍであり、シリコン窒化膜１７の膜厚は、約２００ｎｍである。
次に、ソース線領域を開口したレジストパターンを形成し、ＲＩＥによりシリコン窒化膜１７、シリコン酸化膜１５、ＳＯＩ層１４をエッチングする。さらに、ＮＨ４Ｆ溶液を用いてＢＯＸ層１２をウェットエッチングする。これにより、図２１に示す断面構造が得られる。このとき、ドレイン領域の下方にＢＯＸ層２０が残るようにする。このＢＯＸ２０がＳＯＩ層１４を支える支柱の役目を果たす。
次に、必要に応じて、等方性エッチングによりＳＯＩ層１４をエッチングする。例えば、このエッチングによってＳＯＩ層１４を２５ｎｍだけエッチングし、ＳＯＩ層１４の膜厚を薄くする。これは、ボディ５０のシリコン膜厚が薄いほど、メモリセルの特性（“０”と“１”との閾値電圧差等）が向上するからである。一方、ロジック回路領域（図示せず）は、フォトレジストで被覆されており、ＳＯＩ層の膜厚は元の膜厚（５０ｎｍ）を維持する。従って、新たなリソグラフィ工程を追加することなく、メモリセル領域のＳＯＩ膜厚とロジック回路領域のＳＯＩ膜厚とを相違させることができる。さらに、本実施形態では、メモリセル領域およびロジック回路領域におけるＳＯＩ層の表面の高さレベルが同じである。従って、フォーカスマージンの劣化を回避することができる。
次に、図２２に示すように、熱酸化によりシリコン酸化膜１８を形成する。シリコン酸化膜１８の膜厚は、約３ｎｍである。次に、シリコン窒化膜１９およびシリコン酸化膜２１を順次堆積する。シリコン窒化膜１９の膜厚は、約６ｎｍである。シリコン酸化膜２１の膜厚は、約６ｎｍである。さらに、Ｐ型ポリシリコン２３を堆積する。Ｐ型ポリシリコン２３をＲＩＥでエッチバックする。これにより、図２２に示す断面構造が得られる。シリコン酸化膜１８、シリコン窒化膜１９、シリコン酸化膜２１は、ＯＮＯ膜２０を構成する。
次に、シリコン酸化膜９０を堆積し、シリコン酸化膜９０をエッチバックする。その後、ポリシリコン２５を堆積し、さらにこのポリシリコン２５をエッチバックする。これにより、図２３に示す断面構造が得られる。Ｐ型ポリシリコン２３は、バックワード線ＢＷＬとして分離される。
次に、ＳＴＩを形成し、ボディ５０およびに支持基板１０にＰ型不純物を導入する。ボディ５０の不純物濃度は、例えば、約１０１７ｃｍ−３にする。ロジック回路を構成するＮＭＯＳトランジスタのボディ領域にもボロン等のＰ型不純物を適宜導入する。
次に、ボディ５０上にゲート絶縁膜７０およびゲート電極（ワード線ＷＬ）を形成する。ソース・ドレイン領域にＮ型不純物をイオン注入する。さらに、ソース／ドレイン領域およびゲート電極の表面にシリサイド層を形成する。これにより、図２４に示す断面構造が得られる。その後、従来の工程を経て、層間絶縁膜ＩＬＤ、コンタクトＳＬＣ、ＢＬＣ、配線ＢＬ、ＳＬを形成する。これにより、図２０に示したＦＢＣメモリ装置が完成する。
図２５は、第２の実施形態によるトリミング時の電圧状態を示す図である。図２５は、電子を注入する場合の電圧状態を示す。メモリセルＭＣ２１は選択メモリセルであり、その他のメモリセルは非選択メモリセルである。メモリセルに共通のソース線ＳＬには、第１の電圧（例えば０Ｖ）を印加する。すべてのフロントワード線に第２の電圧（例えば、−２Ｖ）を与える。非選択メモリセルに接続されたバックワード線（非選択バックワード線）ＢＷＬ１、ＢＷＬ３、ＢＷＬ４には第３の電圧（例えば、−３Ｖ）を印加する。選択メモリセルに接続されたバックワード線（選択バックワード線）ＢＷＬ２に第３の電圧より高い第４の電圧（例えば、３Ｖ）を選択的に与える。さらに、選択メモリセルが接続されたビット線（選択ビット線）ＢＬ１に第１の電圧より高い第５の電圧（例えば、５Ｖ）を与え、その他の非選択ビット線ＢＬ２に第１の電圧を与える。選択バックワード線ＢＷＬ２に比較的高い第４の電圧を選択的に印加することにより、選択メモリセルＭＣ２１のバックチャネル（第１の表面）に電流を流し、その結果発生したホットエレクトロンをＯＮＯ膜２０中に注入する。このトリミング動作をメモリセルアレイの全バックワード線に対し、逐次繰り返す。これにより、全バックワード線に対してメモリセルのトリミングを実行することができる。
図２５においてフロントワード線ＷＬ２に接続されたメモリセルＭＣ２ｊのうちトリミング対象となるメモリセルが複数個判明している場合には、その複数のメモリセルを選択することができる。トリミング対象のメモリセルが接続されたすべてのビット線には５Ｖを与え、その他のメモリセルが接続されたビット線には０Ｖを与える。これにより、フロントワード線ＷＬ２に接続されたトリミング対象のメモリセルを同時にトリミングすることができる。この動作をメモリセルアレイの全フロントワード線に対し、逐次繰り返す。これにより、メモリセルアレイ内におけるトリミング対象のメモリセルを短時間でトリミングすることができる。
第２の実施形態では、バックワード線ＢＷＬがフロントワード線ＷＬに対応して設けられており、各バックワード線を独立して制御することができる。これにより、フロントワード線ＷＬまたはバックワード線ＢＷＬによって或るロウのメモリセルを選択し、この選択メモリセルを個別または同時にトリミングすることができる。
図２６は、トリミング時における他の電圧状態を示す図である。図２６は、電子を注入する場合の電圧状態を示す。この電圧状態では、ソース電位とビット電位との関係が図２５に示すそれと逆である。他の電圧関係は、図２５に示す電圧関係と同様である。ソース線ＳＬに第５の電圧（たとえば、５Ｖ）を与え、選択ビット線ＢＬ１に第１の電圧（例えば０Ｖ）を与える。これにより、メモリセルＭＣ２１が選択され、そのＯＮＯ膜２０に電子が注入される。図２５の電圧関係では、ホットエレクトロンはドレイン−ボディ間のＰＮ接合付近に局所的に注入される。しかし、図２６の実施形態では、電子は、ドレイン４０からソース６０へ流れるので、ホットエレクトロンはソース−ボディ間のＰＮ接合付近に局所的に注入される。メモリセルＭＣの閾値電圧に応じて図２５に示すトリミングまたは図２６に示すトリミングのいずれを採用してもよい。さらに、図２５および図２６に示すトリミングの両方を用いてもよい。
図２６においてフロントワード線ＷＬ２に接続されたメモリセルＭＣ２ｊのうちトリミング対象となるメモリセルが複数個判明している場合には、その複数のメモリセルを選択することができる。トリミング対象のメモリセルが接続されたすべてのビット線には０Ｖを与え、その他のメモリセルが接続されたビット線には５Ｖを与える。これにより、フロントワード線ＷＬ２に接続されたトリミング対象のメモリセルを同時にトリミングすることができる。この動作をメモリセルアレイの全フロントワード線に対し、逐次繰り返す。これにより、メモリセルアレイ内におけるトリミング対象のメモリセルを短時間でトリミングすることができる。
図２７は、トリミング時におけるさらに他の電圧状態を示す図である。図２７は、電子を注入する場合の電圧状態を示す。メモリセルＭＣ２１は選択メモリセルであり、その他のメモリセルは非選択メモリセルである。メモリセルに共通のソース線ＳＬには、第１の電圧（例えば０Ｖ）を印加する。非選択メモリセルに接続されたフロントワード線（非選択フロントワード線）ＷＬ１、ＷＬ３、ＷＬ４には、第２の電位（例えば、−２Ｖ）を与える。選択メモリセルに接続されたフロントワード線（選択フロントワード線）ＷＬ２に第２の電圧よりも高い第３の電圧（例えば、０．５Ｖ）を与える。非選択メモリセルに接続されたバックワード線（非選択バックワード線）ＢＷＬ１、ＢＷＬ３、ＢＷＬ４には第４の電圧（例えば−３Ｖ）を印加する。選択メモリセルに接続されたバックワード線（選択バックワード線）ＢＷＬ２に第３の電圧より高い第５の電圧（例えば、３Ｖ）を与える。さらに、選択メモリセルが接続されたビット線（選択ビット線）ＢＬ１に第１の電圧より高い第６の電圧（例えば、５Ｖ）を与え、その他の非選択ビット線ＢＬ２に第１の電圧を与える。これにより、選択メモリセルＭＣ２１のバックチャネル（第１の表面）に電流を流し、その結果発生したホットエレクトロンをＯＮＯ膜２０中に注入する。
選択フロントワード線の電圧を他のフロントワード線の電圧と相違させることにより、非選択メモリセルのボディ５０の底部表面（Back Surface）における閾値電圧は選択メモリセルのそれよりも大きくなる。従って、図２７に示す例は、図１６あるいは図２５に示した例に比べて、選択メモリセルのドレイン電流に対する非選択メモリセルのドレイン電流の割合が小さくなり、選択性が向上する。換言すると、図２７に示す例は、図１６あるいは図２５に示した例に比べて低いドレイン電圧かつより短時間でトリミングを完了することができる。
図２８は、トリミング時におけるさらに他の電圧状態を示す図である。図２８は、ホールを注入する場合の電圧状態を示す。メモリセルＭＣ２１は選択メモリセルであり、その他のメモリセルは非選択メモリセルである。メモリセルに共通のソース線ＳＬには、第１の電圧（例えば０Ｖ）を印加する。すべてのフロントワード線に第２の電圧（例えば、−２Ｖ）を与える。非選択バックワード線ＢＷＬ１、ＢＷＬ３、ＢＷＬ４には第３の電圧（例えば、−３Ｖ）を印加する。選択メモリセルに接続されたバックワード線（選択バックワード線）ＢＷＬ２に第３の電圧より低い第４の電圧（例えば、−５Ｖ）を与える。さらに、選択メモリセルが接続されたビット線（選択ビット線）ＢＬ１に第１の電圧より高い第５の電圧（例えば、５Ｖ）を与え、その他の非選択ビット線ＢＬ２に第１の電圧を与える。これにより、ドレイン４０付近でバンド間トンネリングによりホールが発生する。このホールはドレイン−ボディ間の電界によりエネルギーを与えられ、ホットホールとなり、ＯＮＯ膜２０中に注入される。このトリミング動作をメモリセルアレイの全バックワード線に対し、逐次繰り返す。これにより、全バックワード線に対してメモリセルのトリミングを実行することができる。
図２８においてバックワード線ＢＷＬ２に接続されたメモリセルＭＣ２ｊのうちトリミング対象となるメモリセルが複数個判明している場合には、その複数のメモリセルを選択することができる。トリミング対象のメモリセルが接続されたすべてのビット線には５Ｖを与え、その他のメモリセルが接続されたビット線には０Ｖを与える。これにより、バックワード線ＢＷＬ２に接続されたトリミング対象のメモリセルを同時にトリミングすることができる。この動作をメモリセルアレイの全フロントワード線に対し、逐次繰り返す。これにより、メモリセルアレイ内におけるトリミング対象のメモリセルを短時間でトリミングすることができる。
図２９は、トリミング時における他の電圧状態を示す図である。図２９は、ホールを注入する場合の電圧状態を示す。この電圧状態では、ソース電位とビット電位との関係が図２８に示すそれと逆である。他の電圧関係は、図２８に示す電圧関係と同様である。ソース線ＳＬに第５の電圧（たとえば、５Ｖ）を与え、選択ビット線ＢＬ１に第１の電圧（例えば０Ｖ）を与える。これにより、メモリセルＭＣ２１が選択され、そのＯＮＯ膜２０にホールが注入される。図２８の電圧関係では、ホットホールはドレイン−ボディ間のＰＮ接合付近に局所的に注入される。しかし、図２９の実施形態では、ホットホールはソース−ボディ間のＰＮ接合付近に局所的に注入される。メモリセルＭＣの閾値電圧に応じて図２８に示すトリミングまたは図２９に示すトリミングのいずれを採用してもよい。さらに、図２８および図２９に示すトリミングの両方を用いてもよい。
図２９においてバックワード線ＢＷＬ２に接続されたメモリセルＭＣ２ｊのうちトリミング対象となるメモリセルが複数個判明している場合には、その複数のメモリセルを選択することができる。トリミング対象のメモリセルが接続されたすべてのビット線には０Ｖを与え、その他のメモリセルが接続されたビット線には５Ｖを与える。これにより、バックワード線ＢＷＬ２に接続されたトリミング対象のメモリセルを同時にトリミングすることができる。この動作をメモリセルアレイの全フロントワード線に対し、逐次繰り返す。これにより、メモリセルアレイ内におけるトリミング対象のメモリセルを短時間でトリミングすることができる。
次に、第１の実施形態および第２の実施形態の効果を検証するためのシミュレーション結果を示す。
図３０は、第１または第２の実施形態において、トリミング後のメモリセルからデータを読み出すときの様子を示す断面図である。トラップ電荷の保持位置の近傍において閾値電圧は大きく影響を受ける。図３０では、ソース−ボディ間の接合近傍のＯＮＯ膜２０に電荷がトラップされている。電荷は、幅２０ｎｍのシリコン窒化膜中にトラップされており、電荷数面密度は約１×１０１３ｃｍ−２である。電荷が電子である場合、図３０の矢印の方向に電子が流れるように電圧状態を設定することにより、ボディ５０内の多数キャリア数によるデータ“１”と“０”との閾値電圧差ΔＶｔが大きくなる。
図３１は、図３０に示す状態を用いてデータを読み出したときの閾値電圧差ΔＶｔを示すグラフである。ゲート長、ＳＯＩ層の膜厚、ＯＮＯ膜の膜厚等は図３を参照して説明したものと同一である。横軸はバックゲート電圧を示し、縦軸は読出し時の閾値電圧を示す。尚、バックゲートは、Ｎ型であり、その不純物濃度は、約３×１０１７ｃｍ−３である。
ラインＬ１、Ｌ２は、ＯＮＯ膜２０中にトラップ電子を有するメモリセルのグラフである。ラインＬ３、Ｌ４は、ＯＮＯ膜２０中にトラップ電荷を有しないメモリセルのグラフである。また、ラインＬ１、Ｌ３は、“０”セルのグラフであり、Ｌ２、Ｌ４は、“１”セルのグラフである。
バックゲート電圧が−３Ｖとすると、ＯＮＯ膜２０中にトラップ電子が無い場合、“０”セルの閾値電圧は、約０．７４９Ｖ、“１”セルの閾値電圧は、約０．２９９Ｖであった。一方、ＯＮＯ膜２０中にトラップ電子が有る場合、“０”セルの閾値電圧は、約０．８１１Ｖ、“１”セルの閾値電圧は、約０．３１０Ｖであった。このように、このシミュレーションでは、トリミングによって“０”セルの閾値電圧が６２ｍＶだけ増加することが分かった。これに伴い、データ“０”と“１”との閾値電圧差ΔＶｔも増大している。
図３２は、図３０に示す状態を用いてデータを読み出したときの閾値電圧差ΔＶｔを示すグラフである。ゲート長、ＳＯＩ層の膜厚、ＯＮＯ膜の膜厚等は図３を参照して説明したものと同一である。バックゲートは、Ｐ型であり、その不純物濃度は、約３×１０１７ｃｍ−３である。
バックゲート電圧が−３Ｖとすると、ＯＮＯ膜２０中にトラップ電子が無い場合、“０”セルの閾値電圧は、約０．６５４Ｖ、“１”セルの閾値電圧は、約０．４１４Ｖであった。一方、ＯＮＯ膜２０中にトラップ電子が有る場合、“０”セルの閾値電圧は、約０．７１８Ｖ、“１”セルの閾値電圧は、約０．３８５Ｖであった。このように、このシミュレーションでは、トリミングによって“０”セルの閾値電圧が６４ｍＶだけ増加することが分かった。これに伴い、データ“０”と“１”との閾値電圧差ΔＶｔも増大している。
図３３は、図３０に示す状態を用いてデータを読み出したときの閾値電圧差ΔＶｔを示すグラフである。ゲート長、ＳＯＩ層の膜厚、ＯＮＯ膜の膜厚等は図３を参照して説明したものと同一である。バックゲートは、Ｐ型であり、その不純物濃度は、約１×１０１９ｃｍ−３である。
バックゲート電圧が−２．４Ｖとすると、ＯＮＯ膜２０中にトラップ電子が無い場合、“０”セルの閾値電圧は、約０．７５１Ｖ、“１”セルの閾値電圧は、約０．３０５Ｖであった。一方、ＯＮＯ膜２０中にトラップ電子が有る場合、“０”セルの閾値電圧は、約０．８０６Ｖ、“１”セルの閾値電圧は、約０．３１４Ｖであった。このように、このシミュレーションでは、トリミングによって“０”セルの閾値電圧が５５ｍＶだけ増加することが分かった。これに伴い、データ“０”と“１”との閾値電圧差ΔＶｔも増大している。
以上述べたように、バックゲートの導電型によらず、ソース・ボディ間のPN接合付近のONO膜にトラップ電子がある場合、“０”セルの閾値電圧が上昇し、その結果閾値電圧差ΔＶｔも増大している。
ラインＬ５、Ｌ６はホールをソース−ボディ間の接合付近のＯＮＯ膜２０に注入した結果を示す。この場合、“１”セルの閾値電圧は変化しない。
図３４は、図３０に示す状態を用いてデータを読み出したときの閾値電圧差ΔＶｔを示すグラフである。ゲート長、ＳＯＩ層の膜厚、ＯＮＯ膜の膜厚等は図３を参照して説明したものと同一である。バックゲートＢＧは、Ｐ型であり、その不純物濃度は、約１×１０１９ｃｍ−３である。図３４はドレイン−ボディ間のＰＮ接合に近接するＯＮＯ膜２０に電荷を保持した場合のグラフである。ラインL７、L８は電子を注入した結果である。データを読み出すために、例えばバックゲート電圧を−２．４Ｖとする。この場合、データ“０”と“１”との閾値電圧差ΔＶｔｈは約０．３７４Ｖである。一方、図３３で述べたように、ソース側にトラップ電子がある場合、閾値電圧差は０．４９２Ｖであったから、ソース側にトラップ電子があることが好ましい。
ラインＬ９、Ｌ１０は、ホールをドレイン−ボディ間の接合付近のＯＮＯ膜２０に注入した結果である。ホールをＯＮＯ膜２０に注入することによって、バックゲート電圧が−２．４Ｖ以下のときに、“１”セルの閾値電圧が低下している。図３３および図３４から、“１”セルのトリミングのために、ホールは、ドレイン−ボディ間の接合付近のＯＮＯ膜２０に注入することが好ましい。
従来の技術、すなわち、ＯＮＯ膜中の電荷によってデータを保持する不揮発性メモリセルにおいて、線形領域でトランジスタを動作させる（たとえばゲート電圧は１．５Ｖに対しドレイン電圧が０．２Ｖといった低い電圧で動作させる）場合、電荷の保持位置によるドレイン電流差はほとんど生じないことが知られている。換言すると、電荷をソース付近に保持する場合とドレイン付近に保持する場合を比較して、閾値電圧差はほとんど生じない。しかし、本発明のように、ＦＢＣメモリのメモリセルにおいて、ボディ領域のホール数の大小によってデータをダイナミックに保持し、そのデータを読み出すために線形領域でトランジスタを動作させる場合には、電子がソースに近接するＯＮＯ膜中に保持された場合、あるいはホールがドレインに近接するＯＮＯ膜中に保持された場合、図３１から図３４に示したように閾値電圧が変化し、これをトリミング機能に利用することによってＦＢＣメモリの不良ビット数が小さくなる。
（第３の実施形態）
図３５は、第３の実施形態によるＦＢＣメモリの断面図である。この断面は、図１４の１５−１５線に沿った断面に相当する。第３の実施形態では、ＯＮＯ膜２０がソース６０の下に設けられておらず、ソース６０は半導体膜９５を介してシリコン基板１０に電気的に接続されている。半導体膜９５は、Ｎ型半導体からなる。半導体膜９５の下には、半導体膜９５から拡散したＮ型拡散層９８が設けられている。シリコン層３０、ＯＮＯ膜２０、Ｎ型拡散層９８およびバックゲート（シリコン基板１０）がゲーテッドダイオード（Gated Diode）を構成している。ゲーテッドダイオードとは、Ｐ型半導体およびその表面に形成されたＮ型拡散層から構成されたｐｎ接合と、そのＮ型拡散層上に形成されたゲート絶縁膜と、ゲート電極とを備えた構造である。第３の実施形態のその他の構成は、図１５に示す構成と同様でよい。
図３６は、第３の実施形態によるＦＢＣメモリのシミュレーション結果を示すグラフである。このシミュレーションに用いたメモリセルのシリコン層３０の膜厚は約１５ｎｍである。ＯＮＯ膜２０の膜厚は約８ｎｍである。ゲート絶縁膜７０の膜厚は、約６ｎｍである。ゲート長は、約０．１２μｍである。チャネルの不純物濃度は、約１×１０１７ｃｍ−３である。
ラインＬ１、Ｌ２は、バックゲートがＰ型であり、その不純物濃度が約１×１０１８ｃｍ−３である場合の結果を示す。ラインＬ３、Ｌ４は、バックゲートがＰ型であり、その不純物濃度が約１×１０１９ｃｍ−３である場合の結果を示す。ラインＬ１、Ｌ３は、ソース６０とシリコン基板１０とが接続されていない場合の結果を示す。さらに、ラインＬ２、Ｌ４は、ソース６０とシリコン基板１０とが接続されている場合の結果を示す。即ち、ラインＬ２、Ｌ４が第３の実施形態の結果を示す。
ラインＬ１では、 “１”セルの閾値電圧が上昇し、 “０”セルの閾値電圧に接近する。その結果、閾値電圧差ΔＶｔが小さくなる。これは、バックゲート電圧が−１．５Ｖより低いと、バックゲートの表面が反転状態となり、ボディ−バックゲート間の容量が減少するためである。
ラインＬ２は、ソース６０がシリコン基板１０に接続されている。図３５を参照して説明したゲーテッドダイオードがバックゲートの表面に形成されている。バックゲートの表面が反転した場合に、電子がゲーテッドダイオードのＮ型拡散層９８から反転層に供給される。このため、バックゲートの表面に形成される空乏層幅が小さくなり、ボディ−バックゲート間容量が大きくなる。その結果、“１”セルの閾値電圧の上昇を抑制することができる。
バックゲート電圧が低い領域において、ラインＬ２の“０”セルの閾値電圧は、ラインＬ１のそれよりも大きくなる。これは、ソース６０がシリコン基板１０に接続されているため、データ“０”を格納したボディ５０の電位が低くなるためである。ラインＬ３およびＬ４についても同様のことが言える。即ち、バックゲート電圧が低い領域において、ラインＬ４の“０”セルの閾値電圧は、ラインＬ３のそれよりも大きくなる。このように、閾値電圧差ΔＶｔを増大させるためには、ソース６０をシリコン基板１０に接続することが好ましい。
また、バックゲートＢＧの不純物濃度が高いＬ３では、バックゲート電圧が低い領域において“１”セルの閾値電圧が上昇していない。これは、バックゲートの表面が反転し難くなったためである。このように、閾値電圧差ΔＶｔを維持するために、バックゲートＢＧの不純物濃度は高い方が好ましい。
（第４の実施形態）
図３７は、本発明の第４の実施形態に従うメモリセルアレイの構造の断面図である。第４の実施形態では、ソース４０が半導体膜９５を介してシリコン基板１０に電気的に接続されている。半導体膜９５の側面はシリコン酸化膜９０で被覆されており、半導体膜９５は、バックワード線ＢＷＬから絶縁されている。第４の実施形態のその他の構成は、図２０に示す第２の実施形態の構成と同様でよい。第４の実施形態によれば、第３の実施形態のようにソース４０がシリコン基板１０に接続されており、尚且つ、第２の実施形態のようにバックワード線ＢＷＬが各フロントワード線ＷＬごとに設けられている。よって、第４の実施形態によるＦＢＣメモリは、バックワード線ＢＷＬ独立に制御することができ、尚且つ、閾値電圧差ΔＶｔ（信号差）を増大させることができる。
（第５の実施形態）
以上では製造方法が容易な平面型トランジスタを例に説明したが、例えば、フィン型トランジスタ（側面チャネルを有し電流を水平方向に流すトランジスタ）や縦型トランジスタ（側面チャネルを有し電流を垂直方向に流すトランジスタ）を用いたＦＢＣに対しチャージトラップ膜を採用してもよい。
図３８は、フィン型トランジスタを用いたＦＢＣメモリの平面図である。図３９および図４０はそれぞれ、図３８の３８−３８線、３９−３９線に沿った断面図である。
このＦＩＮ型トランジスタは、半導体基板１０と、半導体基板１０上に設けられたＦＩＮ型ボディ５０と、ＦＩＮ型ボディ５０の第１の表面に接するように形成されたチャージトラップ膜としてのＯＮＯ膜２０と、ＦＩＮ型ボディ５０の第２の表面に接するように形成されたゲート絶縁膜７０と、ＯＮＯ膜２０に接するように形成されたバックゲートＢＧと、ゲート絶縁膜７０に接するように形成されたワード線ＷＬと、ＦＩＮ型ボディ５０内に形成されたソース６０およびドレイン４０とを備えている。ＦＩＮ型ボディ５０は、ドレイン４０とソース６０との間に設けられ、電気的に浮遊状態である。絶縁膜４２は、例えば、ＳＯＩ基板のＢＯＸ層である。
図３８のＦＢＣメモリはバックゲートが共通であるので、例えば、第１の実施形態で説明した動作を実現することができる。勿論、各フロントワード線ごとにバックゲートを設け、あるいは、複数のフロントワード線ごとにバックゲートを設けてもよい。これにより、上記の各実施形態をＦＩＮ型ＦＢＣで実現することができる。
第５の実施形態によるＦＩＮ型ＦＢＣメモリは、トリミングによってＯＮＯ膜２０に電荷をトラップすることができる。よって、第５の実施形態は、上記実施形態と同様の効果を得ることができる。
第１の実施形態に従ったＦＢＣメモリ装置の構成を示す回路図。 第１の実施形態に従ったメモリセルＭＣの断面図。 “０”セルの閾値電圧のトリミング機能を概念的に示すグラフ。 １”セルの閾値電圧のトリミング機能を概念的に示すグラフ。 第１の実施形態におけるトリミング機能を示すフロー図。 他のトリミング機能を示すフロー図。 ＦＢＣメモリを駆動させる電圧のタイミング図。 ＯＮＯ膜２０へホールを注入する方法を示す概念的な断面図。 ＯＮＯ膜２０へホールを注入する他の方法を示す概念的な断面図。 ＯＮＯ膜２０へホールを注入するさらに他の方法を示す概念的な断面図。 ＯＮＯ膜２０へホールを注入するさらに他の方法を示す概念的な断面図。 ＯＮＯ膜２０へ電子を注入する方法を示す概念的な断面図。 ＯＮＯ膜２０へ電子を注入する他の方法を示す概念的な断面図。 第１の実施形態に従ったＦＢＣメモリメの平面図。 図１４の１５−１５線に沿った断面図。 第１の実施形態によるメモリセルアレイとデータ読出し時における電圧状態とを示す図。 トリミング時における他の電圧状態を示す図。 トリミング時におけるさらに他の電圧状態を示す図。 トリミング時におけるさらに他の電圧状態を示す図。 第２の実施形態によるＦＢＣメモリの断面図。 第２の実施形態によるＦＢＣメモリの製造方法を示す断面図。 図２１に続く、ＦＢＣメモリの製造方法を示す断面図。 図２２に続く、ＦＢＣメモリの製造方法を示す断面図。 図２３に続く、ＦＢＣメモリの製造方法を示す断面図。 第２の実施形態によるトリミング時の電圧状態を示す図。 トリミング時における他の電圧状態を示す図。 トリミング時におけるさらに他の電圧状態を示す図。 トリミング時におけるさらに他の電圧状態を示す図。 トリミング時における他の電圧状態を示す図。 トリミング後のメモリセルからデータを読み出すときの様子を示す断面図 図３０に示す状態を用いてデータを読み出したときの閾値電圧差ΔＶｔを示すグラフ 図３０に示す状態を用いてデータを読み出したときの閾値電圧差ΔＶｔを示すグラフ。 図３０に示す状態を用いてデータを読み出したときの閾値電圧差ΔＶｔを示すグラフ。 図３０に示す状態を用いてデータを読み出したときの閾値電圧差ΔＶｔを示すグラフ。 第３の実施形態によるＦＢＣメモリの断面図。 第３の実施形態によるＦＢＣメモリのシミュレーション結果を示すグラフ。 第４の実施形態に従うメモリセルアレイの構造の断面図。 フィン型トランジスタを用いたＦＢＣメモリの平面図。 図３８の７８−７８線に沿った断面図。 図３８の７９−７９線に沿った断面図。
符号の説明
１０…半導体基板
２０…ＯＮＯ膜
３０…半導体層
４０…ドレイン
５０…ボディ領域
６０…ソース
７０…ゲート絶縁膜
８０…ゲート電極
ＷＬ…ワード線
ＢＬ…ビット線
ＢＧ…バックゲート
ＢＷＬ…バックワード線
ＭＣ…メモリセル

Claims (5)

  1. 半導体層と、
    前記半導体層の第１の表面に接するように形成されたチャージトラップ膜と、
    前記半導体層の前記第１の表面に対して反対側の第２の表面に接するように形成されたゲート絶縁膜と、
    前記チャージトラップ膜に接するように形成されたバックゲートと、
    前記ゲート絶縁膜に接するように形成されたゲート電極と、
    前記半導体層内に形成されたソースおよびドレインと、
    前記ドレインと前記ソースとの間に設けられ、電気的に浮遊状態のボディ領域と、を備え、
    前記ソース、前記ドレインおよび前記ゲート電極を含むメモリセルの閾値電圧またはドレイン電流は、前記ボディ領域内に蓄積された多数キャリアの数および前記チャージトラップ膜にトラップされた電荷量によって変更されることを特徴とする半導体記憶装置。
  2. 前記メモリセルは、前記ボディ領域内に蓄積された多数キャリアの数によってデータを記憶し、データ読出し時における前記メモリセルの閾値電圧またはドレイン電流が規格外である場合に、該閾値電圧または該ドレイン電流を調節するために前記チャージトラップ膜に電荷をトラップさせることを特徴とする請求項1に記載の半導体記憶装置。
  3. 前記チャージトラップ膜にトラップされた電荷は、前記ボディ領域と前記ソース領域との接合部に近接する前記チャージトラップ膜または前記ボディ領域と前記ドレイン領域との接合部に近接する前記チャージトラップ膜に保持されることを特徴とする請求項１に記載の半導体記憶装置。
  4. 前記メモリセルのゲートに接続された複数のワード線と、
    前記メモリセルのドレインに接続された複数のビット線と、
    前記メモリセルのソースに接続された複数のソース線とをさらに備え、
    前記バックゲートは、各前記ワード線に対応するように設けられ、
    或るバックゲートに電圧を選択的に印加することによって前記チャージトラップ膜に電荷をトラップさせることを特徴とする請求項１に記載の半導体記憶装置。
  5. 前記半導体層の下に設けられた半導体基板と、
    前記メモリセルのゲートに接続された複数のワード線と、
    前記メモリセルのドレインに接続された複数のビット線と、
    前記メモリセルのソースに接続された複数のソース線と、
    前記ソースを前記半導体基板に電気的に接続する導電体とをさらに備えたことを特徴とする請求項１に記載の半導体記憶装置。
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