JP2011517061A - 絶縁埋め込み層に帯電領域を有する基板 - Google Patents

Abstract

本発明はベースウエハ（１）と、絶縁層（２）と、上端半導体層（３）を順次含み、絶縁層（２）は少なくとも電荷密度が絶対値で１０¹⁰ｃｈａｒｇｅｓ／ｃｍ²の領域を含むことを特徴とする基板に関する。本発明はまたこのような基板の作製プロセスにも関する。

Description

本発明は、電子デバイス、特にメモリ内部で使用される、ベースウェハを含む基板、絶縁層および上端半導体層に関する。

ＤＲＡＭメモリは典型的には１つのトランジスタと１つのキャパシタで作られている（１Ｔ１Ｃ）。トランジスタがパスとして機能している間、キャパシタは蓄電に使用される。キャパシタはトレンチ構造かまたは積層キャパシタに使用されることができる。ある新たな種のＤＲＡＭメモリはキャパシタを必要とせず、１つのトランジスタのみを含むことができ、よってキャパシタ−レスＤＲＡＭ、１Ｔ、または１Ｔ−ＲＡＭと呼ばれている。これらのメモリの種類は通常、絶縁体（ＳｅＯＩ）に類似した基板上の半導体に基づき、フローティングボディ（Ｆｌｏａｔｉｎｇ Ｂｏｄｙ）特性を介してトランジスタは制御変動と蓄電デバイスの両方の役割を果たす。このような種類の例は、他のバリエーションも存在するが、「フローティングボディセル（Ｆｌｏａｔｉｎｇ Ｂｏｄｙ Ｃｅｌｌ、ＦＢＣ）」または「ゼロ−キャパシタ ＲＡＭ（ｚＲＡＭ）」である。

典型的な１Ｔメモリを図１に示す。

ＳｅＯＩ基板は、底端から上端までベースウエハ１０、絶縁層２０、および「有用層」とも呼ばれる上端半導体層３０を含む。

メモリデバイスは半導体有用層３０上に、トランジスタから作られる。ソースＳおよびドレインＤは有用層３０内に作られ、ゲートＧは半導体有用層３０上の絶縁層上に重ねられている。

ＦＢＣなどのバックバイアスを要求するある種の１Ｔメモリに対しては、電極Ｅは基板の背面上、すなわちベースウエハ上に取り付けられる。

１Ｔメモリの作動中、電荷（正孔）はドレイン領域に近いチャネルから衝突電離によってトランジスタ内部へ投入される。これら正の電荷の存在はトランジスタのＶｔをより低い値にシフトさせ、電流−電圧特性を変える。このシフトはセルの状態を検出または「読む」ために使用され、「１」または「０」である。

１Ｔメモリは揮発性メモリであり、電荷、したがってプログラミング状態をトランジスタに戻すために周期的なリフレッシュが実行される。電荷は主に様々な漏出の機構によって失われ、電荷損失の速度がメモリセルの保持時間を決定する。この時間が短い場合、膨大なリフレッシュが必要であり、その結果多くの消費電力と僅かな収益のみを生み出す。よって、セルの保持時間、すなわちトランジスタ内の電荷の保持の実用的な程度の引き延ばしが強く望まれる。これを受けて、たとえば１Ｔ構造内の後部の界面の近くといった、トランジスタ内部に電荷を可能な限り長い時間留めておくために背面の電極Ｅには負の電圧を印加することもできる。

しかし、背面の電極の取り付けは、値段を高くする、追加の工程および複雑な回路を要求する。

よって、低コストで１Ｔメモリの保持時間を増加することができるＳｅＯＩのような基板が必要とされている。

米国特許第５３７４５６４号明細書 米国特許出願公開第２００６／０１６６４５１号明細書 米国特許第５２２７３１３号明細書 米国特許第５２４４８１７号明細書

本発明の第１の対象は、ベースウエハ、絶縁層および上端半導体層を順次含む基板であって、絶縁層が少なくとも電荷密度が絶対値で１０¹⁰ｃｈａｒｇｅｓ／ｃｍ²の領域を含むことを特徴とする。

「領域」とは、本明細書においては絶縁層そのもの全体、または絶縁層の部分を形成している層、または絶縁層内に埋め込まれた不連続な地帯を意味する。

本発明の第１の実施形態によると、絶縁層は酸化シリコン、窒化シリコン、または高ｋ材料で構成されるグループの中から選択された材料で作られている。

第２の実施形態によると、絶縁層は２つの拡散バリア層の間の電荷閉じ込め層を含み、電荷閉じ込め層は絶対値が１０¹⁰ｃｈａｒｇｅｓ／ｃｍ²以上の電荷密度を有している。電荷閉じ込め層は窒化シリコンによって作られていることが望ましく、拡散バリア層は酸化シリコンによって作られていることが望ましい。代わりの方法としては、電荷閉じ込め層は酸化シリコンによって作られていることが望ましく、拡散バリア層は窒化シリコンによって作られている。

本発明の第３の実施形態によると、絶縁層は電荷トラップ地帯を含み、電荷トラップ地帯は絶対値が１０¹⁰ｃｈａｒｇｅｓ／ｃｍ²以上の全電荷密度を有している。絶縁層は有利に酸化シリコンによって作られ、電荷トラップ地帯はシリコンによって作られている。

絶縁層内の電荷は、少なくとも部分的にはイオンによって供給されることが望ましい。第１の可能性として、電荷密度が負でありイオンはフッ素および塩素イオンから成るグループの中から選択される。第２の可能性として、電荷密度が正でありイオンはボロンおよび蛍光体イオンから成るグループの中から選択される。

本発明の第２の対象は、１ＴＲＡＭメモリを含む半導体構造であり、絶縁層上にフローティングボディ（Ｆｌｏａｔｉｎｇ Ｂｏｄｙ）領域を含み、絶縁層は絶対値が１０¹⁰ｃｈａｒｇｅｓ／ｃｍ²以上の電荷密度を示す領域を含む。

本発明の第２の対象は、ベースウエハ、絶縁層および上端の半導体層を順次含む基板を作製するプロセスに関し、プロセスは絶縁層の領域が絶対値が１０¹⁰ｃｈａｒｇｅｓ／ｃｍ²以上の電荷密度を示すように少なくとも絶縁層の領域を蓄電するステップを含むことを特徴とする。

プロセスの第１の実施形態によると、蓄電するステップは絶縁層にドープすることを含む。

他の実施形態によると、蓄電するステップは上端の半導体層を通って絶縁層内にイオンをインプラントすることを含む。

替わりの方法として、プロセスは、
−ベースウエハまたはドナーウエハ上に絶縁層を形成するステップと、
−ベースウエハとドナーウエハを接合するステップであって、絶縁層は接合部分に存在する、ステップと
を含み、蓄電するステップは接合するステップの前段階に実行される。

蓄電するステップは絶縁層の電子衝撃、または絶縁層のプラズマ処理を含んでも良い。

替わりの方法として、絶縁層を形成するステップは第１の拡散バリア層、電荷閉じ込め層および第２の拡散バリア層を形成するステップを含む。

蓄電するステップは電荷閉じ込め層のプラズマ活性化を含むことができる。

変形の場合において、蓄電するステップはドープされた電荷閉じ込め層を成長させるステップを含み、ドーパント（ｄｏｐａｎｔ）はボロン、蛍光体、塩素およびフッ素からなるグループの中から選択され、ドーパントの濃度は１０¹⁰／ｃｍ²以上である。

電荷閉じ込め層は窒化シリコンによって作られ、拡散バリア層は酸化シリコンから作られることが望ましい。

本発明の他の実施形態によると、プロセスは、接合するステップの前段階において、絶縁層内に電荷トラップ地帯を形成するステップを含む。たとえば、電荷トラップ地帯はシリコンによって作られている。

本発明の第４の対象は、ベース基板、絶縁層および上端半導体層を順次含む基板の絶縁層を蓄電するプロセスであって、絶縁層は１０¹⁰ａｔｏｍｓ／ｃｍ²以上の密度の原子種を含み、原子種は、絶縁層に電荷キャリアを注入することによってイオンに変わることが出来ることを特徴とする。

本発明の他の特性、対象、および有利な点が、次の図によって示されている、以下の記述を読むことによってより明らかになるであろう。

従来技術による１Ｔメモリを示す図である。 ＳｍａｒｔＣｕｔ（商標）プロセスによってＳｅＯＩ基板を作製するステップを示す図である。 本発明によるＳｅＯＩのような基板の第1の実施形態を示す図である。 第２の実施形態を示す図である。 本発明の第３の実施形態を示す図である。

本発明の全体的な考え方は、背面の電極をＳｅＯＩのような構造内の、有用層と絶縁層の間の接合面の下に位置する電荷に置き換えることである。負に帯電した絶縁層は背面の電極と同じ役割を果たす、すなわち絶縁層の付近に正孔をつなぎ止める為にＳｅＯＩ構造内に負の電圧を作り出す。

反対に、正に帯電した絶縁層は、ＰＭＯＳトランジスタに利用されるあるタイプの１ＴＲＡＭ内に、電子をつなぎ止める事ができる。
（標準的な構造）
ＳｅＯＩタイプの標準的な構造が提供される。このような構造はベースウエハ１、絶縁層２および上端層３を含む。

ベースウエハ１はバルク（ｂｕｌｋ）、または複合材料によって作られることができる。

絶縁層２は電気的に絶縁な性質を有する材料によって作られる。「絶縁層」は本明細書においては単一の層または電気的な性質を有する異なる材料の堆積を意味する。

絶縁層２は通常酸化シリコン（ＳｉＯ₂）のような酸化物である。この場合、通常「ＢＯＸ」（埋め込み酸化物層、Ｂｕｒｉｅｄ Ｏｘｉｄｅ ｌａｙｅｒ）と呼ばれる。

絶縁層２はまた、窒化シリコン、酸化物−窒化物の組み合わせ、または酸化ハフニウムのような「高ｋ」材料によって作られることもできる。

絶縁層の厚さは典型的には１０から５０００Åの間を含む。

「有用」または「活性」層とも呼ばれる上端の半導体層３は、シリコンのような半導体によって作られる。

ＳｅＯＩ基板などはＳｍａｒｔＣｕｔ（商標）プロセス、または他の可能なプロセスによって作製されることができる。

ＳｍａｒｔＣｕｔ（商標）プロセスは特許文献１に詳細に記述されている。

図２を参照すると、典型的には次のステップが含まれる：
ａ）半導体材料によって作られているベースウエハ１およびドナーウエハ４を提供するプロセスと、
ｂ）ベースウエハとドナーウエハのうちの１つまたは両方−望ましくはドナーウエハ４を酸化させ、ドナーウエハ４上に絶縁層２を作り出すプロセスと、
ｃ）脆弱な領域４０を活性層３の厚さに対応する深さに作り出すためにドナーウエハ内にイオンを埋め込むプロセスと、
ｄ）絶縁層２が接合面に位置するようにドナーウエハ４をベースウエハ１に接合するプロセスと、
ｅ）脆弱な領域４０にしたがってドナーウエハを分離し、上端層３をベースウエハ１に移すステップ。

絶縁層２は絶対値が１０¹⁰ｃｈａｒｇｅｓ／ｃｍ²以上、たとえば１０¹¹ｃｈａｒｇｅｓ／ｃｍ²の電荷密度を有する。

この電荷は擬似−ＭＯＳ手法またはマーキュリー−ＦＥＴ測定を用いて測定されることができる。

電荷密度は、（正孔のように）電荷が正の場合正であり、（電子のように）電荷が負の場合負である。

従来のＳｅＯＩのような基板内の埋め込まれた酸化物層は、通常僅かに帯電しているが、たとえば特許文献２内で説明されているように、この電荷はベースウエハ内において電気的な損失を避けるために最小化されている。

次の記述において、絶縁層の近傍につなぎ止められていなければならない電荷は正孔（すなわち正）であり、よって絶縁層は負に帯電していなければならないと仮定する。トランジスタ内またはトップチャンネル（ｔｏｐ ｃｈａｎｎｅｌ）近傍などのほかの保持モードは同様のアプローチから利益を得ることができる。

しかし、本発明は、逆にいえば、正に帯電した絶縁層を用いて絶縁層の近傍につなぎとめられている電子の問題に適用する。

（第１の実施形態−帯電したＢＯＸ層）
本実施形態において、帯電した領域は絶縁層そのものである。

絶縁層は酸化シリコンによって作られていることが望ましい：よって「ＢＯＸ」と呼ぶことができる。

図３を参照すると、帯電したＢＯＸ層２は典型的には塩素またはフッ素などのイオンを含む。

ＢＯＸ層２が正に帯電しているとされている場合、ボロンまたは蛍光体などのイオンを含む。

プロセスがイオンの完全な活性化を目標としているとしているため、イオン密度は電荷密度に類似している。

イオンはＢＯＸ層内部に均一に拡散できる。

替わりに、イオンはＢＯＸ層内の決められた深さの周囲に集中することもできる。

イオンはＳｅＯＩ基板を形成した後（上端層３を通って）、またはドナーウエハとベースウエハを接合する前に、絶縁層内に埋め込まれることができる。

埋め込みステップの間、イオンは絶縁層内部に埋め込まれる。当業者は、絶縁層内部の、決められた深さに最大の濃度で埋め込みプロフィールを得るために、埋め込みのパラメータ（すなわち、イオンのドーズおよびエネルギー）を調整することができる。

埋め込みエネルギーは１ｋｅＶから３００ｋｅＶの範囲内、たとえば１０ｋｅＶから１００ｋｅＶにあることができ、ドーズは１０¹³ａｔｏｍｓ／ｃｍ²から１０¹⁷ａｔｏｍｓ／ｃｍ²の範囲内にあることができる。

典型的には１種の種が埋め込まれるが、特定の化合物が必要な場合は、複数種を使用することができる。

替わりに、ドナーとベースウエハを接合する前に、絶縁層２上をプラズマ処理することができる。

このようなプラズマ処理の条件は、典型的には：パワーは３００Ｗから１ｋＷの間、たとえば５３５Ｗ、圧力は１０から５００ｍＴ、典型的には約５０ｍＴ、流量は１００から３００ｓｃｃｍ、約２００ｓｃｃｍが望ましく、温度は２３と３０℃の間に含まれ、２７℃が望ましく、処理時間は３から６０秒、典型的には約３０秒である。

替わりに、ウエハの表層の構造内において、層２の電子衝撃が層２に負の電荷を与えることができる。

（第２の実施形態−帯電した領域が拡散バリア層の間の電荷閉じ込め層である）
図３を参照すると、ＳｅＯＩ基板は有利に、基板内のイオンまたは電荷を拡散することを妨げることができる材料から作られている拡散バリア層６により１方側または両側が閉じ込められている電荷閉じ込め層５から成っている絶縁層２を含むことができる。

電荷の拡散、よって散逸を妨げるために、上部および下部のバリア層は必要である。

たとえば、酸化シリコンによって作られている電荷閉じ込め層５は窒化シリコンによって作られている２つのバリア層６の間にある。この構造は、負のイオンが、ＳｉＯ₂内に拡散するフッ素である場合に特に有益である。

替わりに、電荷閉じ込め層５は窒化シリコンによって作られ、バリア層６は酸化シリコンによって作られても良い。

この構造は電荷閉じ込め層５およびバリア層６を、ドナーまたはベースウエハのどちらかを接合する前に構成することによって作製することができる。

絶縁層２は、第１のバリア層６、電荷閉じ込め層５、および第２のバリア層６を順次堆積させることにより接合前に１つのウエハ上に完全に構成されることができる。

替わりに、第１のバリア層６および電荷閉じ込め層５は１つのウエハ上に、第２のバリア層６はほかのウエハ上に堆積させることができる。ウエハは電荷閉じ込め層５を接合面に位置するように接合される。

どちらの配置の関係も、酸化物−シリコン接合対酸化物−酸化物接合を使用していることである。

バリア層６は、厚さが１０から５００Åの範囲内にあるＬＰＣＶＤまたはＰＥＣＶＤなどの薄膜堆積によって作製されることができる。

電荷閉じ込め層５は、接合前に、バリア層上に堆積された層をプラズマ活性させることによって形成されるのが望ましい。

替わりに、電荷閉じ込め層５は、堆積された絶縁層（すなわち第１のバリア層６）を有するウエハ上に酸素または窒素のドープされた層を、ＬＰＣＶＤ（ｌｏｗ ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、またはＰＥＣＶＤ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）などの手法によって、上端に絶縁層を有する（すなわち第２のバリア層６）第２のウエハに接合する前に堆積することにより形成されることができる。

電荷閉じ込め層５はこうして２つの絶縁層６の中にはめ込まれる。

ドーパントはボロン、蛍光体、塩素、フッ素の中から、ドーパント濃度１０¹⁰／ｃｍ²以上、たとえば１０¹¹／ｃｍ²以上で選択される。

電荷閉じ込め層の厚さは１０から１０００Åのオーダーであることができる。

図４の堆積６、５、６は「ＯＮＯ」（「酸化物 窒化物 酸化物」）としても知られている。たとえばあるタイプの１Ｔメモリにおいて、また不揮発性のフラッシュメモリにおいても使用されており、「ＳＯＯＮＯ」（ＯＮＯ上のシリコン）と呼ばれている；しかしこの場合この堆積は埋め込み絶縁層ではなくフローティングゲート絶縁層であり帯電されない。

（第３の実施形態−帯電された領域が埋め込まれた電荷トラップ地帯から成る）
電荷が電荷閉じ込め層５内に均一に分散された第２の実施形態と比較すると、本第３の実施形態においては、電荷は絶縁層２内に埋め込まれた地帯７内に局部集中している。この構造は図４に示されている。

地帯７は、塩素またはフッ素などの所望のイオンを、臨界照射によって、続いて（たとえば）Ｓｉ−Ｆ層の核の沈殿および形成が形成される間にアニールを行ってもよいが、これらにより、絶縁層２に埋め込むことによって形成されることができる。

この埋め込みステップは接合の前、または後に行うことができ、第１の実施形態でのドーズが同じであることを示している。

替わりに、シリコンがＳｉＯ₂またはＳｉ₃Ｎ₄によって作られた絶縁層内に埋め込まれることができ、よってシリコンによって作られた電荷トラップ地帯が形成される。

また、ドープされた電荷層を成長させ次にアニールすることは、薄膜堆積の間ドーパント濃度を直接制御するのにより適している。

地帯７が、形成される間に帯電されない場合、地帯７は後に帯電されることができる。たとえば、構造体に高電圧を印加するか、または電子を衝突させることによって、地帯内に電子を注入することができる。

ほかの可能性としては地帯にイオンを埋め込むことである。

（第４の実施形態−強誘電体）
本発明の第４の実施形態によると、ＳｅＯＩ基板の絶縁層は、鉛およびジルコニウムの酸化物および／またはチタン Ｐｂ（Ｚｒ_x、Ｔｉ_1-x）Ｏ₃、ｘは０から１の間の値をとる、などの強誘電体を含む。

替わりに、絶縁層はこれらの強誘電体の堆積によって作製される。

実際には、強誘電体は自発的ダイポールモーメントを示す性質を有し、よって基板内に永久電場を作り出す。

電場は、絶縁層と上端層の境界面において正孔を蓄積させるように配向していなければならない。

（第５の実施形態−絶縁層内の電気的に活性な欠陥）
ほかの可能性は、絶縁層内または絶縁層上に電気的に活性な欠陥、たとえば絶縁層と隣接する層との間に電荷密度境界トラップ（ＤＩＴ）を生み出す欠陥を作り出すことである。

以下は、基板の構造の作製であり、さらなる電荷が、たとえば、埋め込みによって、または基板の付近に接触させて設置した電極板によって電場を印加することによって絶縁層に注入される。こうして電荷は電子種に捕らえられ、電子種は上記の例によりイオン化する。このような電荷注入は、たとえば、電荷レベルを調整するためになされる。

原則として、このようなＳｅＯＩ基板は、ＦＢＣメモリの寿命期間全てにわたり電荷の永久密度を有していると予想されている。

しかし、たとえばＳｅＯＩ基板上にトランジスタを作製する間など、利用した技術に依存して、絶縁層内の電荷は散逸することがありえることに注意すべきである。

実際には、作製工程は、電荷が散逸するような高温―典型的には６００℃またはこれ以上―での熱処理を含む。

このような場合にも、電荷レベルを調整し、たとえば初期の電荷レベルを復元するために、上記のような電荷注入が利用される。

たとえば、絶縁層に埋め込まれている原子種は中性になる場合があるが、絶縁層内に留まる。

よって絶縁層は、すでに知られているＳｅＯＩ基板とは区別される特徴（すなわち原子種の存在）を保持し、トランジスタの作製後も再び帯電されることができる。

上記の帯電した絶縁層を有するＳｅＯＩ基板は１ＴＲＡＭメモリを作製するために使用されることができる。これを受け、トランジスタのソースおよびドレインは上端半導体層内に作製され、ゲートは上端半導体層上の絶縁層上に付けられる。

必要である場合、すなわち絶縁層の電荷がトランジスタの作製中に散逸してしまった場合、絶縁層の充電のステップを再度実行することができる。

この１Ｔデバイスは、電荷密度がデバイスの寿命全体の間実質的に永続する絶縁層を含む。

また、帯電した絶縁層およびＳｅＯＩ基板は一般的に上端層内にデバイスが形成される前に提供されるが、たとえばデバイスの３Ｄ統合の場合、最初に初期状態の基板内にデバイスを形成し次に本発明のＳｅＯＩ基板をこの初期基板の上端部をベース基板に移すことによって形成し、帯電した絶縁層は間に位置する。

上述してきた帯電した絶縁層を有するＳｅＯＩ基板は、ほかのタイプの応用にも利用することができ、たとえばイメージセンサーデバイスを受けるまたは含む基板としてである。特許文献３内で述べているように、このような応用には、センサー自体に向けて光生成電荷を移動させる電気的ポテンシャルを形成するために、たとえばボロンをＳｅＯＩ基板の上端層にドープするのが通常である。しかし上端層の厚さに渡る適切なボロン濃度プロフィールの形成は解決が難しいかもしれない。たとえば、基板を比較的高温にさらすことを含むセンサーデバイス作製の工程中に起こりえるドーパントの拡散を考慮に入れなければならない。この問題は、上端層のボロンドーピングを置き換えるか、または減少したボロンドーピングを終わらせて本発明による帯電した絶縁層に置き換えることによって有利に解決されるかもしれない。この場合、帯電のタイプは、光生成電荷を上端層／絶縁層の境界面からイメージセンサーデバイスの活性素子に向けて移動するように選択されるであろう。「背面照射」応用において、ＳｅＯＩ基板のベースウエハは透明であるように選択されるであろう（たとえば、ガラス製またはクオーツ製）；または、特許文献４内に記述されているように、センサーデバイスの形成後に取り除かれることもできる。

Claims (24)

1. ベースウエハ（１）と、絶縁層（２）と、上端半導体層（３）を順次含む基板であって、
   前記絶縁層（２）は少なくとも電荷密度が絶対値で１０¹⁰ｃｈａｒｇｅｓ／ｃｍ²の領域を含むことを特徴とする基板。
2. 前記絶縁層（２）は酸化シリコン、窒化シリコン、または高ｋ材料で構成されるグループの中から選択された材料で作られていることを特徴とする請求項１に記載の基板。
3. 前記絶縁層（２）は２つの拡散バリア層（６）の間の電荷閉じ込め層（５）を含み、前記電荷閉じ込め層（５）は絶対値が１０¹⁰ｃｈａｒｇｅｓ／ｃｍ²以上の電荷密度を有していることを特徴とする請求項１に記載の基板。
4. 前記電荷閉じ込め層（５）は窒化シリコンによって作られており、前記拡散バリア層（６）は酸化シリコンによって作られていることを特徴とする請求項３に記載の基板。
5. 前記電荷閉じ込め層（５）は酸化シリコンによって作られており、前記拡散バリア層（６）は窒化シリコンによって作られていることを特徴とする請求項３に記載の基板。
6. 前記絶縁層（２）は電荷トラップ地帯（７）を含み、前記電荷トラップ地帯（７）は絶対値が１０¹⁰ｃｈａｒｇｅｓ／ｃｍ²以上の全電荷密度を有していることを特徴とする請求項１に記載の基板。
7. 前記絶縁層（２）は酸化シリコンによって作られ、前記電荷トラップ地帯（７）はシリコンによって作られていることを特徴とする請求項６に記載の基板。
8. 前記絶縁層（２）内の前記電荷は、少なくとも部分的にはイオンによって供給されることを特徴とする請求項１乃至７のいずれかに記載の基板。
9. 前記電荷密度が負であり前記イオンはフッ素および塩素イオンから成るグループの中から選択されることを特徴とする請求項８に記載の基板。
10. 前記電荷密度が正であり前記イオンはボロンおよび蛍光体イオンから成るグループの中から選択されることを特徴とする請求項８に記載の基板。
11. １ＴＲＡＭメモリを含む半導体構造であって、絶縁層（２）上にフローティングボディ（Ｆｌｏａｔｉｎｇ Ｂｏｄｙ）領域を含み、前記絶縁層（２）は絶対値が１０¹⁰ｃｈａｒｇｅｓ／ｃｍ²以上の電荷密度を示す領域を含むことを特徴とする半導体構造。
12. ベースウエハ（１）と、絶縁層（２）と、上端の半導体層（３）とを順次含む基板を作製するプロセスであって、
    プロセスは前記絶縁層（２）の領域が絶対値が１０¹⁰ｃｈａｒｇｅｓ／ｃｍ²以上の電荷密度を示すような少なくとも前記絶縁層（２）の前記領域を蓄電するステップを含むことを特徴とするプロセス。
13. 前記蓄電するステップは前記絶縁層（２）にドープすることを含むことを特徴とする請求項１２に記載のプロセス。
14. 前記蓄電するステップは前記上端の半導体層（３）を通って前記絶縁層（２）内にイオンをインプラントすることを含むことを特徴とする請求項１２に記載のプロセス。
15. ベースウエハ（１）またはドナーウエハ（４）上に前記絶縁層（２）を形成するステップと、
    前記ベースウエハ（１）と前記ドナーウエハ（４）とを接合するステップであって、前記絶縁層（２）は接合部分に存在する、ステップと
    を含み、前記蓄電するステップは前記接合するステップの前段階に実行されることを特徴とする請求項１２に記載のプロセス。
16. 前記蓄電するステップは前記絶縁層（２）の電子衝撃を含むことを特徴とする請求項１５に記載のプロセス。
17. 前記蓄電するステップは前記絶縁層（２）のプラズマ処理を含むことを特徴とする請求項１５に記載のプロセス。
18. 前記絶縁層（２）を形成する前記ステップは第１の拡散バリア層（６）と、電荷閉じ込め層（５）と、第２の拡散バリア層（６）とを形成するステップを含むことを特徴とする請求項１５に記載のプロセス。
19. 前記蓄電するステップは前記電荷閉じ込め層（５）のプラズマ活性化を含むことを特徴とする請求項１８に記載のプロセス。
20. 前記蓄電するステップはドープされた電荷閉じ込め層（５）を成長させるステップを含み、ドーパント（ｄｏｐａｎｔ）はボロン、蛍光体、塩素およびフッ素からなるグループの中から選択され、前記ドーパントの濃度は１０¹⁰／ｃｍ²以上であることを特徴とする請求項１８に記載のプロセス。
21. 前記電荷閉じ込め層（５）は窒化シリコンによって作られ、前記拡散バリア層（６）は酸化シリコンから作られることを特徴とする請求項１８乃至２０のうちのいずれかに記載のプロセス。
22. 前記接合するステップの前段階において、前記絶縁層（２）内に電荷トラップ地帯（７）を形成するステップを含むことを特徴とする請求項１５に記載のプロセス。
23. 前記電荷トラップ地帯（７）はシリコンによって作られていることを特徴とする請求項２２に記載のプロセス。
24. ベース基板（１）と、絶縁層（２）と、上端半導体層（３）とを順次含む基板の前記絶縁層（２）を蓄電するプロセスであって、
    前記絶縁層（２）は１０¹⁰ａｔｏｍｓ／ｃｍ²以上の密度の原子種を含み、前記原子種は、前記絶縁層（２）に電荷キャリアを注入することによってイオンに変わることが出来ることを特徴とするプロセス。

Images