KR100527595B1 - 반도체 소자의 소자분리막 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자분리막 제조 방법에 관한 것으로서, 보다 상세하게는 반도체 기판에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계; 소자분리 영역으로 예정된 부분의 패드 질화막, 패드 산화막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 측벽에 측벽 산화막을 형성하는 단계; 전체 표면 상부에 라이너 질화막 및 라이너 산화막을 순차적으로 증착하는 단계; O2 주입 공정을 실시하여 상기 트렌치의 상부 코너와 하부의 상기 라이너 질화막을 산화시키는 단계; 및 상기 결과물에 HDP 산화막을 증착시킨 후 CMP 공정을 수행하는 단계를 포함하는 반도체 소자의 소자분리막 제조 방법에 관한 것이다. 본 발명의 방법을 이용하면 라이너 질화막과 산화막 사이에 존재하는 전하 트랩 부위로 인해 누설 전류가 증가하는 문제점을 해결할 수 있고, 따라서 캐패시터의 재충전 시간을 향상시킬 수 있으므로, 전기적 특성이 우수한 반도체 소자의 제조에 유용하게 사용될 수 있다.
Description
본 발명은 소자분리막의 누설 전류를 감소시키는 방법에 관한 것으로서, 보다 상세하게는 반도체 기판에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계; 소자분리 영역으로 예정된 부분의 패드 질화막, 패드 산화막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 측벽에 측벽 산화막을 형성하는 단계; 전체 표면 상부에 라이너 질화막 및 라이너 산화막을 순차적으로 증착하는 단계; O2 주입(implantation) 공정을 실시하여 상기 트렌치의 상부 코너와 하부의 상기 라이너 질화막을 산화시키는 단계; 및 상기 결과물에 HDP 산화막을 증착시킨 후 CMP 공정을 수행하는 단계를 포함하는 반도체 소자의 소자분리막 제조 방법에 관한 것이다.
최근 반도체 소자(device)의 개발 공정에 있어서 가장 많은 문제점으로 지적되고 있는 사항은 캐패시터의 재충전 시간(refresh time)을 개선하는 부분에 관한 것이다. DRAM과 같은 휘발성 메모리의 경우, 주기적으로 캐패시터를 재충전하는 것은 반도체 소자의 제조공정에 있어서 대단히 중요한 부분이며, 이러한 사항은 소자의 개발에서 양산으로 이관되는 시점에서 매우 중요한 부분을 차지한다. 실제로 상기 재충전 시간의 확보는 반도체 소자 양산의 성패를 좌우하는 중요한 관건이 되고 있다.
최근 이러한 캐패시터의 재충전 시간을 확보하기 위하여, 소자분리막 공정에서부터 많은 새로운 공정의 개발 및 공정 재료(material)의 개발에 관한 연구가 수행되어 왔는데, 그 중에서 최근에 많은 연구가 진행되고 있으며 또한 차세대 공정에 적용되고 있는 것이 라이너 질화막을 이용한 공정이다. 도 2에 라이너 질화막(21)을 적용한 소자분리막 프로필(profile) 사진이 개시되어 있다. 상기와 같은 라이너 질화막을 적용시키는 공정은 소자분리막 에칭 → 측벽 산화막 증착 → 내부 질화막 증착 → 내부 산화막 증착 → 소자분리막 HDP (high density plasma) 증착 → 소자분리막 열처리(anneal)와 같은 순서로 공정을 진행하게 된다. 측벽 산화막의 경우, 건식 산화(dry oxidation)에 의해 성장시키는데 이것은 라이너 질화막과 실리콘 기판과의 스트레스를 이완시키는 역할을 한다. 또한, LP 방법을 이용한 질화막을 적용하여 후속공정에서의 ISO 공격(attack)을 감소시켜 접합 누설(junction leakage) 전류를 줄임으로써, 질화막을 적용하지 않은 경우에 비하여 30 msec 정도의 재충전 시간 증가를 가져올 수 있다. 질화막을 적용하지 않았을 경우에는 후속 공정에 적용되는 고온의 게이트 산화 공정에서 산화제 물질(oxidant source)이 ISO HDP를 관통하고 ISO 측벽까지 침투하여 추가로 산화시킴으로써 ISO 벽의 리프팅(lifting) 및 스트레스를 야기시켜 누설 전류가 증가하게 되는데, 이와 같은 산화제 물질의 침투를 라이너 질화막이 막아주기 때문에 캐패시터의 재충전 시간을 증가시키게 된다. 따라서, 대부분의 DRAM 제조 회사에서는 게이트 산화 공정에서의 ISO 계면 산화를 방지하기 위하여 라이너 질화막을 적용하고 있는 추세이다.
그러나, 최근의 연구에서 라이너 질화막을 적용함으로써 새로운 결함이 발생될 수 있다는 사실이 밝혀졌다. 즉, 질화막 스트레스에 의한 전하 트랩 부위(charge trap site) 생성에 의하여 라이너 질화막과 산화막 사이의 계면을 통한 누설 전류(leakage current)가 증가함으로써 재충전에 필요한 시간이 증가되며, 또한 계면을 통한 캐리어(carrier)의 이동을 통하여 소자분리막의 방전 전압(breakdown voltage)이 감소하는 현상이 나타난다. 도 3은 라이너 질화막과 산화막과의 계면 사이에 위치하는 전하 트랩 부위에 의한 누설 전류의 증가 경로(32)를 보여준다.
본 발명은 상기와 같은 종래 라이너 질화막과 산화막간의 계면을 통한 누설 전류의 증가에 따라 캐패시터의 재충전 시간이 늘어나게 되는 문제점을 해결하기 위하여 안출된 것으로서, 라이너 질화막과 산화막 사이에 O2 주입층(implantation layer)을 추가함으로써 전하 트랩 부위에 의한 누설 전류를 감소시키고, 따라서 재충전 시간을 증가시킬 수 있는 방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은 반도체 기판에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계; 소자분리 영역으로 예정된 부분의 패드 질화막, 패드 산화막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 측벽에 측벽 산화막을 형성하는 단계; 전체 표면 상부에 라이너 질화막 및 라이너 산화막을 순차적으로 증착하는 단계; O2 주입 공정을 실시하여 상기 트렌치의 상부 코너와 하부의 상기 라이너 질화막을 산화시키는 단계; 및 상기 결과물에 HDP 산화막을 증착시킨 후 CMP 공정을 수행하는 단계를 포함하는 반도체 소자의 소자분리막 제조 방법을 제공한다.
이하, 본 발명을 상세히 설명한다.
본 발명의 반도체 소자의 소자분리막 제조 방법은
1) 반도체 기판에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계;
2) 소자분리 영역으로 예정된 부분의 패드 질화막, 패드 산화막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계;
3) 상기 트렌치의 측벽에 측벽 산화막을 형성하는 단계;
4) 전체 표면 상부에 라이너 질화막 및 라이너 산화막을 순차적으로 증착하는 단계;
5) O2 주입 공정을 실시하여 상기 트렌치의 상부 코너와 하부의 상기 라이너 질화막을 산화시키는 단계; 및
6) 상기 결과물에 HDP 산화막을 증착시킨 후 CMP 공정을 수행하는 단계를 포함한다.
도 1a를 참조하면, 반도체 기판(11) 상부에 패드 산화막(12) 및 패드 질화막(13)을 증착하고 포토(photo) 및 에칭 공정으로 ISO 트렌치를 형성한다. 이때, 패드 산화막(12)은 100Å 두께인 것이 바람직하고, 패드 질화막(13)은 700Å 두께인 것이 바람직하다. 다음으로, 측벽 산화막(14)을 건식 산화 기법으로 상기 ISO 트렌치의 측벽에 증착한 후, 라이너 질화막(15) 및 라이너 산화막(16)을 증착한다. 상기에서, 측벽 산화막(14)은 80Å 두께인 것이 바람직하며, 라이너 질화막(15)으로는 LP-질화막을 사용하는 것이 바람직하고, 그 두께는 50Å인 것이 바람직하다. 아울러, 라이너 산화막(16)으로는 고온 산화막(high temperature oxide)을 80Å 두께로 증착하는 것이 바람직하다. 상기 공정은 통상적인 종래 라이너 질화막 증착 공정과 동일하게 진행된다.
도 1b를 참조하면, 저에너지(low energy)로 O2 주입을 실시한다. 이때, 1 내지 5 keV, 바람직하게는 3 keV 정도의 저에너지로 웨이퍼 평면에 대하여 0° 기울기로 O2 주입을 실시한다. 상기에서, Rp (peak intensity) 되는 부위가 100Å 정도가 되도록 O2를 주입하는 것이 바람직하며, 이 경우 트렌치 하부와 상부 코너 부분은 이온 주입 기울기 각도가 0°이므로 이온 주입이 직접적으로 가장 많이 일어나게 되며, 측벽의 경우에는 비스듬하게 O2 이온이 입사되기 때문에 상대적으로 아주 적은 양의 O2 이온만이 입사된다. 따라서, 도 1c를 참조하면, 상부 코너 부분과 하부에 위치하는 라이너 질화막(15)이 거의 산화되어 산화질화막이 형성됨으로써 라이너 질화막(15)에 서로 단절이 일어나게 되고, 그 결과 라이너 질화막(15)과 라이너 산화막(16)의 계면 사이에 위치하는 전하 트랩 부위에 의한 누설 전류가 감소하게 된다.
도 1d를 참조하면, 종래의 방법대로 ISO HDP 산화막을 증착한 후 CMP 공정과 패드 질화막(13) 제거(strip) 공정을 거쳐 ISO 트렌치(trench)의 분리가 일어난다. 이후, 1,050℃ N2 분위기에서 어닐(anneal)을 실시하여 ISO HDP를 고밀도화(densification)시키며, 아울러 O2 이온이 주입된 부위의 손상(damage)을 제거한다.
본 발명에서는 상기와 같이 O2 주입 공정을 추가함으로써 라이너 질화막과 산화막의 계면 사이에 존재하는 전하 트랩 부위에 의한 누설 전류를 감소시킨다. 그 결과, 라이너 질화막과 산화막과의 계면사이의 전하 트랩 부위에 단절이 일어나게 되어 전하 트랩 부위 연결에 의한 누설 전류의 증가 및 방전 전압이 감소되는 현상을 근원적으로 제거할 수 있으며, 따라서 재충전 시간의 증가를 가져올 수 있다. 후속되는 게이트 산화시에는 측벽의 산화 정도만이 재충전에 영향을 주기 때문에, 측벽에 남아 있는 라이너 질화막만으로도 그 역할을 충분히 수행할 수 있다.
상기에서 살펴본 바와 같이, 본 발명의 방법을 이용하면 라이너 질화막과 산화막 사이에 존재하는 전하 트랩 부위로 인해 누설 전류가 증가하는 문제점을 해결할 수 있고, 따라서 캐패시터의 재충전 시간을 향상시킬 수 있으므로, 전기적 특성이 우수한 반도체 소자의 제조에 유용하게 사용될 수 있다.
도 1a 내지 도 1d는 본 발명의 소자분리막의 누설 전류를 감소시키는 방법에 따른 공정 과정을 보여주는 모식도이다.
도 2는 라이너 질화막(liner nitride)이 적용된 소자분리막 프로필을 보여주는 사진이다.
도 3은 라이너 질화막과 산화막 계면을 통한 누설 전류의 경로를 보여주는 사진이다.
< 도면의 주요 부분에 대한 부호 설명 >
11 ; 반도체 기판, 12 ; 패드 산화막,
13 ; 패드 질화막, 14 ; 측벽 산화막(wall oxide),
15 ; 라이너 질화막(liner nitride), 16 ; 라이너 산화막(liner oxide),
21 ; 라이너 질화막, 31 ; 활성 영역,
32 ; 누설 전류의 방향
Claims (8)
1) 반도체 기판에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계;
2) 소자분리 영역으로 예정된 부분의 패드 질화막, 패드 산화막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계;
3) 상기 트렌치의 측벽에 측벽 산화막을 형성하는 단계;
4) 전체 표면 상부에 라이너 질화막 및 라이너 산화막을 순차적으로 증착하는 단계;
5) O2 주입 공정을 실시하여 상기 트렌치의 상부 코너와 하부의 상기 라이너 질화막을 산화시키는 단계; 및
6) 상기 결과물에 HDP 산화막을 증착시킨 후 CMP 공정을 수행하는 단계를 포함하는 반도체 소자의 소자분리막 제조 방법.
제 1항에 있어서, 상기 측벽 산화막은 80Å 두께인 것을 특징으로 하는 반도체 소자의 소자분리막 제조 방법.
제 1항에 있어서, 상기 라이너 질화막은 LP-질화막인 것을 특징으로 하는 반도체 소자의 소자분리막 제조 방법.
제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 라이너 질화막은 50Å 두께인 것을 특징으로 하는 반도체 소자의 소자분리막 제조 방법.
제 1항에 있어서, 상기 O2 주입은 1 내지 5 keV의 에너지로 수행되는 것을 특징으로 하는 반도체 소자의 소자분리막 제조 방법.
제 5항에 있어서, 상기 O2 주입은 3 keV 에너지로 수행되는 것을 특징으로 하는 반도체 소자의 소자분리막 제조 방법.
제 1항에 있어서, 상기 O2 주입은 Rp (peak intensity) 되는 부위가 100Å 두께로 수행되는 것을 특징으로 하는 반도체 소자의 소자분리막 제조 방법.
제 1항에 있어서, 상기 O2 주입 공정은 상기 반도체 기판에 수직하게 수행되는 것을 특징으로 하는 반도체 소자의 소자분리막 제조 방법.
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