KR20030057877A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 소자 분리막을 매립하고 평탄화 공정을 실시한 후 웰 형성을 위한 이온주입 공정을 실시함으로써 활성 영역과 비 활성 영역의 도핑농도와 Rp(Projection range)를 동일하게 형성하여 누설전류를 방지하고 소자 특성을 향상할 수 있는 반도체 소자의 제조 방법을 제공한다.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 0.18㎛ 태크의 SAF(Self Aligned Floating Gate) 를 사용하는 플래시 EEPROM(Electrical Erasable Programmable Read Only Memory) 소자의 웰을 형성하는 방법에 관한 것이다.
도 1a 내지 1g는 종래의 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1a에 도시한 바와 같이, 실리콘 기판(Si substrate)(1) 표면의 결정결함 억제 또는 표면처리를 위한 패드 산화막(pad oxidation)(2)과 두꺼운 패드 질화막(pad nitride)(3)을 순차적으로 형성한다.
상기의 패드 질화막(3), 패드 산화막(2)및 실리콘 기판(1)을 ISO 마스크 패터닝(Isolation mask patterning)을 통해 순차적으로 식각하여 STI 구조의(Shallow Trench Isolation)구조의 트랜치(trench)(4)를 형성하여 활성(active)영역과 비 활성영역을 확보한다.
도 1b에 도시한 바와 같이, STI 구조의 트랜치(4)측벽의 식각 손상을 보상하고 트랜치(4) 상부 모서리의 라운딩(rounding) 처리와 활성 CD를 줄이기 위해서 약 1000 내지 1150℃의 온도 범위 내에서 건식 산화방식에 의해 150 내지 250Å의 두께를 타겟으로한 측벽 희생 산화(wall SAC oxidation)막(5)을 형성한다.
도 1c에 도시한 바와 같이, 측벽 희생 산화막(5)을 전처리 세정 공정으로 제거한 후 STI 구조의 트랜치(4) 대하여 750 내지 850℃의 온도 범위에서 습식 산화 방식으로 약 300 내지 450Å의 두께를 타겟으로한 과도한 측벽산화를 실시하여 측벽산화(wall oxidation)막(6)을 형성한다.
도 1d에 도시한 바와 같이, 패드 산화막(2) 및 측벽산화막(6)을 포함한 전체 구조 상부에 HTO(High Temperature Oxide)를 얇게 증착하고 고온에서 치밀화 공정을 수행하여 라이너 산화(liner oxide)막(7)을 형성한다.
라이너 산화막(7) 상에 트랜치(4) 공백을 채우기 위해 5000 내지 10000Å정도의 두께로 HDP(High Density Plasma) 산화막(8)을 형성한다. 이때 트랜치(4) 내부에 빈 공간이 형성되지 않도록 상기 HDP 산화막(8)을 증착한다.
도 1e에서 도시한 바와 같이, 질화막(3)을 식각정지층으로 하여 질화막(3) 상의 상기 HDP 산화막(8) 및 라이너 산화막(7)을 제거하기 위한 STI CMP 공정을 수행한다.
도 1f에 도시한 바와 같이, 질화막(3)을 인산 딥 아웃(H3PO4dip out)을 이용한 질화막(13) 스트립(nitride strip) 공정을 수행함으로써, 비 활성영역에 HDP 산화막 니플(HDP oxide nipple)(9)을 형성한다. 상기의 질화막(3) 스트립시 HDP 산화막 니플(9)은 1500 내지 2000Å정도의 높이가 되도록 한다.
도 1g에 도시한 바와 같이, 비 활성 영역의 HDP 산화막 니플(9) 일부와 활성 영역의 두꺼워진 상기 패드 산화막(2)을 균일하게 식각한 후 상기 HDP 산화막 니플(9) 사이에 VT 스크린 산화(VT screen oxidation)막(10)을 형성한다. 다음으로 웰 주입(well implant)을 통한 웰 형성공정과 VT이온주입(VT implant)공정을 수행한다.
일반적으로 리트로그레이드(Retrograde) 웰(Well)을 형성하기 위한 이온 주입공정은 P-웰(P-Well)인 경우 P-웰, 인터(inter) P-웰 및 N-채널 필드 스탑(N-channel field stop) 이온주입을 하고, N-웰(N-Well)인 경우 트리플(Triple) N-웰, 인터 N-웰, P-채널 필드 스탑, P-채널 딥(P-channel deep) 이온주입을 실시한다.
도 2는 종래의 기술에 따른 웰 형성용 이온 및 VT 이온을 주입한 후의 단면도이다.
도 2에 도시한 바와 같이, 상기의 이온 주입공정시 HDP산화막 니플에 의해 활성 영역과 비활성 영역에 1200 내지 1500Å의 단 차가 발생한다. 이러한 단차가 발생한 상태에서 이온주입 공정을 실시하게 되면 EFT(Effective Field Thickness)만큼 활성 영역과 비활성 영역에서의 도핑되는 이온의 깊이 차가 발생하게 된다. 즉 활성 영역의 도핑이 EFT만큼 더 깊게 형성된다.
이로 인하여 후속 VT 정렬(VT adjust) 이온층과 리트로그래이드 웰층 간의 에너지 차가 많이 벌어지게 됨으로써 VT정렬 이온층과 필드 스탑이온층 사이의 도핑 농도가 현저히 떨어지는 지점이 발생한다. 또한 트랜치의 깊이와 EFT 및 기타다른 공정 차이에 의해 VT정렬 이온층과 필드 스탑 이온층간의 차가 시해지면 웰이 제대로 형성되지 않을 가능성도 있다. 이로 인해 누설 전류의 증가 및 소자 특성을 악화시킬 수가 있다.
본 발명은 상기의 문제를 해결하기 위해 안출된 것으로, 질화막을 증착한 후 평탄화한 다음 웰을 형성함으로써 활성 영역과 비활성 영역에 도핑되는 이온의 깊이 차를 없앨 수 있다.
본 발명의 다른 목적은 활성 영역과 비활성 영역의 이온도핑시 Rp를 동일하게 함으로써 후속 VT 정렬 이온주입 Rp와의 차를 줄일 수 있다.
본 발명의 특징에 의하면, 활성 영역과 비활성 영역에 이온도핑되는 깊이 차를 줄임으로써 누설전류를 줄이고 소자의 특성을 향상시킬 수 있다.
도 1a 내지 1g는 종래의 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도.
도 2는 종래의 기술에 따른 웰 형성용 이온 및 VT 이온을 주입한 후의 단면도.
도 3a 내지 3j는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도.
도 4는 본 발명에 따른 웰 형성용 이온 및 VT 이온을 주입한 후의 단면도.
도 5a 내지 5e는 본발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 SEM사진.
<도면의 주요 부분에 대한 부호의 설명>
1, 21 : 반도체 기판2, 22 : 패드 산화막
3, 23 : 패드 질화막4, 24 : 트랜치
5, 25 : 측벽 희생 산화막6, 26 : 측벽 산화막
7, 27 : 라이너 산화막8, 28 : HDP 산화막
9, 29 : HDP 산화막 니플10, 30 : VT 스크린 산화막
31 : 게이트 산화막32 : 폴리 실리콘
반도체 기판에 패드 산화막 및 패드 질화막을 형성하는 단계, 상기 패드 질화막, 패드 산화막 및 반도체 기판의 일부를 제거하여 상기 반도체 기판 내에 트랜치를 형성하는 단계, 상기 트랜치의 형상을 변형시키기 위해 산화공정을 실시하는 단계, 상기 트랜치를 포함한 전체구조 상부에 산화막을 형성한 후 상기 패드 질화막이 노출되도록 상기 산화막을 제거하는 단계, 웰 형성을 위한 제 1 이온주입공정을 실시하는 단계, 상기 패드 질화막 및 패드 산화막을 제거하여 산화막 니플을 형성하는 단계, VT 조절용 이온을 주입하는 단계, 전체구조 상부에 제 1 폴리 실리콘을 형성한 후 상기 산화막 니플이 노출되도록 상기 제 1 폴리 실리콘을 제거하는 단계 및 상기 노출된 산화막 니플을 제거하여 플로팅 게이트를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다.
도 3a 내지 3j는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 5a 내지 5e는 본발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 SEM사진이다.
도 3a에 도시한 바와 같이, 실리콘 기판(Si substrate)(21) 표면의 결정결함 억제 또는 표면처리를 위한 패드 산화막(pad oxidation)(22)과 두꺼운 패드 질화막(pad nitride)(23)을 순차적으로 형성한다. 패드 산화막(pad oxidation)(22) 상부에 LP-CVD 방법으로 약 2000 내지 3500Å정도의 높은 두께로 패드 질화막(pad nitride)(23)을 형성한다.
도 3b 및 5a에 도시한 바와 같이, 상기 패드 질화막(23), 패드 산화막(22)및 실리콘 기판(21)을 ISO 마스크 패터닝(ISO mask patterning)을 통해 순차적으로 식각하여 STI 구조의(Shallow Trench Isolation) 트랜치(trench)(24)를 형성하여 활성(active)영역과 비 활성영역을 확보한다. 트랜치(24)를 형성함에 있어서 상기 실리콘 기판(21)은 75 내지 85°정도의 특정한 기울기를 갖도록 식각을 수행한다.
도 3c에 도시한 바와 같이, 상기 STI 구조의 트랜치(24)측벽의 식각 손상을 보상하고 트랜치(24) 상부 모서리의 라운딩(rounding) 처리와 활성 CD를 줄이기 위해서 약 1000 내지 1150℃의 온도 범위 내에서 건식 산화방식에 의해 150 내지 250Å의 두께를 타겟으로한 측벽 희생 산화(wall SAC oxidation)막(25)을 형성한다.
도 3d에 도시한 바와 같이, 측벽 희생 산화막(25)을 전처리 세정 공정으로 제거한 후 상기 STI 구조의 트랜치(24) 대하여 750 내지 850℃의 온도 범위에서 습식 산화 방식으로 약 300 내지 450Å의 두께를 타겟으로한 과도한 측벽산화를 실시하여 측벽산화(wall oxidation)막(26)을 형성한다.
구체적으로 상기 과도한 측벽산화를 통해 상기 트랜치(24) 벽이 항아리형으로 변형되고 트랜치(24) 상부 코너(top corner)의 형상을 라운딩 시킨다. 또한 후속 공정에 의해 활성 영역에 형성될 폴리 실리콘(Poly-Si)층(32)의 오버랩(Overlap)을 미리 어느 정도 확보할 수 있다.
도 3e에 도시한 바와 같이, 패드 산화막(22) 및 측벽산화막(26)을 포함한 전체 구조 상부에 HTO(High Temperature Oxide)를 얇게 증착하고 고온에서 치밀화 공정을 수행하여 라이너 산화(liner oxide)막(27)을 형성한다.
도 3f 및 5b에 도시한 바와 같이, 라이너 산화막(27) 상에 상기 트랜치(24) 공백을 채우기 위해 5000 내지 10000Å정도의 두께로 HDP(High Density Plasma) 산화막(28)을 형성한다. 이때 트랜치(24) 내부에 빈 공간이 형성되지 않도록 HDP 산화막(28)을 증착한다.
도 3g 및 5c에서 도시한 바와 같이, 질화막(23)을 식각정지층으로 하여 질화막(23) 상의 상기 HDP 산화막(28) 및 라이너 산화막(27)을 제거하기 위한 STI CMP 공정을 수행한다. CMP 공정에 의해 평탄화된 전체 구조에 웰 형성을 위한 이온 주입을 실시한다.
리트로그레이드(Retrograde) 웰(Well)을 형성하기 위한 이온 주입공정은 P-웰(P-Well)인 경우 P-웰, 인터(inter) P-웰 및 N-채널 필드 스탑(N-channel field stop) 이온주입을 하고, N-웰(N-Well)인 경우 트리플(Triple) N-웰, 인터 N-웰, P-채널 필드 스탑, P-채널 딥(P-channel deep) 이온주입을 실시한다.
활성 영역에는 패드 질화막을 이온주입 베리어(Barrier)로 사용하고, 비활성 영역에는 HDP 산화막을 베리어로 사용하여 종래의 활성 영역과 비활성 영역의 단차에 의해서 발생하였던 주입되는 이온들의 깊이 차를 없앨 수 있다.
도 3h에 도시한 바와 같이, 상기 질화막(23)을 인산 딥 아웃(H3PO4dip out)을 이용한 질화막(23) 스트립(nitride strip) 공정을 수행함으로써, 비 활성영역에 HDP 산화막 니플(HDP oxide nipple)(29)을 형성한다. 상기의 질화막(23) 스트립시 HDP 산화막 니플(29)은 1500 내지 2000Å정도의 높이가 되도록 한다.
도 3i에 도시한 바와 같이, HDP 산화막 니플(29)의 일부와 두꺼워진 상기 패드 산화막(22)을 균일하게 식각한다. 상기 HDP 산화막 니플(29) 사이에 VT 스크린 산화(VT screen oxidation)막(30)을 형성한 후 VT 이온주입을 실시한다.
이때 VT 스크린 산화막(30)을 40 내지 60 Å의 두께로 형성하여VT이온주입(VT implant)공정시 기판의 손상을 방지한다. 상기의 VT이온주입 공정시 HDP 산화막 니플(29)의 높이 즉 EFT(Effective Field Thickness)는 1200 내지 1500Å 정도에서 VT정렬 이온을 주입한다.
도 3j, 5d 및 5e에 도시한 바와 같이, 상기 VT 스크린 산화막(30)을 제거한 후 터널 산화막(31)과 폴리 실리콘층(32)을 순차적으로 형성한다. HDP 산화막 니플(29)을 식각 정지층(stop barrier)으로 하여 CMP공정을 수행하면 완전히 분리된 플로팅 게이트가 얻어진다.
도 4는 본 발명에 따른 웰 형성용 이온 및 VT 이온을 주입한 후의 단면도이다.
도 4에 도시한 바와 같이, 트랜치 CMP후 웰 형성을 위한 이온주입을 진행 함으로써 활성 영역과 비활성 영역의 도핑농도 및 Rp를 동일하게 가져갈 수 있게 한다. 이로써 후속 VT 이온 주입과의 Rp 격차를 줄일 수 있다.
본 발명은 트랜치 CMP공정후 즉, 패드 질화막 제거공정 전에 웰 형성을 위한 이온주입 공정을 실시함으로써, 활성 영역과 비활성 영역에 도핑되는 이온의 농도 및 Rp를 동일하게 할 수 있다.
또한 활성 영역과 비활성 영역에 도핑되는 이온의 농도 및 Rp를 동일하게 함으로써 후속 VT 정렬 이온주입 Rp와의 차를 줄일 수 있다.
따라서 본 발명은 누설 전류를 줄일 수 있고 반도체 소자의 특성을 향상 시킬 수 있는 웰을 형성할 수 있다.

Claims (6)

  1. 반도체 기판에 패드 산화막 및 패드 질화막을 형성하는 단계;
    상기 패드 질화막, 패드 산화막 및 반도체 기판의 일부를 제거하여 상기 반도체 기판 내에 트랜치를 형성하는 단계;
    상기 트랜치의 형상을 변형시키기 위해 산화공정을 실시하는 단계;
    상기 트랜치를 포함한 전체구조 상부에 산화막을 형성한 후 상기 패드 질화막이 노출되도록 상기 산화막을 제거하는 단계;
    웰 형성을 위한 제 1 이온주입공정을 실시하는 단계;
    상기 패드 질화막 및 패드 산화막을 제거하여 산화막 니플을 형성하는 단계;
    VT 조절용 이온을 주입하는 단계;
    전체구조 상부에 제 1 폴리 실리콘을 형성한 후 상기 산화막 니플이 노출되도록 상기 제 1 폴리 실리콘을 제거하는 단계;
    상기 노출된 산화막 니플을 제거하여 플로팅 게이트를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 패드질화막은 2000 내지 3500Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 이온주입공정에 의해 P 또는 N형 리트로그레이드 웰이 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 P형 리트로그레이드 웰은 P-웰, 인터 P-웰 및 N-채널 필드 스탑 이온주입공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 3 항에 있어서,
    상기 N형 리트로그레이드 웰은 트리플 N-웰, 인터 N-웰, P-채널 필드 스탑, P-채널 딥 이온주입공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 VT이온주입 전 VT 스크린 산화막을 40 내지 60 Å의 두께로 형성하는단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020010087979A 2001-12-29 2001-12-29 반도체 소자의 제조 방법 KR100811438B1 (ko)

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