KR100482756B1 - 플래시 메모리 소자의 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 34
- 125000006850 spacer group Chemical group 0.000 claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000005468 ion implantation Methods 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims abstract description 9
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 7
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 6
- 230000003647 oxidation Effects 0.000 claims abstract description 6
- 238000000059 patterning Methods 0.000 claims abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 38
- 229920005591 polysilicon Polymers 0.000 claims description 38
- 150000004767 nitrides Chemical class 0.000 claims description 16
- 238000004140 cleaning Methods 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 4
- 230000014759 maintenance of location Effects 0.000 claims description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 3
- 238000000137 annealing Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims 2
- 230000033228 biological regulation Effects 0.000 claims 1
- 238000005498 polishing Methods 0.000 claims 1
- 239000007789 gas Substances 0.000 description 9
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 8
- 229910021332 silicide Inorganic materials 0.000 description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 8
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 238000009279 wet oxidation reaction Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000010405 reoxidation reaction Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Abstract
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, (a) 반도체 기판 상에 터널 산화막 및 플로팅 게이트를 형성하는 단계와, (b) 상기 플로팅 게이트 상에 유전체막, 컨트롤 게이트 및 하드 마스크막을 순차적으로 형성하는 단계와, (c) 상기 하드 마스크, 상기 컨트롤 게이트 및 상기 유전체막을 패터닝하는 단계와, (d) 상기 하드 마스크, 상기 컨트롤 게이트 및 상기 유전체막의 측벽에 제1 스페이서를 형성하는 단계와, (e) 상기 하드 마스크막 및 상기 제1 스페이서를 식각 마스크로 하여 상기 플로팅 게이트를 식각하는 단계와, (f) 산화 공정을 실시하여 노출된 상기 반도체 기판 표면에 산화막을 형성하는 단계와, (g) 소오스/드레인 형성을 위한 이온주입을 실시하는 단계 및 (h) 상기 제1 스페이서 및 상기 플로팅 게이트 측벽에 제2 스페이서를 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 플래시 메모리 소자의 제조방법에 관한 것이다.
셀 크기가 점점 작아지면서 셀 게이트의 유효 채널 길이가 매우 작아지고 있으며, 이에 따라 셀 펀치(cell punch) 및 누설 특성 마진(margin)이 부족하고, 또한 게이트 형성 후에 후속 열처리 공정으로 ONO(oxide/nitride/oxide)막, 즉 유전체막의 측벽 들림 현상이 발생한다. 플래시 메모리 셀에서 신뢰성 항목인 리텐션(retention) 방지를 위해서 게이트 형성 후에 재산화(re-oxidation)로 플로팅 게이트를 일부분 산화시키는데, 이때 ONO막 측벽도 노출이 되어 있으므로 ONO막 측벽의 들림 현상이 발생하게 된다. 도 1은 종래의 낸드(NAND)형 플래시 메모리 소자에서 ONO막의 들림 현상이 발생한 모습을 보여주는 주사전자현미경(scanning electron microscope; SEM) 사진이다. 이러한 ONO막 들림 현상은 셀의 커플링 비(coupling ratio)를 감소시켜 셀 특성에 아주 나쁜 영향을 미친다. 한편, ONO막 두께는 셀의 커플링 비와 아주 밀접한 관계가 있으며, 유효 ONO막 두께가 낮을수록 커플링 비는 증가하며, 셀의 특성 및 효율을 결정하는 아주 중요한 항목이다.
따라서, 종래에는 이러한 문제점으로 낸드(NNAD)형 플래시 메모리 셀의 집적화에 많은 제약을 갖고 있었다.
본 발명이 이루고자 하는 기술적 과제는 ONO막, 즉 유전체막의 들림 현상을 방지할 수 있는 플래시 메모리 소자의 제조방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, (a) 반도체 기판 상에 터널 산화막 및 플로팅 게이트를 형성하는 단계와, (b) 상기 플로팅 게이트 상에 유전체막, 컨트롤 게이트 및 하드 마스크막을 순차적으로 형성하는 단계와, (c) 상기 하드 마스크, 상기 컨트롤 게이트 및 상기 유전체막을 패터닝하는 단계와, (d) 상기 하드 마스크, 상기 컨트롤 게이트 및 상기 유전체막의 양 측벽에 크기가 같은 단일의 제1 스페이서를 형성하는 단계와, (e) 상기 하드 마스크막 및 상기 제1 스페이서를 식각 마스크로 하여 상기 플로팅 게이트 및 상기 터널 산화막을 식각하는 단계와, (f) 리텐션 강화를 위해 산화 공정을 실시하여 노출된 상기 반도체 기판 표면에 산화막을 형성하는 단계와, (g) 소오스/드레인 형성을 위한 이온주입을 실시하는 단계 및 (h) 상기 제1 스페이서 및 상기 플로팅 게이트 측벽에 제2 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 레이아웃도(layout)로서, 도 2에서 'A'는 얕은 트렌치 소자분리막의 레이아웃을 나타내며, 'B'는 컨트롤 게이트의 레이아웃을 나타낸다. 도 3 내지 도 16은 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다. 도 3 내지 도 10은 도 2의 I-I' 단면을 따라 절단한 경우의 단면도들이고, 도 11 내지 도 16은 도 2의 Ⅱ-Ⅱ' 단면을 따라 절단한 경우의 단면도들이다.
도 3을 참조하면, 반도체 기판(100) 상에 희생 산화막(미도시)을 형성한다. 상기 희생 산화막은 건식 또는 습식 산화 방식으로 형성하며, 750℃∼800℃의 온도범위에서 70Å∼100Å 정도의 두께로 형성한다.
상기 희생 산화막을 버퍼층으로 이용하여 웰(미도시) 형성과 채널(미도시) 형성을 위한 이온주입을 실시한다. 상기 웰은 N웰 내에 P웰이 형성되는 이중 웰 구조로 형성한다. 상기 N웰은 1.0∼2.0MeV 정도의 에너지 사용하여 1.0E13∼3.0E13atoms/cc 정도의 도우즈(dose)로 인(P)을 이온주입하여 형성할 수 있다. 상기 P웰은 3단계의 이온주입을 통해 형성할 수 있는데, 500∼600KeV 정도의 에너지 사용하여 1.0E13∼3.0E13atoms/cc 정도의 도우즈(dose)와, 200∼300KeV 정도의 에너지 사용하여 1.0E13∼3.0E12atoms/cc 정도의 도우즈(dose)와, 50∼200KeV 정도의 에너지 사용하여 2.0E13∼7.0E12atoms/cc 정도의 도우즈(dose)로 붕소(B)을 이온주입하여 형성할 수 있다. 상기 웰 형성을 위한 이온주입시에 틸트(tilt)는 O°∼45°로 하고, 트위스트(twist)는 O°∼270°정도로 한다. 상기 채널은 2중 이온주입을 이용하여 형성할 수 있는데, 30∼70KeV 정도의 에너지 사용하여 5.0E11∼8.0E12atoms/cc 정도의 도우즈(dose)로 붕소(B)을 이온주입하고, 10∼30KeV 정도의 에너지 사용하여 5.0E12∼8.0E14atoms/cc 정도의 도우즈(dose)로 붕소(B)을 이온주입하여 형성할 수 있다. 상기 채널 형성을 위한 이온주입시에 틸트(tilt)는 O°∼45°로 하고, 트위스트(twist)는 O°∼270°정도로 한다.
상기 희생 산화막을 제거한다. 상기 희생 산화막은 (Diluted HF; H20가 소정 비율로 희석된 HF용액)와 SC-1(standard cleaning-1; NH4OH/H2O2/H2
O 용액이 소정 비율로 혼합된 용액)을 이용하여 제거할 수 있다.
상기 희생 산화막이 제거된 결과물 상에 터널 산화막(104)을 형성한다. 터널 산화막(104)은 습식 산화 방식을 이용하여 형성하는 것이 바람직하다. 예컨대, 750℃∼800℃ 정도의 온도에서 습식 산화를 진행하고 900℃∼910℃ 정도의 온도에서 질소(N2) 분위기에서 20∼30분간 어닐링을 진행하여 형성한다. 터널 산화막(104)은 50∼150Å 정도의 두께로 형성한다.
터널 산화막(104) 상에 플로팅 게이트로 사용될 제1 폴리실리콘막(106)을 증착한다. 제1 폴리실리콘막(106)은 SiH4 또는 Si2H6 가스를 이용하여 저압-화학기상증착(Low Pressure-Chemical Vapor Deposition; LP-CVD)법으로 형성한다. 제1 폴리실리콘막(106)은 불순물이 도핑되지 않은 비정질 실리콘막으로 형성하는 것이 바람직하다. 제1 폴리실리콘막(106)은 480 내지 550℃ 정도의 온도와 0.1 내지 3Torr 정도의 낮은 압력에서 100 내지 800Å 정도의 두께로 형성하는 것이 바람직하다.
제1 폴리실리콘막(106) 상에 패드 질화막(108)을 형성한다. 패드 질화막(108)은 트렌치 산화막(도 5의 '114' 참조)과에 대하여 식각 선택비를 갖는 실리콘 질화막으로 형성한다. 패드 질화막(108)은 LP-CVD 방법으로 증착하며, 후속 공정에 의해 형성되는 트렌치 산화막(114)의 돌출부가 충분히 높이 돌출될 수 있는 정도의 두께, 예컨대 500 내지 3500Å 정도의 두께로 형성한다.
얕은 트렌치 소자분리막 형성을 위한 패터닝을 통해 반도체 기판(100) 내에 트렌치(110)를 형성하여 소자분리 영역과 액티브 영역을 정의한다. 즉, 소자분리영역을 정의하는 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 하여 패드 질화막(108), 제1 폴리실리콘막(106), 터널 산화막(104) 및 반도체 기판(100)을 식각하여 트렌치(110)를 형성한다.
도 4를 참조하면, 트렌치(110) 측벽 및 바닥의 식각 손상을 보상하고, 트렌치(110) 상부 및 바닥 코너를 라운딩(rounding) 처리하고, 액티브 영역의 임계 치수(critical dimension; CD)를 줄이기 위하여 트렌치(110) 내벽에 측벽 산화막(112)을 형성한다. 상기 측벽 산화막(112)은 건식 또는 습식 산화 방식으로 형성하며, 750℃∼1150℃ 정도의 온도 범위에서 50Å∼150Å 정도의 두께로 형성하는 것이 바람직하다.
도 5를 참조하면, 트렌치 산화막(114)을 증착하여 상기 트렌치(110)내를 매립한다. 이때, 트렌치 산화막(114)은 트렌치(110)내를 매립하면서 패드 질화막(108)의 상부 표면 위까지 충분히 증착되는 정도의 두께, 예컨대 5000Å∼10000Å 정도의 두께로 증착한다. 트렌치 산화막(114)은 HDP(High Density Plasma) 산화막으로 형성하는 것이 바람직하며, 트렌치(110) 내에 보이드(void) 등이 형성되지 않도록 매립한다.
이어서, 트렌치 산화막(114)을 화학기계적 연마(Chemical Mechanical Polishing)하여 평탄화한다. 상기 화학기계적 연마 공정은 패드 질화막(108)이 노출될 때까지 진행하는 것이 바람직하다.
도 6을 참조하면, 패드 질화막(108)을 제거한다. 패드 질화막(108)은 스트립(strip) 공정을 이용하여 제거할 수 있다. 예컨대, 인산(H3PO4) 용액을 사용하여 제거할 수 있다.
도 7을 참조하면, 제2 폴리실리콘막(도 8의 '116' 참조)을 증착하기 전에 DHF와 SC-1을 이용한 세정 공정을 제1 폴리실리콘막(106) 상부에 형성되는 자연산화막을 제거한다. 상기 세정 공정에 의하여 트렌치 산화막(114)도 어느 정도 리세스(recess)되게 되며, 상기 세정 공정에 의하여 플로팅 게이트간의 원하는 스페이스(space)를 확보할 수 있다. 상기 세정 공정은 제1 폴리실리콘막(106) 측벽의 최하부가 드러나지 않도록 조절하여 모우트(moat)가 발생하지 않게 하는 것이 바람직하다.
도 8을 참조하면, 플로팅 게이트로 사용될 제2 폴리실리콘막(116)을 증착한다. 제2 폴리실리콘막(116)은 SiH4 또는 Si2H6 가스와 PH3 가스를 이용하여 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방법으로 형성한다. 제2 폴리실리콘막(116)은 불순물이 도핑된 폴리실리콘막으로 형성하는 것이 바람직하다. 이때, 도핑되는 불순물은 인(P) 등일 수 있으며, 2.0E20∼5.0E20 atoms/cc 정도의 도우즈로 도핑하는 것이 바람직하다. 제2 폴리실리콘막(116)은 500 내지 550℃ 정도의 온도와 0.1 내지 3Torr 정도의 낮은 압력에서 800 내지 3000Å 정도의 두께로 형성하는 것이 바람직하다.
도 9를 참조하면, 트렌치 산화막(114)이 노출될 때까지 제2 폴리실리콘막(116)을 화학 기계적 연마하여 평탄화한다. 상기 평탄화 공정에 의하여 제2 폴리실리콘막(116)은 트렌치 산화막(114)에 의하여 고립되게 된다.
도 10을 참조하면, 세정 공정을 실시하여 제2 폴리실리콘막(116) 사이에 돌출된 트렌치 산화막(114)을 원하는 타겟(target)만큼 식각한다. 상기 세정 공정은 DHF 또는 BOE(Buffer Oxide Etchant; HF/NH4F/H2O 용액이 소정 비율로 혼합된 용액)를 사용하는 것이 바람직하다. 이로써, 트렌치 산화막(114)의 돌출부와 접하던 제2 폴리실리콘막(116)의 측벽이 노출되면서 제2 폴리실리콘막(116)의 노출 면적이 증가하여 커플링 비를 높일 수 있다. 한편, 제1 폴리실리콘막(106) 및 제2 폴리실리콘막(116)은 플로팅 게이트(118)를 이루게 된다.
이하에서, 도 11 내지 도 16을 참조하여 설명한다. 앞서 설명한 바와 같이 도 11 내지 도 16은 도 2의 도 2의 Ⅱ-Ⅱ' 단면을 따라 절단한 경우의 단면도들이다.
도 11을 참조하면, 플로팅 게이트(118)가 형성된 반도체 기판(100) 상에 유전체막(120)을 형성한다. 유전체막(120)은 산화막/질화막/산화막 형태의 구조, 즉 ONO(SiO2/Si3N4/SiO2) 구조로 형성하는 것이 바람직하다. 유전체막(120)의 산화막(SiO2)은 SiH2Cl2(dichlorosilane; DCS)와 H2O 가스를 소스 가스로 이용하여 고온산화막(High Temperature Oxide; HTO)으로 형성할 수 있다. 예컨대, 유전체막(120)의 산화막은 반응가스로서 H2O와 SiH2Cl2(dichlorosilane; DCS) 가스를 이용하고, 0.1 내지 3Torr 정도의 낮은 압력과 800 내지 850℃ 정도의 온도범위에서 LP-CVD 방법으로 형성할 수 있다. 유전체막(120)의 질화막은 반응가스로서 NH3와 SiH2Cl2(dichlorosilane; DCS) 가스를 이용하고, 0.1 내지 3Torr 정도의 낮은 압력과 600 내지 700℃ 정도의 온도범위에서 LP-CVD 방법으로 형성할 수 있다. 제1 산화막은 40 내지 60Å 정도의 두께로 형성하고, 질화막은 40 내지 80Å 정도의 두께로 형성하며, 제2 산화막은 40 내지 60Å 정도의 두께로 형성하는 것이 바람직하다.
유전체막(120)이 형성된 결과물 상에 컨트롤 게이트로 사용될 제3 폴리실리콘막(122)을 형성한다. 제3 폴리실리콘막(122)은 500 내지 550℃ 정도의 온도와 0.1 내지 3Torr 정도의 낮은 압력에서 도핑된 폴리실리콘막으로 형성하는 것이 바람직하다. 도핑된 폴리실리콘막은 SiH4 또는 Si2H6와 같은 Si 소스 가스와 PH3 가스를 이용하여 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방법으로 형성할 수 있다. 도핑되는 불순물은 인(P) 등일 수 있으며, 0.5E20∼5.0E20 atoms/cc 정도의 도우즈로 도핑하는 것이 바람직하다. 제3 폴리실리콘막(122)은 500 내지 2000Å 정도의 두께로 형성한다.
이어서, 제3 폴리실리콘막(122) 상에 실리사이드막(124)을 형성한다. 실리사이드막(124)은 텅스텐 실리콘(WSi)막으로 형성하는 것이 바람직하다. 실리사이드막(124)인 SiH4(momosilane; MS) 또는 SiH2Cl2(dichlorosilane; DCS)와 WF6의 반응을 이용하여 400℃∼500℃ 사이의 온도에서 형성하는 것이 바람직하다. 실리사이드막(124)은 500∼1500Å 정도의 두께로 형성한다.
다음에, 실리사이드막(124) 상에 하드 마스크막(126)을 형성한다. 상기 하드 마스크막(126)은 PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate Glass)막과 SiOxNy막의 2중막으로 형성하는 것이 바람직하다. 상기 PE-TEOS막은 800∼2000Å 정도의 두께로 형성하고, 상기 SiOxNy막은 300∼1500Å 정도의 두께로 형성하는 것이 바람직하다.
콘트롤 게이트 패턴(도 2의 'B' 참조)을 정의하는 포토레지스트 패턴(128)을 형성한다.
도 12를 참조하면, 포토레지스트 패턴(128)을 식각 마스크로 사용하여 하드 마스크막(126)을 패터닝한다. 이어서, 포토레지스트 패턴(128)을 제거한다.
도 13을 참조하면, 패터닝된 하드 마스크막(126)을 식각 마스크로 하여 실리사이드막(124), 제3 폴리실리콘막(122) 및 유전체막(120)을 패터닝한다.
도 14를 참조하면, 제1 스페이서(130) 형성을 위한 절연막을 증착한 후, 이방성 건식 식각하여 하드 마스크막(126), 실리사이드막(124), 제3 폴리실리콘막(122) 및 유전체막(120) 측벽에 제1 스페이서(130)를 형성한다. 상기 제1 스페이서(130) 형성을 위한 절연막은 실리콘 질화막인 것이 바람직하다. 상기 제1 스페이서(130) 형성을 위한 절연막은 600∼800℃ 정도의 온도에서 100∼500Å 정도의 두께로 증착하는 것이 바람직하다.
도 15를 참조하면, 패터닝된 하드 마스크막(126) 및 제1 스페이서(130)를 식각 마스크로 이용한 자기정렬 식각 공정으로 플로팅 게이트(118)을 패터닝한다.
도 16을 참조하면, 리텐션 강화를 위해 재산화 공정을 실시하여 노출된 플로팅 게이트(118) 및 반도체 기판(100) 표면에 산화막(132)을 형성한다. 상기 산화막(132)은 800∼950℃ 정도의 온도에서 건식 산화를 진행하고, 800℃∼950℃ 정도의 온도에서 질소(N2) 분위기에서 5∼100분간 어닐링을 진행하여 형성한다.
소오스/드레인(134) 형성을 위한 이온주입 공정을 실시한다. 소오스/드레인(134)은 5.0∼30KeV 정도의 에너지 사용하여 5.0E12∼8.0E14atoms/cc 정도의 도우즈(dose)로 인(P)을 이온주입하여 형성할 수 있다. 소오스/드레인(134) 형성을 위한 이온주입시에 틸트(tilt)는 O°∼45°로 하고, 트위스트(twist)는 O°∼270°정도로 한다.
제2 스페이서(136) 형성을 위한 절연막을 증착한 후, 이방성 건식 식각하여 제2 스페이서(136)를 형성한다. 상기 제2 스페이서(136) 형성을 위한 절연막은 TEOS(Tetra Ethtyl Ortho Silicate)막 또는 실리콘 질화막인 것이 바람직하다. 상기 제2 스페이서(136) 형성을 위한 절연막은 600∼800℃ 정도의 온도에서 300∼1000Å 정도의 두께로 증착하는 것이 바람직하다.
본 발명에 의한 플래시 메모리 소자의 제조방법에 의하면, 컨트롤 게이트(122) 및 유전체막(120)의 측벽에 제1 스페이서(130)를 형성함으로서 플로팅 게이트(118) 형성 후에 리텐션 방지를 위한 재산화 공정으로 인한 ONO 들림 현상을 억제할 수 있으며, 따라서 커플링 비 증가로 셀 특성이 향상된다.
또한, 컨트롤 게이트(122) 및 유전체막(120)의 측벽에 제1 스페이서(130)를 형성함으로서 소오스/드레인(134)을 형성하기 위한 이온주입으로 인한 게이트와 소오스/드레인 오버랩(overlap)을 최소화함으로써 유효 채널 길이를 확보할 수 있으며, 셀 집적화를 기대할 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 1은 종래의 낸드(NAND)형 플래시 메모리 소자에서 ONO막의 들림 현상이 발생한 모습을 보여주는 주사전자현미경(scanning electron microscope; SEM) 사진이다.
도 2는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 레이아웃도(layout)이다.
도 3 내지 도 16은 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
<도면의 주요 부분에 부호의 설명>
118: 플로팅 게이트 120: 유전체막
122: 제3 폴리실리콘막 124: 실리사이드막
126: 하드 마스크막 130: 제1 스페이서
132: 재산화막 134: 소오스/드레인
136: 제2 스페이서
Claims (10)
- (a) 반도체 기판 상에 터널 산화막 및 플로팅 게이트를 형성하는 단계;(b) 상기 플로팅 게이트 상에 유전체막, 컨트롤 게이트 및 하드 마스크막을 순차적으로 형성하는 단계;(c) 상기 하드 마스크, 상기 컨트롤 게이트 및 상기 유전체막을 패터닝하는 단계;(d) 상기 하드 마스크, 상기 컨트롤 게이트 및 상기 유전체막의 양 측벽에 크기가 같은 단일의 제1 스페이서를 형성하는 단계;(e) 상기 하드 마스크막 및 상기 제1 스페이서를 식각 마스크로 하여 상기 플로팅 게이트 및 상기 터널 산화막을 식각하는 단계;(f) 리텐션 강화를 위해 산화 공정을 실시하여 노출된 상기 반도체 기판 표면에 산화막을 형성하는 단계;(g) 소오스/드레인 형성을 위한 이온주입을 실시하는 단계; 및(h) 상기 제1 스페이서 및 상기 플로팅 게이트 측벽에 제2 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 제1 스페이서는 실리콘 질화막을 증착한 후, 이방성 건식 식각하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제2항에 있어서, 상기 실리콘 질화막은 600∼800℃ 정도의 온도에서 100∼500Å 정도의 두께로 증착하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 제2 스페이서는 TEOS막 또는 실리콘 질화막을 증착한 후, 이방성 건식 식각하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제4항에 있어서, 상기 TEOS막 또는 상기 실리콘 질화막은 600∼800℃ 정도의 온도에서 300∼1000Å 정도의 두께로 증착하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 (f) 단계의 산화 공정은 800∼950℃의 온도에서 건식 산화 방식으로 진행하고, 800℃∼950℃의 온도에서 질소(N2) 분위기에서 5∼100분간 어닐링을 진행하여 수행하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 하드 마스크막은 PE-TEOS막과 SiOxNy막의 2중막으로 형성하고, 상기 PE-TEOS막은 800∼2000Å의 두께로 형성하고, 상기 SiOxNy막은 300∼1500Å의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서, 상기 터널 산화막 및 플로팅 게이트를 형성하는 단계는,반도체 기판 상에 터널 산화막, 플로팅 게이트로 사용될 제1 폴리실리콘막 및 패드 질화막을 순차적으로 형성하는 단계;패터닝 공정을 통해 상기 패드 질화막, 상기 제1 폴리 실리콘막, 상기 터널 산화막 및 상기 반도체 기판의 일부를 식각하여 상기 반도체 기판 내에 트렌치를 형성하는 단계;산화막을 증착하여 상기 트렌치를 매립하고, 상기 패드 질화막이 노출될 때까지 상기 산화막을 화학 기계적 연마하여 평탄화하는 단계;상기 패드 질화막을 제거하는 단계;상기 제1 폴리실리콘막의 측벽 하부가 노출되지 않을 정도로 상기 산화막의 돌출부가 리세스되도록 세정 공정을 실시하는 단계; 및상기 산화막의 돌출부가 리세스된 결과물 상에 플로팅 게이트로 사용될 제2 폴리실리콘막을 증착한 다음, 상기 산화막의 돌출부가 노출될 때까지 상기 제2 폴리실리콘막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제8항에 있어서, 상기 반도체 기판 상에 상기 터널 산화막을 형성하는 단계 전에,상기 반도체 기판 상에 희생 산화막을 형성하는 단계;상기 희생 산화막을 버퍼층으로 하여 웰 형성을 위한 이온주입 및 문턱전압 조절을 위한 이온주입을 실시하는 단계; 및상기 희생 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제8항에 있어서, 상기 제2 폴리실리콘막을 평탄화하는 단계 후에,상기 제2 폴리실리콘막과 상기 유전체막의 접촉 표면적을 증가시키기 위하여 상기 제2 폴리실리콘막 사이의 상기 산화막을 소정 깊이 만큼 리세스하는 세정 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0084330A KR100482756B1 (ko) | 2002-12-26 | 2002-12-26 | 플래시 메모리 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0084330A KR100482756B1 (ko) | 2002-12-26 | 2002-12-26 | 플래시 메모리 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040057569A KR20040057569A (ko) | 2004-07-02 |
| KR100482756B1 true KR100482756B1 (ko) | 2005-04-14 |
Family
ID=37350135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0084330A KR100482756B1 (ko) | 2002-12-26 | 2002-12-26 | 플래시 메모리 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100482756B1 (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100743996B1 (ko) * | 2006-02-27 | 2007-07-30 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
| KR100800675B1 (ko) * | 2006-12-21 | 2008-02-01 | 동부일렉트로닉스 주식회사 | 플래쉬 메모리 소자의 제조 방법 |
| KR100782784B1 (ko) * | 2006-12-27 | 2007-12-05 | 동부일렉트로닉스 주식회사 | 플래쉬메모리 소자 및 그 제조방법 |
| KR20130117130A (ko) | 2012-04-17 | 2013-10-25 | 삼성전자주식회사 | 비휘발성 메모리 소자의 게이트 구조물 |
| KR102018792B1 (ko) * | 2018-03-13 | 2019-09-05 | 서강대학교 산학협력단 | 터널링 전계효과 시냅스 소자와 그의 동작방법 |
| US11031543B2 (en) | 2018-10-23 | 2021-06-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Via landing enhancement for memory device |
-
2002
- 2002-12-26 KR KR10-2002-0084330A patent/KR100482756B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040057569A (ko) | 2004-07-02 |
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