KR19990042446A - 반도체소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 3중웰(triple well) 형성시 엔웰 임플란트(n-well implant) 에너지와 피웰 임플란트(p-well implant) 에너지 및 도즈량를 변화시키고, 웰 임플란트후 형성되는 불순물의 침전물은 웰 임플란트 직후 어닐링함으로써 전기적인 활성화를 향상시키고, 누설전류의 소오스(source)를 줄여 디램(dynamic random access memory, 이하 DRAM 이라 함) 리프레쉬(refresh) 특성을 향상시키는 기술이다.

Description

반도체소자의 제조방법

본 발명은 반도체소자의 제조방법에 관한 것으로써, 특히 웰 임플란트후 어닐링 공정을 실시함으로써 웰 내의 불순물의 침전물을 전기적으로 활성화시켜 DRAM 의 리프레쉬 특성을 향상시키고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.

일반적으로 DRAM 의 주변회로에는 CMOS 가 널리 사용되며, 상기와 같은 CMOS는 3중 웰이 구비된 반도체기판에 형성되는데 3중 웰은 종래의 2중 웰 구조의 엔웰 영역에 또 따른 피웰 영역이 형성된다. 물론 엔형 기판에는 상기와 반대의구조로 구성될 것이다.

도시되어 있지는 않지만 종래기술에 따른 반도체소자의 3중 웰 형성방법을 설명하면 다음과 같다.

먼저, 반도체기판 상부에 패드산화막, 질화막 및 제1감광막을 순차적으로 형성하고, 소자분리 마스크를 이용하여 상기 제1감광막을 노광시킨 다음, 현상하여 제1감광막 패턴을 형성한다.

다음, 상기 제1감광막 패턴을 식각 마스크로 사용하여 상기 질화막 및 패드산화막을 식각함으로써 소자분리 영역을 정의한다.

그 다음, 전표면 상부에 제2감광막을 도포하고, 엔웰 마스크를 사용한 노광 및 현상공정을 실시하여 엔웰 영역을 정의하는 제2감광막 패턴을 형성한다.

그런 후에, 상기 제2감광막 패턴을 마스크로 사용하여 엔웰 임플란트를 실시한다.

이어서, 상기 제2감광막 패턴을 마스크로 사용하여 피-채널 스톱 임플란트를 실시한다.

다음, 상기 소자분리 영역으로 정의된 부분을 산화시켜 필드산화막을 형성한다.

그 다음, 전표면 상부에 제3감광막을 도포하고, 피웰 마스크를 사용한 노광 및 현상공정을 실시하여 피웰 영역을 정의하는 제3감광막 패턴을 형성한다.

그런 후에, 상기 제3감광막 패턴을 마스크로 사용하여 피웰 임플란트를 실시한다. 여기서, 상기 피웰 임플란트 공정으로 엔웰 안에 형성된 피웰을 알웰(r-well)이라 한다.

이어서, 상기 제3감광막 패턴을 마스크로 사용하여 엔-채널 스톱 임플란트와 엔-채널 Vt 임플란트를 연속적으로 실시하여 반도체소자의 3중 웰을 형성한다.

상기한 종래기술은 웰 마스크를 이용하여 웰 임플란트, 채널 스톱 임플란트와 채널 Vt 임플란트를 연속적으로 실시하여, 웰 임플란트후 형성되는 불순물의 침전물때문에 전기적인 활성화가 효과적으로 되지 않아 DRAM 의 리프레쉬 특성이 저하되는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 도우즈를 변화시키면서 웰 임플란트를 연속적으로 실시한 다음, 어닐링을 함으로써 웰 임플란트후 형성되는 불순물의 침전물에 의한 누설전류의 소오스를 줄이고, 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.

도 1 내지 도 6 은 본 발명에 따른 반도체소자의 제조방법을 나타낸 단면도.

<도면의 주요부분에 대한 부호 설명>

11 : 반도체기판 13 : 패드산화막

15 : 질화막 17 : 제2감광막

18 : 제3감광막 19 : 엔웰 임플란트 영역

21 : 피-채널 스톱 영역 23 : 필드산화막

25 : 제4감광막 27 : 피웰 임플란트 영역

29 : 알웰 31 : 제5감광막

33 : 엔-채널 스톱 임플란트 영역35 : 엔-채널 Vt 임플란트 영역

이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법의 특징은,

소자분리 영역이 정의되어 있는 피형 반도체기판에 엔웰을 형성하는 공정과,

상기 엔웰을 어닐링하는 공정과,

상기 엔웰에 피-채널 스톱 임플란트하는 공정과,

상기 소자분리 영역으로 정의되어 있는 부분에 필드산화막을 형성하는 공정과,

상기 엔웰의 중심부와 반도체기판에 피웰을 형성하는 공정과,

상기 피웰을 어닐링하는 공정과,

상기 피웰에 엔-채널 스톱 임플란트 및 엔-채널 Vt 임플란트 공정을 연속으로 실시하는 공정을 포함한다.

이하, 첨부된 도면을 참고로 하여 상세히 설명하기로 한다.

도 1 내지 도 6 은 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.

먼저, 반도체기판(11) 상부에 패드산화막(13), 질화막(15) 및 제1감광막(도시안됨)을 순차적으로 형성하고, 소자분리 마스크(도시안됨)를 이용하여 상기 제1감광막을 노광시킨 다음, 현상 및 식각하여 제1감광막 패턴을 형성한다.

다음, 상기 제1감광막 패턴을 식각 마스크로 사용하여 상기 질화막(15) 및 패드산화막(13)을 식각함으로써 소자분리 영역을 정의한다.

그 다음, 전표면 상부에 제2감광막(17)을 도포하고, 엔웰 마스크(도시안됨)를 사용한 노광, 현상 및 식각공정을 실시하여 엔웰 영역을 정의하는 제2감광막(17) 패턴을 형성한다.

그런 후에, 상기 제2감광막(17) 패턴을 마스크로 사용하여 엔웰 임플란트를 실시함으로써 엔웰 임플란트 영역(19)을 형성한다. 여기서, 상기 엔웰 임플란트 공정은 도즈량 1.0 ∼ 3.0 × E13 을 이온주입 에너지 1 ∼ 2 MeV 에서 인(P31)을 이온주입하여 실시한다.(도 1)

이어서, 상기 제2감광막(17) 패턴을 마스크를 제거하고, 상기 엔웰 임플란트 영역(19)을 어닐링한다.

이때, 상기 어닐링 공정은 상기 엔웰 임플란트 공정으로 발생한 인의 침전물인 SiP를 제거하기 위한 것으로, 900 ∼ 1000 ℃의 온도에서 30 ∼ 60 분 동안 실시한다. (도 2)

다음, 전표면에 제3감광막(18)을 도포하고, 상기 엔웰 마스크(도시안됨)를 사용하여 노광, 현상 및 식각공정으로 제3감광막(18) 패턴을 형성한다.

그 다음, 상기 제3감광막(18) 패턴을 마스크로 사용하여 피-채널 스톱 임플란트를 실시함으로써 피-채널 스톱 임플란트 영역(21)을 형성한다. 이때, 상기 피-채널 스톱 임플란트 공정은 도즈량 4.0 ∼ 6.0 × E12 을 이온주입 에너지 260 ∼ 300 KeV 에서 인(P31)을 이온주입하여 실시한다. (도 3)

이어서, 상기 제3감광막(18) 패턴을 제거하고, 상기 소자분리 영역으로 정의된 부분을 산화시켜 필드산화막(23)을 형성한다.

그런 후에, 전표면 상부에 제4감광막(25)을 도포하고, 피웰 마스크(도시안됨)를 사용한 노광, 현상 및 식각공정을 실시하여 피웰 영역을 정의하는 제4감광막(25) 패턴을 형성한다.

그 다음에, 상기 제4감광막(25) 패턴을 마스크로 사용하여 피웰 임플란트를 실시함으로써 피웰 임플란트 영역(27, 29)을 형성한다. 여기서, 상기 피웰 임플란트 공정으로 엔웰 안에 형성된 피웰(29)을 알웰(R-WELL)이라 하고, 이때, 상기 피웰 임플란트 공정은 도즈량 1 ∼ 3× E13 을 이온주입 에너지 240 ∼ 500 KeV 에서 붕소(B11)를 이온주입하여 실시한다. (도 4)

다음, 상기 제4감광막(25) 패턴을 제거하고 상기 피웰 임플란트 영역(27, 29)을 어닐링한다.

이때, 상기 어닐링 공정은 상기 엔웰 임플란트 공정으로 발생한 인의 침전물인 SiB 를 제거하기 위한 것으로, 900 ∼ 1000 ℃의 온도에서 30 ∼ 60 분 동안 실시한다. (도 5)

그런 후에, 전표면 상부에 제5감광막(31)을 도포하고, 상기 피웰 마스크(도시안됨)를 사용한 노광, 현상 및 식각공정을 실시하여 피웰 영역을 정의하는 제5감광막(31) 패턴을 형성한다.

이어서, 상기 제5감광막(31) 패턴을 마스크로 사용하여 엔-채널 스톱 임플란트와 엔-채널 Vt 임플란트를 연속적으로 실시하여 엔-채널 스톱 임플란트 영역(33)과 엔-채널 Vt 임플란트 영역(35)을 형성한다.

이때, 상기 엔-채널 스톱 임플란트 공정은 도즈량 3 ∼ 5× E12 를 이온주입 에너지 70 ∼ 90 KeV 에서 붕소(B11)를 이온주입하여 실시하고, 상기 엔-채널 Vt 임플란트 공정은 도즈량 4 ∼ 6× E11 을 이온주입 에너지 18 ∼ 22 KeV 에서 붕소(B11)를 이온주입하여 실시한다. (도 6)

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, n, p, r 웰로 구성되는 3중웰 형성시 웰 임플란트 에너지 및 도우즈를 변화시킴으로써 불순물의 침전물을 최소화하고, 웰 임플란트후 형성되는 불순물의 침전물은 웰 임플란트 직후 어닐링함으로써 전기적인 활성화를 향상시키고, 누설전류의 소오스를 줄여 DRAM 리프레쉬 특성을 향상시켜 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 이점이 있다.

Claims (8)

1. 소자분리 영역이 정의되어 있는 피형 반도체기판에 엔웰을 형성하는 공정과,

   상기 엔웰을 어닐링하는 공정과,

   상기 엔웰에 피-채널 스톱 임플란트하는 공정과,

   상기 소자분리 영역으로 정의되어 있는 부분에 필드산화막을 형성하는 공정과,

   상기 엔웰의 중심부와 반도체기판에 피웰을 형성하는 공정과,

   상기 피웰을 어닐링하는 공정과,

   상기 피웰에 엔-채널 스톱 임플란트 및 엔-채널 Vt 임플란트 공정을 연속으로 실시하는 공정을 포함하는 반도체소자의 제조방법.
2. 제 1 항에 있어서,

   상기 엔웰의 형성공정은 도즈량 1.0 ∼ 3.0 × E13 을 이온주입 에너지 1 ∼ 2 MeV 에서 인(P31)을 이온주입하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
3. 제 1 항에 있어서,

   상기 엔웰 어닐링 공정은 900 ∼ 1000 ℃의 온도에서 30 ∼ 60 분 동안 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
4. 제 1 항에 있어서,

   상기 피-채널 임플란트 공정은 도즈량 4.0 ∼ 6.0 × E12 을 이온주입 에너지 260 ∼ 300 KeV 에서 인(P31)을 이온주입하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
5. 제 1 항에 있어서,

   상기 피웰의 형성공정은 도즈량 1 ∼ 3× E13 을 이온주입 에너지 240 ∼ 500 KeV 에서 붕소(B11)를 이온주입하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
6. 제 1 항에 있어서,

   상기 피웰 어닐링 공정은 900 ∼ 1000 ℃의 온도에서 30 ∼ 60 분 동안 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
7. 제 1 항에 있어서,

   상기 엔-채널 스톱 임플란트 공정은 도즈량 3 ∼ 5× E12 을 이온주입 에너지 70 ∼ 90 KeV 에서 붕소(B11)를 이온주입하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
8. 제 1 항에 있어서,

   상기 엔-채널 Vt 임플란트 공정은 도즈량 4 ∼ 6× E11 을 이온주입 에너지 18 ∼ 22 KeV 에서 붕소(B11)를 이온주입하여 실시하는 것을 특징으로 하는 반도체소자의 제조방법.