KR100232900B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 CMOS의 대칭적인 동작과 디램에서 PMOS의 크기를 줄일 수 있는 듀얼 게이트 형성하기 위해 BSG에 함유된 보론의 확산을 이용하여 듀얼 게이트의 형성공정을 단순화시켜 반도체소자의 제조수율 및 신뢰성을 향상 시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 CMOS의 대칭적인 동작과 디램에서 PMOS의 크기를 줄일 수 있는 듀얼 게이트(Dual Gate)를 형성하기 위해 BSG(Boro-Siligate-Glass) 에 함유된 보론의 확산을 이용하여 듀얼 게이트의 형성공정을 단순화시켜 반도체 소자의 제조수율 및 신뢰성을 향상 시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 NMOS에 N+폴리, PMOS에 P+폴리를 사용하는 듀얼 게이트를 형성하여 PMOS의 동작특성을 개선시킴으로써 PMOS의 크기를 줄여 집적도를 증가시킬 수 있다. 또한 CMOS 에서 NMOS와 PMOS의 동작이 대칭적으로 수행되므로 CMOS의 동작을 개선시킬 수 있다.
현재 PMOS에 N+폴리 게이트는 베리드 채널(Burried Channel)을 형성하는데, 이로 인하여 PMOS의 동작특성은 NMOS 보다 취약하여 PMOS가 NMOS 보다 두배정도 크게 제작되기 때문에 PMOS의 N+폴리 게이트는 집적도의 증가를 억제하는 단점을 가지고 있다. 이와 같은 단점을 극복하기 위하여 PMOS에는 P+폴리 게이트를 만드는 듀얼 게이트 공정이 제시되고 있다.
그러나 듀얼 게이트의 형성은 대체적으로 공정이 복잡하고 특히 금속 실리사이드가 형성된 경우 금속 오염 문제가 발생하는 등의 제조공정상의 문제점이 있다.
따라서 본 발명은 상기한 문제점을 해결하기 위하여 확산소스로 BSG를 사용하여 PMOS가 형성되는 지역에 보론을 확산시켜 P+폴리 게이트를 형성하고, NMOS 지역은 보론이 확산되지 않도록 하여 N+폴리 게이트를 형성함으로써 듀얼 게이트 형성에 따른 공정을 단순화시켜 반도체 소자의 제조 수율 및 신뢰도를 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
제1도 내지 제7도는 본 발명의 방법에 따른 반도체 소자의 제조 공정단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 게이트 산화막
3 : 필드 산화막 4 : 도핑폴리(N+폴리)
5 : 확산 방지막 6 : 감광막
8,9 : 게이트 전극
상기 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 듀얼 게이트 제조 방법은, 반도체 기판상에 필드 산화막과 게이트 산화막을 형성한 후, 전체 구조 상부에 도핑폴리를 증착하는 단계와, 전체구조 상부에 확산 장벽층을 형성하는 단계와, 마스크 공정으로 상기 전체구조의 NMOS 지역에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각지역으로 상기 PMOS 지역의 질화막을 식각하여 제거하는 단계와, 전체구조 상부에 확산에 의해 P+ 폴리를 형성하기 위한 도핑소스를 증착하는 단계와, 고온에서의 열처리 공정을 실시하는 단계와, 상기 도핑 소스와 확산 장벽층을 제거하는 단계와, 폴리 1 마스크 공정으로 N+ 폴리 게이트와 P+폴리 게이트를 형성하는 단계로 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법에 대하여 상세히 설명을 하기로 한다.
제1도 내지 제7도는 본 발명의 방법에 따른 반도체 소자의 제조 공정단계를 도시한 단면도이다.
제1도를 참조하면, 실리콘 기판(1)상에 필드 산화막(3)과 게이트 산화막(2)을 형성한 후, 전체 구조 상부에 도핑폴리(4)를 증착한다.
이때 상기 도핑폴리(4)로 N+폴리를 사용한다.
제2도를 참조하면, 전체구조 상부에 확산 장벽층(Diffusion Barrier Layer)(5)을 형성한다.
이때 상기 확산 장벽층으로는 실리콘 질화막(Si3N4) 또는 SiON을 사용한다.
제3도 및 제4도를 참조하면, 마스크 공정으로 NMOS 지역에 감광막 패턴(6)을 형성하고, 상기 감광막 패턴(6)을 식각장벽으로 상기 PMOS 지역의 실리콘 질화막(5)을 식각하여 제거한다. 그 후 상기 감광막 패턴(6)을 제거한다.
제5도를 참조하면, 상기 전체구조 상부에 확산에 의해 P+ 폴리를 형성하기 위한 도핑소스(6)를 증착한다.
이때 상기 도핑소스(6)로는 BSG를 사용하며, 보론의 확산에 의해 PMOS 지역을 P+폴리로 대체시키는 역할을 한다.
800-1,000℃의 공정에서 고온 열처리 공정을 실시한다.
상기 열처리에 의해 상기 BSG 층(6) 하부와 접촉하고 있는 N+폴리층(4)내로 BSG 내의 보론이 PMOS 지역의 N+폴리내로 확산되어 N+폴리가 P+폴리로 바뀌도록 한다.
따라서 결과적으로 PMOS 지역은 P+폴리, NMOS 지역은 N+폴리가 형성된다.
제6도를 참조하면, 열처리에 의해 BSG 내의 보론이 PMOS 지역의 N+폴리내로 확산되어 PMOS 지역은 P+폴리, NMOS 지역은 N+폴리가 형성된다.
제7도를 참조하면, 폴리 1 마스크 공정으로 N+ 폴리 게이트(8)와 P+폴리 게이트(9)를 각각 형성하여 듀얼 게이트를 완성한다.
한편, 상기의 공정에서, 도핑폴리로 상기에서 사용된 N+폴리 대신 N-폴리를 사용할 수도 있는 데, 이 경우에는 그 후속공정이 달라지게 된다.
즉, N+폴리대신 N-폴리를 사용한 경우에는 BSG의 보론 확산으로 P+를 형성시키고, 질화막(5)을 제거한 후, 폴리-1마스크 공정전, 포스포러스 블랭킷 임플란팅(Phosphous Blanket Implanting)으로 N-폴리를 N+폴리로 만든다. 이때 포스포러스의 도즈는 P+폴리가 N형으로 역전되지 않을 정도로 한다.
이상 상술한 바와 같이, 확산소스로 BSG를 사용하여 PMOS가 형성되는 지역에 보론을 확산시켜 P+폴리 게이트를 형성하고, NMOS 지역은 보론이 확산되지 않도록 하여 N+폴리 게이트를 형성함으로써 듀얼 게이트를 형성하는 본 발명의 방법은, 종래의 PMOS가 NMOS보다 두배정도 크게 제작됨으로 인해 N+폴리 게이트가 집적도의 증가를 억제하는 단점을 극복할 수 있으며, 기존의 N-Well 마스크 공정을 그대로 사용하기 때문에 공정이 단순하고, 임플란팅을 사용하지 않으므로 박막을 손상을 줄일 수 있다. 또한 실리사이드 게이트를 사용하지 않으므로 금속에 대한 오염도 방지할 수 있다.
Claims (6)
- 반도체 기판상에 필드 산화막과 게이트 산화막을 형성한 후, 전체 구조 상부에 도핑폴리를 증착하는 단계와, 전체구조 상부에 확산 장벽층을 형성하는 단계와, 마스크 공정으로 상기 전체 구조의 NMOS 지역에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각장벽으로 상기 PMOS 지역의 질화막을 식각하여 제거하는 단계와, 전체구조 상부에 확산에 의해 P+ 폴리를 형성하기 위한 도핑소스를 증착하는 단계와, 고온에서의 열처리 공정을 실시하는 단계와, 상기 도핑 소스와 확산 장벽층을 제거하는 단계와, 폴리 1 마스크 공정으로 N+ 폴리 게이트와 P+폴리 게이트를 형성하는 단계로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 도핑 폴리 증착시 N+폴리를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 확산 장벽층으로 Si3N4또는 SiON을 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 P+폴리 형성을 위해 사용되는 도핑소스는BSG인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 열처리는 800 내지 1,000℃에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 도핑폴리로 N-폴리를 사용하고, 그 상부에 보론의 확산을 P+폴리를 형성시키고, 질화막 제거 후 폴리 1 마스크 공정전에 포스포러스 블랭킷 임플란팅으로 N-폴리를 N+폴리로 만드는 것을 특징으로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
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