JPS63200528A

JPS63200528A - 半導体装置の製造方法

Info

Publication number: JPS63200528A
Application number: JP62032504A
Authority: JP
Inventors: Shizuo Sawada; 沢田　静雄
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-02-17
Filing date: 1987-02-17
Publication date: 1988-08-18
Also published as: JPH0381297B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）この発明は半導体装置の製造方法に関し、特Ｋ、半導体
基体の表面に形成された溝の側面に不純物を尋人する方
法に係る。

（従来の技術）近年、ダイナミックランダムアクセスメモリ等の半導体
記憶装置においては、キャパシタとしていわゆる溝キャ
パシタを用いることによシ、高集積化に対処するように
なっている。溝キャノくシタを使うダイナミックランダ
ムアクセスメモリの構造を第４図に示す。図において、
１１は例えばＰ型のシリコン基板で、１２はこの基板１
１上に形成された溝キャパシタ、１３は同じくＭＯＳト
ランジスタである。

ところで、上記溝キャパシタ１２の溝表面には、フラッ
トバンド電圧（ＶＦＲ）を小さくするために、Ｎ型の不
純物領域１２１が形成されている。

この不純物領域１２１の従来の形成方法を第５図に示す
。まず、第５図（ａ）に示すように、Ｐ型のシリコン基
板２１上において、溝を形成する部分に、第１の熱酸化
膜２２を約１０００Ａ程度成長させる。この後、この熱
酸化膜２２上に窒化硅素（Ｓｉ、Ｎ、）膜２３を約１５
００Ａ程度堆積する。

その後、窒化硅素膜２３上にフォトレジスト膜を塗布し
、写真蝕刻法により、溝パターン２４を形成する。

次に、第５図（ｂｌに示すように、溝パターン２４をマ
スクとしてＲＩＥ法により窒化硅素膜２３、熱酸化膜２
２、シリコン基板２１を順次エツチングし、溝２５を形
成する。

次ｋ、第５図（Ｃ）に示すように、溝２５の表面に第２
の熱酸化膜２６を１００Ａ程度成長させる。

この後、溝２５の側面Ａ及びＢＫ順次イオン注入する。

これによシ、側面Ａ及びＢＫはＮ型の不純物領域２７が
形成される。

次に、第５図（ｄ）に示すように、窒化硅素膜２３、第
１．第２の熱酸化膜２２．２６をエツチングした後、溝
２５の表面に１００Ａ程度のゲート酸化膜２８を形成す
る。次に、溝２５以外の平面領域に、写真蝕刻法でフォ
トレジスト膜による開きパターン（図示せず）を形成し
、５Ａ８＋をイオン注入する。次に、多結晶シリコンを
堆積し、ゲート電極２９を形成する。

以上、従来の不純物領域の製造方法を説明したが、この
方法では、次のような問題があった。以下、これを説明
する。今、溝２５の深さを約３μｍ、その開口面の大き
さを約１．０μｍｘ１．０μｍフラ　　　　＋とすると、溝２５の側面ＡＩＣ対する　Ａｓ　　イオン
の注入角度を８３°ぐらいに設定する必要がある。

すると、溝２５の底面Ｃには、”Ａｓ＋イオンが約７°
で注入される。その結果、底面Ｃには側面２５１の約１
０倍の濃度不純物領域３０（第５図フラ　　　　＋（Ｃ）　、　（ｄ）参照）が形成される。例えば、　Ａ
Ｂ　　イオンの注入条件を４００　ＫｅＶ、ｌＸ１０　
　ｃｍ　　とすると、側面ＡにはｌＸ１０ｃＷＬ　の濃
度Ｎ型の不純物領域２７が形成され、底面Ｃには、この
約１０倍の１×１０ｃＷＬ　　の濃度をもつＮ型の不純
物領域３θが形成される。しかも、この関係は、側面Ｂ
と底面Ｃとの間でもいえるので、結局、底面Ｃには、側
面ＡあるいはＢの不純物領域２７の約２０倍の濃度をも
つ不純物領域３０が形成される。

しかし、このように溝２５の底面Ｃ側の不純物濃度が高
くなると、この底面Ｃ側では、ゲート酸化膜２８を形成
する場合、増速酸化が起き、膜圧が厚くなる。その結果
、セル容量が減少し、回路の動作マージンが減少する。

また、底面Ｃ側の不純物濃度が高くなることによシ、こ
の底面Ｃ側のゲート酸化膜２８は、膜圧は厚いものの破
壊電界が低くなシ、信頼性が低下する。

（発明が解決しようとする問題点）以上述べたように溝キャパシタの溝側面に不純物を注入
する場合、従来の方法では、溝底面にも不純物が注入さ
れてしまい、しかもその濃度が高いので回路の動作マー
ジンが減少したシ破壊電界が低く力る等の問題があった
。

そこでこの発明は、溝側面への不純物の導入に伴なう溝
底面への不純物の導入を防ぎ、回路の動作マージンの減
少や破壊電界の低下を防止することが可能な半導体装置
の製造方法を提供することを目的とする。

〔発明の構成〕

（問題点を解決するための手段）上記目的を達成するためにこの発明は、半導体基体に形
成された溝の表面に第１の被膜を形成する工程、この第
１の被膜の溝底面側の部分に第２の被膜を形成する工程
、溝側面に不純物をイオン注入する工程とを設けるよう
にしたものである。

（作用）上記方法によれば、溝側面への不純物のイオン注入時、
溝底面に形成された第２の被膜がマスクとなって、溝底
面へのイオンの注入を防ぐことができる。

（実施例）以下、図面を参照してこの発明の実施例を詳細に説明す
る。

第１図（ａ）〜（ｅ）は、一実施例の製造方法における
工程を順次示すもので、溝キャパシタの溝表面に不純物
を導入する場合を代表として示している。

まず、第１図（ａ）に示す様に、通常のり、０１．、（
＞、δ法でシリコン基板１０１上に素子分＃１鎮域１０
２を形成する。次に、素子領域のシリコン基板上Ｋ、第
１の熱酸化膜７０．９’１ｉ１０００λ程度形成する。

次に、この熱酸化膜１０３上に窒化硅素（ＳｉＮ４）膜
１０４を１５００λ程度形成する。次に、写真蝕刻法で
フォトレジスト膜による溝パターン１０５を形成する。

その後、第１図（ｂ）　Ｋ示す様に、フォトレジスト膜
をマスクとして窒化硅素膜１０４、熱酸化膜１０３、シ
リコン基板１０１を連続してエツチングし、シリコン基
板１０１に溝を形成する。次に、フォトレジスト膜を除
去してから、溝表面に例えば二酸化硅素による第２の熱
酸化膜１０６を１０ＯＡ成長させる。次に、全面に例え
ば多結晶シリコンによる膜１ｏ７を６０００λ程度堆積
する・ここて、溝の大きさを例えば１μｍ　Ｘ　１μｍ
とし、シリコン基板１０１での深さを４μｍとすると、
溝は、多結晶シリコン膜によって完全に埋められる。

その後、第１図（Ｃ）に示すように、ＲＩＢ法にょシ平
面上の多結晶シリコン＃１ｏ７及び溝の中に堆積されて
いる多結晶シリコン膜１０７をエツチングする。このエ
ツチングにょシ、溝底面ＣＫ約２００ＯＡの多結晶シリ
コン膜１０Ｂを残置させる。その後、溝の一方の側面の
シリコン基板１０１表面に、第４図（Ｃ）と同様に、　
Ａｓ　　を注入角度８３　でかつ４００ＫｅＶ、ｌＸ１
０ｃｍ　　の条件でイオン注入する。その結果、溝側面
Ａに約１×１０ｃｍ　　　の濃度をもつＮ型の不純物領
域１０９が形成される。同時に、溝底面Ｃに残置させた
多結晶シリコン膜１０Ｂ上にも、７５Ａｓ　がイオン注
入される。この場合、溝底面Ｃの多結晶シリコン膜１０
８上においては、イオン注入角度が７°であるため、溝
側面Ａの約８倍の密度の”　Ａ　３　　が注入される。

溝側面Ａへのイオン注入が完了すると、引き続き、対向
する溝側面Ｂへのイオン注入がなされる。

次に、第１図（ｄ）に示すように、多結晶シリコン膜１
０８を、例えばＣＤＥ法を用いて選択的にエツチングし
、除去する。その後、窒化硅素膜１０４をエツチングす
る。

次に、第１図（ｅ）に示すように、第１．第２の熱酸化
膜１０３，１０７をエツチングする。そして、全面に第
１のゲート酸化膜１１０ｆ１００に成長させる。その後
、写真蝕刻法によシ、７５Ａ　Ｂ　　イオンを注入する
領域を設定するためのレジスト開ロバターン１１１を形
成する。この後、フォトレジスト膜をマスクとして、全
面に？ｓＡ　ｓ　　イオン全４００　ＫｅＶ、ｌＸ１０
ｃｍ　　で注入する。この結果、溝底面Ｃ及び溝外平面
にも溝側面Ａ、Ｂと同じ濃度のＮ型の不純物領域１１２
が形成される。

その後、フォトレジスト膜を除去し、第１のゲート電極
１１３を形成する。次に、第１のゲート酸化膜１１０を
選択的にエツチングした後、第２のゲート酸化膜１１４
を８００上程度のＨ，０雰囲気中で形成する。この時、
第１のゲート電極１１３上に１２００λ、シリコン基板
１１１上に２００＾の酸化膜１１４を成長させる。次に
、第２のゲート電極１１５を形成する。その後、この第
２ゲート電極１１５をマスクにしてシリコン基板１０１
に”　Ａ　Ｂ＋イオン’に５Ｘ１０’″ｃｆｎ″″＊、
６０ＫｅＶで注入し、ソース・ドレイン用拡散層１１６
を形成する。その後、ＣＶＤ法によシリコン窒化膜１１
７を堆積し、ビット線用コンタクト穴１１８を形成する
。次に、アルミニウム配線１１９を形成した後、ピット
線を形成する。

以上により、ダイナミックランダムアクセスメモリの形
成が終了する。

以上詳述したこの実施例によれば、溝側面Ａ。

ＢＫ”Ａｓ＋イオンを注入するとき、溝底面Ｃの多結晶
シリコン膜１０８がマスクとなりて、この溝底面Ｃへの
イオン注入を防ぐことができる。これによシ、溝底面Ｃ
側のイオン濃度が高くなることに起因する回路の動作マ
ージンの減少や破壊電圧の低下を防ぐことができる。

次に、この発明の他の実施例を第２図（ａ）〜（ｅ）を
参照しながら詳細に説明する。なお、以下の説明では、
素子分離用溝の側面への不純物の尋人を例にこの発明を
説明する。

まず、第２図（ａ）に示すように、シリコン基板２０１
上に第１の熱酸化膜２０２を１００ＯＡ程度形成する。

次に、写真蝕刻法によシ、フォトレジスト膜によるイオ
ン注入パターン２０３を形成する。そして、フォトレジ
スト膜をマスクとして＋ＡＢイオンの注入を行ない、第１のＮ型の不純物領域２
０４を形成する。

次に、第２図（ｂｌに示すように、レジストを除去後、
全面に窒化硅素膜２θ５を１５０ＯＡ堆積する。その後
、写真蝕刻法により素子分離領域となるところに、フォ
トレジスト膜による１μｍ幅程鹿の溝パターンを形成す
る。次に、窒化硅素膜２０５、熱酸化膜２０２、シリコ
ン基板２０１を順次エツチングし、溝２０６を形成する
。この場合、シリコン基板２０）における溝２０６の深
さは４μｍ程度とする。次に、溝２０６の表面に例えば
二酸化硅素膜による第２の熱酸化膜２０７を約１００＾
成長させる。次に、溝２０６の底建１１Ｂ＋を４０　Ｋ
ｅＶ　テＩ　Ｘ　１０”ｃｍ−２程度とし、Ｐ型の不純
物領域２０Ｂを形成する。

その後、第２図（Ｃ）に示す様に、全面に第１の多結晶
シリコン膜２０９を６０００λ堆積した後、ＲＩＥ法な
どによシ溝キャパシタの場合と同じく溝底面Ｃに第１の
多結晶シリコン膜２１０を２ｏｏｏ５−程度残置させる
（第２図（ｄ）参照）。次Ｋ、溝２０６の側面Ａ、Ｈに
約８３°の注入角度をもって　Ａｓ　　を４００ＫｅＶ
、ｌＸ１０ｃｆｎ　でイオン注入する。

次に、第２図（ｅ）に示すように、溝底面Ｃに残った第
１の多結晶シリコン膜２１０によシ除去する。

その後、シリコン窒化膜２０５、第１及び第２の熱酸化
膜２０２，２０７をエツチングした後、第１のゲート酸
化膜２１１を形成する。次に、第１のゲート電極２１２
を形成する。この場合、溝底面Ｃには、充分に高濃度の
Ｐ型の不純物領域２０８が形成されているため、セル間
を電気的に充分に分離することができる。その後、第１
のゲート酸化膜２１１をエツチングし、第２のゲート酸
化膜２１３を形成する。次に、第２ゲート電極２１４を
形成した後、溝キャパシタと同様に、ソース・ドレイン
用拡散層２１５ｆ形成する。次に、ＣＶＤ法によりシリ
コン酸化膜２１６を形成する。そして、これにコンタク
ト穴２１７を形成した後、アルミニウム配線２１８を形
成する。これによシ、ダイナミックランダムアクセスメ
モリの形成が終了する。

以上述べたようにこの実施例は、溝底面Ｃに不純物領域
２０８を形成してから多結晶シリコン膜２１０を形成し
、溝側面Ａ　、ＢＫ”Ａｓ＋をイオン注入するようにし
だものであるが、このようにしテモ、溝側面Ａ、Ｂへの
イオン注入時は、溝底面Ｃへのイオン注入を防ぐことが
できるので、先の実施例と同様の効果を得ることができ
る。

以上の説明では、溝底面に残置した多結晶シリコン膜を
最終的に除去する場合を説明したが、第３図に示すよう
に残してもよい。先の第２図の方法では、多結晶シリコ
ン膜２１０を残しても溝底面Ｃに既に不純物領域２０８
が形成されているので問題はない。また、第１図の方法
であっても、対象が溝キャパシタである場合は、溝底面
Ｃに特に不純物領域１１２を必要とするものでもないの
で、多結晶シリコン膜１０８を残してもいっこうＫさし
つかえない。

なお、給３図では、多結晶シリコン膜２１０上に酸化膜
２１９を形成する場合を示すが、これはなくてもよいこ
とは勿論である。

上記のように溝底面Ｃに多結晶シリコン膜１０８．２１
０を残す場合は、溝側面に不純物をイオン注入する際、
多結晶シリコンＩＩＱ　７　ｏ　ｓ　。

２１０をマスクとして第２の熱酸化ｇ１０６゜２０７を
エツチングによシ除去してから注入する方が、イオン注
入の加速電圧を下げるという意味から効果が大きい。

まだ、多結晶シリコン膜１０８，２１０を残す場合には
、側面Ａ、Ｂへの”Ａ８　　のイオン注入を終了してか
ら残置した多結晶シリコン膜１ｏ８゜２１０を酸化しき
ってもよい。これは第３図の多結晶シリコン膜２１０が
熱酸化された酸化膜になった場合に相当する。

〔発明の効果〕

以上述べたようにこの発明によれば、溝側面への不純物
導入時の溝底面への不純物導入による回路の動作マージ
ンの減少や破壊電圧の低下を防ぐことができる半導体装
置の製造方法を提供することができる。

【図面の簡単な説明】

第１図はこの発明に係わる半導体装置の一実施例の工程
を示す断面図、第２図はこの発明に係わる半導体装置の
他の実施例の工程を示す断面図、第３図はこの発明に係
わる半導体装置のさらに他の実施例を説明するための断
面図、第４図はダイナミックランダムアクセスメモリの
構造を示す断面図、第５図は従来の半導体装置の製造方
法の工程を示す断面図である。１０１．２０１・・・シリコン基板、１０２・・・素子
分離領域、１０３，１０６，２０２，２０７・・・熱酸
化膜、１０４，２０５・・・窒化硅素膜、１０５・・・
溝パターン、１０７，１０８，２０９，２１０゜・・・
多結晶シリコン膜、１０９，１１２，２０４゜２０８・
・・不純物領域、１１０，１１４，２１１゜２１３・・
・ゲート酸化膜、１１１・・・レジスト開ロバターン、
１１３，１１５，２１２，２１４・・・ゲート電極、１
１６，２１５・・・拡散層、Ａ、Ｂ・・・溝側面、Ｃ・
・・溝底面、２０３・・・イオン注入パターン、２０６
・・・溝、１１８，２１７・・・コンタクト穴、２１８
・・・アルミニウム配線。出願人代理人　弁理士　　鈴　　江　　武　　彦（Ｃ）第５（ｄ）図

Claims

【特許請求の範囲】

（１）半導体基体に溝を形成する第１の工程と、上記溝
の表面に第１の被膜を形成する第２の工程と、上記第１の被膜の上に第２の被膜を形成する第３の工程
と、上記第２の被膜を上記溝の底面に一部残置させるように
除去する第４の工程と、上記溝の側面にイオンを注入する第５の工程と、を具備
したことを特徴とする半導体装置の製造方法。
（２）上記第１の被膜は二酸化硅素膜であり、上記第２
の被膜は多結晶シリコン膜であることを特徴とする特許
請求の範囲第１項記載の半導体装置の製造方法。
（３）半導体基体に溝を形成する第１の工程と、上記溝
の表面に第１の被膜を形成する第２の工程と、上記第１の被膜の上に第２の被膜を形成する第３の工程
と、上記第２の被膜を上記溝の底面に一部残置させるように
除去する第４の工程と、上記溝の側面にイオンを注入する第５の工程と、上記溝
の底面に残置された上記第２の被膜を除去する第６の工
程とを具備したことを特徴とする半導体装置の製造方法
。
（４）上記第１の被膜は二酸化硅素膜であり、上記第２
の被膜は多結晶シリコン膜であることを特徴とする特許
請求の範囲第３項記載の半導体装置の製造方法。
（５）半導体基体に溝を形成する第１の工程と、上記溝
の表面に第１の被膜を形成する第２の工程と、上記第１の被膜の上に第２の被膜を形成する第３の工程
と、上記第２の被膜を上記溝の底面に一部残置させるよりに
除去する第４の工程と、上記溝の側面の上記第１の被膜を除去する第５の工程と
、上記溝の側面にイオンを注入する第６の工程と、を具備
したことを特徴とする半導体装置の製造方法。
（６）上記第１の被膜は二酸化硅素膜であり、上記第２
の被膜は多結晶シリコン膜であることを特徴とする特許
請求の範囲第５項記載の半導体装置の製造方法。
（７）半導体基体に溝を形成する第１の工程と、上記溝
の表面に二酸化硅素膜を形成する第２の工程と、上記二酸化硅素膜の上に多結晶シリコン膜を形成する第
３の工程と、上記多結晶シリコン膜を上記溝の底面に一部残置させる
ように除去する第４の工程と、上記溝の側面の上記二酸化硅素膜を除去する第５の工程
と、上記溝の側面の半導体基体表面にイオンを注入する第６
の工程と、上記溝の底面に残置された上記多結晶シリコン膜を酸化
する第７の工程と、を具備したことを特徴とする半導体装置の製造方法。