JPH03280464A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体記憶装置に係り、特にダイナミック型
ＲＡＭ　（ＤＲＡＭ）のセル構造およびその製造方法に
関する。

（従来の技術） 一個のＭｏＳトランジスタと一個のキャパシタによりメ
モリセルを構成する、いわゆるＭＯ５型ＤＲ５Ｍは、高
集積化の一途を辿っている。高集積化に伴って情報を記
憶するキャパシタの面積が減少し、従って蓄積される電
荷量が減少する。

この結果、メモリ内容が誤って読み出されたり、α線に
よりメモリ内容が破壊されるといった問題（ソフト・エ
ラー）が生じている。

この様な問題を解決し、高集積化、大容量化をはかるた
めの方法の一つとして、占有面積を増大することなく実
質的にキャパシタの占有面積を拡大し、キャパシタ容量
を増やし蓄積電荷量を増大させるためにいろいろな方法
が提案されている。

その１つとしてベリードスタックトキャパシタセルが提
案されている。第５図にこのメモリセルの断面図を示す
。

Ｐ−Ｓｉ基板（２０１）上に素子分離絶縁膜（２０２）
を形成しこの上に熱酸化膜（２０３）、シリコン窒化膜
（２０４）、ＣＶＤ酸化膜（２０５）を順次堆積する（
第５図（ａ））。

次に光露光技術を用いて、所望のレジストパターンを形
成し、これをマスクに前記ＣＶＤ酸化膜（２０５）、シ
リコン窒化＠　（２０４）、熱酸化膜（２０３）を選択
的にエツチングした後前記レジストパターンを除去する
。この後、前記ＣＶＤ酸化膜（２０５）をマスクに前記
シリコン基板（２０１）を選択的にエツチングしてトレ
ンチ（２０６）を形成する（第５図（ｂ））。

続いて、前記ＣＶＤ酸化膜（２０５）をＮ１（４Ｆ　テ
！７チング除去したのち、熱酸化により熱酸化膜（２０
７）を形成する（第５図（Ｃ））。

次に、前記シリコン窒化膜（２０４）をエツチング除去
し、光露光技術を用いて所望のレジストパターンを形成
する。そしてこれをマスクに前記熱酸化膜（２０３）を
選択的にエツチングして、コンタクトホール（２０ｇ）
を形成する。その後多結晶シリコン層（２０９）を形成
する（第２図（ｄ））。

次に、Ａｓ＋をイオン注入し前記多結晶シリコン層（２
０９）に不純物を添加すると共に前記コンタクトホール
（２０８）を介して前記多結晶シリコン層（２０９）と
シリコン基板（２０１）が接している部分のコンタクト
抵抗を下げる。この時、前記コンタクトホール（２０８
）下のシリコン基板にはｎ−層（２１０）が形成される
。

次に光露光技術を用いて形成したレジストパターンをマ
スクに前記多結晶シリコン層（２０９）をエツチングし
て所望のパターンにし、ストレージ電極（２１１）を形
成する（第５図（ｅ））。

次に、ＣＶＤ法によりシリコン窒化膜を全面に１０ｎｍ
程度堆積し、次に９５０℃の０□７Ｈ２０雰囲気中で３
０分程度酸化し、キャパシタ絶縁膜（２１２）を形成す
る。この例では、キャパシタ絶縁膜（２１２）は、シリ
コン窒化膜とシリコン酸化膜の積層構造になる。

そして全面に多結晶シリコンを堆積し、９００℃５０分
のリン拡散や、イオン注入及びアニール等によりドーピ
ングした後、ホトリソグラフィ技術にとＲＩＥまたはＣ
ＤＥ等のエツチング技術により、プレート電極（２１３
）を加工する。キャパシタは、ストレージ・ノード電極
（２１１）と、キャパシタ絶縁膜（２１２）を介して対
向しているプレート電極（２１３）とで構成されている
。

この後０２／Ｈ２０雰囲気中で酸化し前記プレート電極
（２１３）上に熱酸化膜（２１４）を形成し、その後キ
ャパシタ部以外のキャパシタ絶縁膜（２１２）をエツチ
ングにより除去する（第５図（ｆ））。

次に前記熱酸化膜（２０３）をＮ）Ｉ４Ｆでエツチング
除去し、ゲート絶縁膜（２１５，）を例えば熱酸化９０
０℃１０分により１０ｎｍ程度形成し、多結晶シリコン
を７００℃、　５ｉ）Ｉ２ＣＱ、雰囲気で３００ｎｍ程
度全面にＣＶＤ堆積し９００℃、５０分のリン拡散を行
ない、ホトリソグラフィ技術と反応性イオンエツチング
技術により、ゲート電極（２１６）をパターニングする
。

次いでＰ＋をイオン注入Ｎ２アニールを行ってＭＯＳト
ランジスタのソース（２１６）、トレイン（２１７）を
形成すると共に、前記ｎ−層（２１０）とソース（２１
６）を接続する。

その後、後酸化及び全面にＣＶＤ５ｉＯ□／Ｂｌ’ＳＧ
を６００ｎｍ程度堆積し、９００℃、８０分のＢＰＳＧ
メルト工程を行ない層間絶縁膜（２１８）を形成する。

ここで、ビット線コンタクト（２１９）をホトリソグラ
フィ技術と反応性イオンエツチング技術で開口する。

最後に多結晶シリコンまたはアルミニウムを全面に堆積
し、ホトリソグラフィ技術と反応性イオンエツチング技
術によりビット＃　（２２０）をパターニングし、セル
部の基本構造が完了する（第５図（ｇ））。

このベリードスタックド・キャパシタ・セルによれば、
キャパシタ容量をプレーナ構造のＤＲＡＭより数倍以上
に高めることができる。これにより、メモリセル占有面
積を縮小しても蓄積電荷量の減少を防止することができ
る。

しかし、このセルをたとえば６４Ｍ　ＤＲＡＭ以降のデ
バイスに適用する場合、以下の様に問題点があった。

１つは短チヤネル効果によるＭｏ５）−ランジスタの縮
小化の困難さであり、もう１つはＭｏ５）−ランジスタ
からトレンチまでの本来の素子動作と無関係な部分に用
する長さが光露光技術を用いる際に合わせズレを考慮す
るとかなり長くなってしまうという事である（（５図（
ｇ））Ａ−Ｂ間の長さ）。

（発明が解決しようとする課題） 以上のように、従来のベリードスタックド・キャパシタ
・セル構造をもつＤＲＡＭでは、ＭＯＳトランジスタの
短チヤネル効果により、ＭＯＳトランジスタの縮小化が
困難である事、光露光技術を用いる際の合わせズレによ
りＭｏＳトランジスタとキャパシタ絶縁膜の接続にかな
りの長さが必要であり、これが微細化の防げになってい
る等の問題点があった。

本発明は、この様な問題点を解決したＤＲＡＭとその製
造方法を提供する。

〔発明の構成〕

（課題を解決するための手段） 本発明のメモリセルでは、ベリードスタックド・キャパ
シタ・セル構造において、ＭＯＳトランジスタが溝掘り
型ＭＯ５ＦＥＴによって形成されている。この溝掘り型
ＭＯ５ＦＥＴは、半導体基板に形成されたソース、ドレ
イン拡散層と、基板に掘られた溝に形成されたゲート絶
縁膜と、この溝に埋め込まれたゲート電極とから構成さ
れている。

また、ベリードスタックドキャパシタ・セル構造に溝掘
り型ＭＯ５ＦＥＴを採用する事によりＭＯＳトランジス
タとキャパシタの接続に要する長さを短くする事ができ
る。

（作　用） 本発明のメモリセル構造を用いると、スタックド・キャ
パシタ・セルの問題点を解決することができる。

溝掘り型ＭＯ５ＦＥＴは、ゲート電極が、半導体基準板
中に埋め込まれている構造のため、第２図（ａ）。

（ｂ）に示すようにソース、ドレイン拡散層からのびる
空乏層は、従来ＭＯ５ＦＥＴ　（ａ　）のように、チャ
ネル中に深く侵入することはない（ｂ）。したがって。

たとえば、熱工程により、ソース、ドレイン拡散層のｘ
ｊがのびてもソース、ドレイン拡散層からのびる空乏層
の拡がりに伴う短チヤネル効果の影響を極力抑制するこ
とが可能で、第２図（ｃ）に示すように従来ＭＯ５ＦＥ
Ｔに比べてずっと短いゲート長のトランジスタが実現で
きる。

また、第３図に示すように、従来ＭＯ５ＦＥＴ（ａ）で
は、スタックド・キャパシタ・セルの熱工程によって、
素子分離のチャネルストッパ不純物が、Ｍｏ５ＦＥＴの
チャネル領域まで大きく横に拡散してきて、狭チャネル
効果が大きくあられれてチャネル幅Ｗの減少にともなっ
て急激にＭｏ５ＦＥＴの閾値ＶＴが増加してしまう。一
方、溝掘り型ＭＯ５ＦＥＴの場合（ｂ）は、チャネル・
ストッパ不純物のこのような横への拡散部分は、溝によ
って削り取られているため、狭チャネル効果は抑制され
、第３図（ｃ）に示したように、より狭いチャネル幅の
トランジスタが実現できる。

以上示したように、短チヤネル効果及び狭チャネル効果
を抑制し、微細なＭＯＳトランジスタが可能となる。

また、この溝掘り型ＭＯ５ＦＥＴを用いる事によりゲー
ト電極とストレージノード電極の合わせ余裕を従来の様
に長くとる必要がなくなり、微細化がｔｉＪ能になる。

（実施例） 以下、本発明の実施例を図を用いて説明する。

第１図は一実施例のセルのチャネル方向の断面図である
。Ｐ型Ｓｉ基板（１１）の素子分離絶縁膜（１２）で分
離されたメモリセル領域内に、ｎ型拡散層（１３）が形
成されていて、その中にトレンチ（１４）と溝（１５）
が掘られている。トレンチ（１４）中にはシリコン酸化
膜（１６）を介してストレージノード電極（１７）、キ
ャパシタ絶縁膜（１８）、プレート電極（１９）が埋め
込まれていてベリッドスタックトキャパシタが構成され
ている。またストレージノード電極（１７）は、トラン
ジスタ領域にまで延びている。

トランジスタ領域には、前記溝（１５）が形成されてお
り、溝（１５）の中は、ゲート絶縁膜（２０）を介して
ゲート電極（２１）が埋め込まれていて、溝掘りＭｏ５
ＦＥＴが構成されている。したがって、実効的にソース
・ドレイン拡散層ｘｊが減少し、短チヤネル効果に強い
構造になっている。

ここで溝掘りＭＯＳＦＥＴのソース部、は、ストレージ
ノート電極（１７）と直接つながっている。さらに全面
に層間絶縁膜（２２）が形成され、その一部にビット線
コンタクト（２３）が開口され、その上に多結晶シリコ
ンまたはアルミニウム配置によるビット線（２４）が配
設され、その上に層間−縁膜（２５）が形成されている
。

第４図にこの実施例の製造工程を示す。

まず第４図（ａ）に示すように、比抵抗５Ω〔程度のＰ
型Ｓｉ基準（５０１）に、５００ｎｍの酸比膜（５０２
）を形成し、シリコン窒化膜（５０３）をパターニング
し、これをマスクにチャネルストッパ不純物となるボロ
ンを領域（５０４）に８０ＫｅＶで２　Ｘ　１０”　ｃ
ｓ−”イオン注入する。

次に、第４図（ｂ）に示すように、選択酸化法により例
えば１０００℃０□／Ｈ２０雰囲気で酸化して形成した
厚さ７００ｎｍのシリコン酸化膜により素子分離絶縁膜
（５０５）を形成する。この時の酸化により。

チャネル・ストッパ不純物（５０４）は、（５０６）の
ように素子分離絶縁膜の下及び横方向に２００ｎｍ程度
拡散して領域（５０６）を形成する。この素子分離形成
法は、−例であって、他の素子分離形成法を用いてもか
まわない。次に前記シリコン窒化膜（５０３）を除去し
た後、この素子分離絶縁膜（ＳＯＳ）をマスクに全面に
例えばヒ素（またはリンの）イオン注入を５０にｅＶで
５　Ｘ　１０”＞−２行ない、ｎ型拡散層（５０７）を
形成し、前記酸化膜（５０２）の剥離を行う。

そして新たに全面に熱酸化膜（５０ｇ）を５０ｎ＋ａ程
度形成し、ＣＶＤ法により、シリコン窒化膜（５０９）
を１１００ｎ　、　ＣＶ　Ｄ酸化膜（５１０）を５００
ｎｍ程順次堆積する（第４図（Ｃ））。

次に光露光技術を用いて所望のレジストパターン（５１
１）を形成し、それをマスクに前記ＣＶＤ膜（５（Ｈ）
、シリコン窒化膜（５０９）、酸化膜（５０ｇ）を異方
性エツチングで選択的にエツチングする（第４図（ｄ）
）。

続いて前記レジストパターン（５１１）を除去し、前記
ＣＶＤ酸化膜（５１０）をマスクに異方性エツチングで
シリコン基板（５０１）を選択的にエツチングし３ＩＩ
Ｍ程度のトレンチ（５１２）を形成する。

次に前記ＣＶＤ酸化膜（５１０）をＮＨ，Ｆでエツチン
グ除去したのち、熱酸化により５０ｎｍ程度の熱酸化膜
（５１３）を形成する（第４図（ｅ））。

次に、前記シリコン窒化膜（５０９）をたとえばケミカ
ルドライエツチングを用いて全面エツチングした後、レ
ジストを塗布し光露光技術を用いてトレンチ内部に所望
のレジストパターン（５１４）を形成する（第４図図（
ｆ））。

ここで前記レジスト（５１４）をマスクにＮＨ，Ｆでエ
ツチングを行い前記酸化膜（５０８及び５１３）を除去
し。

その後レジスト（５１４）を除去する（第４図（ｇ））
。

続いて、ＣＶＤ法などで多結晶シリコン層（５１５）を
５０ｎｍ程度形成し、Ａｓのイオン注入を６５ＫｅＶで
２ＸＩＯ”ａｓ−”程行い、前記多結晶シリコン層（５
１５）に不純物をドープすると共にシリコン基板（５０
１）との接触低紙を低減させる（第４図（ｈ））。

この後、光露光技術で所望のレジストパターン（５１６
）を作り、これをマスクに前記多結晶シリコン層（５１
５）を選択的にエツチングしてストレージノード電極（
５１７）の形成を行う。ここで従来方法と異なるのはス
トレージノード電極（５１７）がＭＯＳトランジスタ形
成領域にまで延在している事である（第４図（Ｃ））。

次に前記レジストパターン（５１６）を除去しＣＶＤ法
で１０ｎｍ程度のシリコン窒化膜を全面に形成し次にた
とえば８００℃ＨＣＱ　＋　０２雰囲気で３０分程度の
酸化を行い、前記シリコン窒化膜の表面を酸化する。こ
のシリコン窒化膜と酸化膜の２層構造の絶縁膜は、キャ
パシタ絶縁膜（５１８）として用いられる。

この後ＣＶＤ法で２００ｎｍ〜４００ｎｍ程度の多結晶
シリコン層（５１９）を形成しこれに８５０℃、　６０
分程度のリン拡散を行って不純物を添加する（第４図（
ｊ））。

次に光露光技術を用いて前記多結晶シリコン層を任意の
パターンにエツチングしてブレード電極（５２０）を形
成する、キャパシタは前記ストレージ電極（５１７）　
、キャパシタ絶縁膜（５１ｇ）プレート電極（５２０）
で構成されている。また、エツチングはＣＤＥ等で行う
。

この後８５０℃Ｈ２０＋０２雰囲気でプレート電極（５
２０）上に酸化膜（５２１）を形成し、キャパシタ部以
外のキャパシタ絶縁膜（５１８）はエツチングにより除
去する（第４図（ｋ））。

次に、第４図（２）に示すように、全面にレジスト（５
２２）を堆積し、光露光技術によりパターニングし、こ
れをマスクに塩素系又は弗素系ガスを用いた反応性イオ
ンエツチングなどにより溝（５２３）を例えば２００〜
５００ｎＩ１１の深さ、幅０．３〜０．８．掘る。

レジスト（５２２）は、この反応性イオンエツチングの
マスク材になれば良いので、シリコン窒化膜やシリコン
酸化膜で置換えてもかまわない。また、溝（５２３）は
拡散層上だけでなく、素子分離絶縁膜上も掘ってもかま
わない。

次に第４図（ｍ）に示すように、溝（５２３）の中にゲ
ート絶縁膜（５２４）を例えば熱酸化９００℃１０分に
よりＩｏｎ■程度形成し、多結晶シリコン（５２５）を
７００’Ｃ，５ｉＨ２ＣＱ２雰囲気で３００ｎｍ程度全
面にＣＶＤ堆積し９００℃、５０分のリン拡散を行なう
。

その後、ホトリソグラフィ技術と反応性イオンエツチン
グ技術により、ゲート電極（５２６）をパタニングする
。その後９００℃６０分の後酸化を行なう（第４図（ｎ
））。

その後通常のＤＲＡＭプロセスに従ってビット線形成等
を行い第１図に示したセルが完成する。

〔発明の効果〕

本発明のメモリセル構造を用いると、従来のベリードス
タットキャパシタセルの問題であったＭＯＳトランジス
タのソースとストレージノード電極の接続に要する合わ
せ余裕を小さくする事が可能であり、これによって−層
のセルサイズの微細化が可能となった。

【図面の簡単な説明】

第１図は本発明の一実施例ＤＲＡＭセルの断面を示す図
、第２図及び第３図は溝掘り型ＭＯ５ＦＥＴと従来型の
ＭＯＳＦＥＴを比較して示す図、第４図は本発明の一実
施例の製造工程を示す断面図、第ｘ図は従来のベリード
スタットキャパシタセルの断面を示す図である。 １１・・・Ｐ型Ｓｉ基板　　　　　　１２・・・素子分
離絶縁膜１３・・・ｎ型拡散層領域　　　　１４・・・
トレンチ１５・・・溝　　　　　　　　　　１６・・・
酸化膜１７・・・ストージノード電極　　１８・・キャ
パシタ絶縁膜１９・・プレート電極　　　　　２０・・
・ゲート絶ｍ膜２１・・ゲート電極　　　　　　２２・
・・層間絶縁膜２３・・・ビット線コンタクト　　２４
・・・ビート線２５・・・層間絶縁膜　　　　　　２０
１・・・Ｐ−５ｉ基板２０２・・・素子分離絶縁膜　　
　２０３・・・熱酸化膜２０４・・・シリコン窒化膜　
　　２０５・・・ＣＶＤ酸化膜２０６・・・トレンチ　
　　　　　　２０７・・・熱酸化膜２０８・・・コンタ
クトホール　　２０９・・・多結晶シリコン層２１０・
・・ｎ−層　　　　　　　　　２１１・・・ストレージ
電極２１２・・・キャパシタ絶縁膜　　２１３・・・プ
レート電極２１４・・・熱酸化膜　　　　　　２１５・
・ゲート絶縁膜２１６・・・ソース　　　　　　　　２
１７・・・ドレイン２１ｇ・・・層間絶縁膜　　　　　
２１９・・・ビット線コンタクト２２０・・・ビット線
　　　　　　５０１・・・Ｐ型Ｓｉ基板５０２・・・酸
化膜　　　　　　　５０３・・・シリコン窒化膜５０４
・・・インプラ直後ボロン不純物層５０５・・・素子分
離絶縁膜 ５０６・チャネルストッパ不純物 ５０７・・・ｎ型拡散層　　　　　５０８・・・熱酸化
膜５０９・・・シリコン窒化膜　　　５１０・・・ＣＶ
Ｄ酸化膜５１１・・・レジストパターン　　５１２・・
・トレンチ５１３・・熱酸化膜　　　　　　５１４・・
・レジストパターン５１５・・・多結晶シリコン層　　
５１６・・・レジストパターン５１７・・・ストレージ
ノード電極 ５１８　　キャパシタ絶縁膜 ５２０・・・プレート電極 ５２２・・・レジストパターン ５２４・・ゲート絶縁膜 ５２６・・ゲート電極 ５１９・・・多結晶シリコン層 ５２１・・・酸化膜 ５２３・・・溝 ５２５・・・多結晶シリコン層

Claims (2)

【特許請求の範囲】
1. （１）半導体基板にＭＯＳトランジスタとキャパシタか
   らなるメモリセルが配列形成された半導体記憶装置にお
   いて、前記ＭＯＳトランジスタは、半導体基板上に形成
   されたソース・ドレイン層と、該半導体基板に掘られた
   溝の中に形成されたゲート絶縁膜と、前記溝に形成され
   たゲート電極から構成され、前記キャパシタは、トレン
   チの内壁に絶縁膜を介して形成されたストレージノード
   電極と、さらに前記ストレージノード電極上に順次積層
   されたキャパシタ絶縁膜およびプレート電極とで構成さ
   れている事を特徴とする半導体記憶装置。
2. （２）前記ストレージノード電極は、前記ＭＯＳトラン
   ジスタのソース領域まで延びてソース層の一部を構成し
   ている事を特徴とする請求項１記載の半導体記憶装置。