KR940009580B1 - 반도체장치의 소자분리방법 - Google Patents

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내용 없음.

Description

반도체장치의 소자분리방법

제 1a 도 내지 제 1d 도는 APPL 기술을 이용한 반도체장치의 제조공정을 도시한 공정순서도.

제 2a 도 및 제 2b 도는 LIF 기술을 이용한 반도체장치의 제조공정을 도시한 공정순서도.

제 3a 도 내지 제 3f 도는 본 발명에 따른 반도체장치의 제조공정의 일실시예를 도시한 공정순서도.

제 4a 도 내지 제 4f 도는 본 발명에 따른 반도체장치의 제조공정의 다른 실시예를 도시한 공정순서도.

본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 반도체장치의 소자분리 특성을 개선하고 불순물의 측면확산을 줄일 수 있는 소자분리방법에 관한 것이다.

최근 반도체장치 기술의 발달과 메모리소자의 응용분야가 확장되어감에 따라 대용량의 메모리소자 개발이 진척되고 있다. 이와같이 대용량화되는 메모리소자에 있어서는 소자분리영역을 최소화시키는 것이 매우 중요한데 이것을 실현하기 위해서는 필드산화막 형성시 일어나는 방전방지용 불순물이온의 재확산에 의한 분리특성의 약화를 방지해야 한다.

종래에는 소자형성영역으로 불순물이온이 그대로 침투되게 하거나 또는 마스크를 사용하여 소자형성영역을 보호하는 방법을 사용하였는데, 이에 대한 대략적인 설명은 다음과 같다.

제 1a 도 내지 제 1d 도는 종래 소자분리에 사용된 APPL(Advanced Polysilicon Pad LOCOS) 기술을 이용한 반도체장치의 제조방법을 도시한 공정순서도로서, 소자형성영역으로 불순물이온이 그대로 침투되게 하는 방법을 사용하였다. 이것은 일본의 소니(SONY)사에서 발표한 "A 0.5㎛ Isolation Technologh Usign Advanced Polysilicon Pad LOCOS(APPL) ; (Toshiyuki Nishihara, Kazuhiko Tokunaga and Kazuyoshi Kobayashi, 1988, IEDM, pp.100~103)" 논문을 참조한 것이다.

먼저 제 1a 도를 참조하면, 반도체기판(100)상에 제 1 절연막을 형성하기 위한 물질로서 예를들면 이산화실리콘(SiO₂)을 50Å 정도의 두께로 성장하여 제 1 절연막(15)을 형성하고, 다시 상기 제 1 절연막(15)위에 제 2 절연막을 형성하기 위한 물질로서 예를들면 다결정실리콘을 500Å 정도의 두께로 도포하여 제 2 절연막(17)을 형성한다. 이어서 상기 제 2 절연막(17)위에 제 3 절연막을 형성하기 위한 물질로서 예를들면 실리콘 나이트라이드를 1000Å 정도의 두께로 증착시켜 제 3 절연막(20)을 형성하고 상기 제 3 절연막(20)위에 포토레지스트 도포, 마스크노광 및 현상등의 공정을 거쳐 제 1 포토레지스트 패턴을 형성한 후, 상기 제 1 포토레지스트 패턴을 마스크로 적용하여 상기 제 3 절연막(20)의 일부영역을 선택적으로 식각한다.

제 1b 도를 참조하면, 상기 제 1 포토레지스트 패턴을 제거하고 상기 일부영역이 식각된 제 3 절연막(20)을 마스크로 적용하여 상기 제 1 및 제 2 절연막(15,17)의 일부영역을 식각함으로써 반도체기판의 소정영역을 노출시킨다. 이어서 노출된 상기 반도체기판을 열산화시켜 5000Å 정도 두께의 필드산화막(25)을 형성한다. 이때 상기 필드산화막(25)의 측면에는 약 1000Å 정도의 버즈 비크(bird's beak)가 형성된다.

제 1c 도를 참조하면, 상기 제 2 및 제 3 절연막(17,20)을 제거한 후, 결과물중에 NMOS가 형성될 영역을 제외한 전면에 포토레지스트 도포, 마스크노광 및 현상등의 공정을 거쳐 제 2 포토레지스트 패턴(30)을 형성한 후 구조물 전면에 P형 불순물로서 보론이온(B⁺)(35)을 주입하여 채널 저지층을 형성한다.

제 1d 도를 참조하면, 상기 제 2 포토레지스트 패턴을 제거한 후 구조물중의 PMOS가 형성될 영역을 제외한 전면에 다시 포토레지스트 도포, 마스크노광 및 현상등의 공정을 거쳐 제 3 포토레지스트 패턴(40)을 형성한다. 이어서 제 3 포토레지스트 패턴(40)이 형성 구조물 전면에 N형 불순물로서 인이온(P^-)(45)을 주입하여 채널 저지층을 형성한다.

상기 공정에 따른 반도체장치의 제조방법은, 소자분리영역에 채널저지층을 형성할때 소오스 및 드레인영역이나 게이트전극이 형성될 소자형성영역에도 불순물이온이 그대로 주입됨으로써, 소자의 기판 바이어스 전압(substrate bias voltage)에 의한 영향을 크게 받게 되므로 문턱전압(threshold voltage)이 불안정하게 된다.

따라서 상기한 APPL기술의 문제점을 해결하기 위하여 반도체기판의 소자형성영역내로 불순물이온이 주입되는 것을 막기 위해, 필드산화막 형성후 소자형성영역 및 필드산화막의 가장자리를 마스크로 덮어 가린후 고가속 이온주입하는 방법인 LIF(Localized channel stopper Implantion through the Field oxide)기술이 제안되었다.

제 2a 도 및 제 2b 도는 상기 LIF기술을 이용한 반도체장치의 제조방법을 도시한 공정순서도로서, 일본의 도시바(TOSHIBA)사가 발표한 "Process Integration for 64Mb DRAM using An Asymetrical Stacked Trench Capacitor(AST) cell : (K. Sunouchi, F. Horiguchi, A.Nitayama, H.Takato, N.Okabe, T. Yamada, T.Ozaki, K.Hashimoto, S.Takedai, A.Yagishita, A.Kumagae, Y.Takahashi and F.Masuoka, 1990, IEDM, pp.647~650)" 논문을 참조한 것이다. 아래의 설명은 상기 AST셀의 LIF 기술을 이용한 소자분리공정에 대해서만 한정하고 있다.

먼저 제 2a 도를 참조하면, 반도체기판(100)상에 소자형성영역과 소자분리영역을 한정하기 위한 필드산화막(25)을 형성한다.

제 2b 도를 참조하면, 상기 소자형성영역 및 필드산화막(25)의 가장자리를 불순물 이온주입으로부터 보호하기 위해 포토레지스트 도포, 마스크노광 및 현상등의 공정을 거쳐 포토레지스트 패턴(33)을 형성한다. 이어서 상기 포토레지스트 패턴(33)이 형성된 구조물 전면에 P형 불순물로서 보론이온(B⁺)을 주입하여 상기 필드산화막(25) 하부의 반도체기판 영역에 채널 저지층(35)을 형성한다.

상기한 소자분리영역의 채널저지층 형성방법 이외에 가장 최근에 발표된 소자분리영역의 채널저지층 형성방법으로는, 채널지지층 형성을 위한 불순물 이온주입공정시 소자형성영역을 포토레지스트와 도전층을 마스크로 사용하여 보호하므로써 주입된 불순물 이온이 소자분영역 아래부분의 반도체기판영역에만 채널저지층을 형성하는 방법이 있다. 이와 같은 방법은 한국공개특허 제90-15258호(1990.10.26.공개)를 참조하면 자세하게 알 수 있다.

상기한 방법에 따라 제조된 반도체장치는 불순물 이온주입시 소자형성영역이 마스크로 보호받고 있기 때문에 원하는 영역에만 채널저지층을 형성하게 된다. 따라서, 기판의 바이어스 전압에 대한 문턱전압의 변화를 억제할 수 있다. 그러나 상기한 방법들은 사진식각공정시에 발생할 수 있는 미스얼라인(misalign)에 의해 소자형성영역이 보호되지 못하고 노출될 경우, 트래지스터의 문턱전압을 불안정하게 하고, 전반적인 전기적 특성을 악화시킬 수 있다.

따라서, 본 발명의 목적은 상술한 바와 같은 종래기술의 문제점을 해결하기 위하여 소자분리영역 형성시, 소자형성영역을 산화로부터 보호하기 위한 마스크층을 사용하여 소자분리영역을 한정시키고, 절연막을 사용하여 상기 한정된 소자분리영역에만 불순물이온이 주입되도록 하므로써 전기적으로 안정된 반도체장치의 소자분리영역을 제공하는 것이다.

상기 목적을 달성하기 위한 본 발명의 소자분리방법은, 반도체기판상에 제 1 산화막을 형성하는 공정 ; 상기 제 1 산화막위에 제 1 질화막을 형성하는 공정 ; 상기 제 1 질화막위에 제 1 절연막을 형성하는 공정 ; 상기 제 1 절연막위에 제 2 질화막을 형성하는 공정 ; 상기 제 2 질화막위에 마스크패턴을 형성하는 공정 ; 상기 마스크패턴을 적용하여 상기 제 1 질화막, 제 1 절연막 및 제 2 질화막의 소정영역을 식각하여 개구부를 형성하는 공정 ; 상기 개구부의 내측벽에 스페이서를 형성하는 공정 ; 상기 반도체기판 및 제 1 산화막에 이르는 필드산화막을 형성하는 공정 ; 상기 필드산화막 형성공정후 결과물 전면에 불순물이온을 주입하여 채널저지층을 형성하는 공정 ; 및 상기 제 1 질화막, 제 1 절연막, 제 2 질화막 및 스페이서를 제거하는 공정을 구비하여 이루어지는 것을 특징으로 한다.

이하, 첨부 도면을 참조하여 본 발명을 좀더 자세하게 설명하고자 한다.

제 3a 도 내지 제 3f 도는 본 발명에 따른 반도체장치의 제조공정의 일실시예를 도시한 공정순서도이다.

먼저 제 3a 도를 참조하면, 반도체기판(100)상에 100Å~1000Å 정도 두께의 제 1 산화막(15)을 형성하고, 상기 제 1 산화막(15)위에 제 1 절연막을 형성하기 위한 물질로서, 예를들면 다결정실리콘, 텅스텐(w) 또는 다른 내열성 금속을 500Å~1500Å 정도의 두께로 도포하여 제 1 절연막(20)을 형성한다. 이어서 상기 제 1 절연막 (20)위에 500Å~2000Å 정도 두께의 제 1 질화막(25)을 형성하고, 다시 제 2 절연막을 형성하기 위한 물질로서 예를들면 다결정실리콘을 3000Å~7000Å 정도의 두께로 도포하여 제 2 절연막(30)을 형성한 후 그위에 500Å~2000Å 정도 두께의 제 2 질화막(35)을 형성한다. 상기 제 1 절연막(20)은 상기 다결정실리콘이 가장 바람직하며 후속공정인 채널저지층 형성시 반도체기판의 소자형성영역내로 불순물이온이 침투하는 것을 막아주는 역할을 한다. 또한 상기 제 1 산화막(15), 제 1 절연막(20) 및 제 1 질화막(25)은 상기 후속공정인 채널저지층 형성시 버퍼층(buffer layer)의 역할을 한다.

제 3b 도를 참조하면, 상기 제 2 질화막(35)위에 포토레지스트 도포, 마스크노광 및 현상등의 공정을 거쳐 개구부를 형성하기 위한 포토레지스트 패턴(40)을 형성한 후, 상기 포토레지스트 패턴(40)을 마스크로 적용하여 상기 제 1 질화막(25), 제 2 절연막(30) 및 제 2 질화막(35)의 소정의 영역을 식각하여 상기 제 1 절연막(20)의 일부분을 노출시킴으로써 개구부(45)를 형성한다. 따라서 후속 공정시 상기 개구부(45)를 통하여 소자분리영역을 형성하기 위한 산화공정을 실시하므로 소자분리영역을 한정시킬 수 있다.

제 3c 도를 참조하면, 상기 포토레지스트 패턴을 제거하고 상기 개구부(45)가 형성된 구조물 전면에 소정의 두께로 제 3 질화막(50)을 형성한 후 그위에 다시 제 2 산화막(51)을 형성한다. 이어서 상기 제 2 산화막(51) 형성공정 후 결과물 전면을 이방성식각하여 상기 개구부(45)의 내측벽에 상기 제 3 질화막(50)과 제 2 산화막(51)으로 이루어진 스페이서(S)를 형성한다. 이때 상기 제 3 질화막(50)과 제 2 산화막(51) 대신 500Å~2000Å 정도 두께의 질화막, 산화막, 텅스텐 또는 다른 내열성 금속만을 사용하여 상기 스페이서(S)를 형성할 수도 있다.

제 3d 도를 참조하면, 상기 스페이서(S) 형성공정후 상기 개구부를 통하여 열산화공정법으로 상기 반도체기판(100), 제 1 산화막(15) 및 제 1 절연막(20)에 이르는 필드산화막(55)을 형성한다. 이어서 상기 필드산화막(55) 형성공정후 결과물 전면에 100keV~200keV의 조건하에서 반도체기판(100)과 동일전도형의 불순물이온을 주입하여 상기 필드산화막(55)의 하부영역의 반도체기판내에 채널저지층(60)을 형성한다.

제 3e 도를 참조하면, 상기 스페이서를 구성하고 있는 상기 제 2 산화막을 옥사이드 에천트(oxide etchant)로 처리하여 제거한다.

제 3f 도를 참조하면, 상기 제 1 절연막, 제 1 질화막, 제 2 절연막, 제 2 질화막 및 스페이서를 형성하고 있는 제 2 질화막을 습식식각 또는 건식식각 공정으로 제거한다.

제 4a 도 내지 제 4f 도는 본 발명에 따른 반도체장치의 제조공정의 다른 실시예를 도시한 공정순서도이다.

먼저 제 4a 도를 참조하면, 반도체기판(100)상에 100Å~1000Å 정도 두께의 제 1 산화막(15)을 형성하고 그 위에 500Å~2000Å 정도 두께의 제 1 질화막(25)을 형성한다. 이어서 상기 제 1 질화막(25)위에 제 2 절연막을 형성하기 위한 물질로서 예를들면 다결정실리콘을 3000Å~7000Å 정도의 두께로 도포하여 제 2 절연막(30)을 형성한 후, 상기 제 2 절연막(30)위에 다시 500Å~2000Å 정도 두께의 제 2 질화막(35)을 형성한다.

상기 제 1 질화막(25), 제 2 절연막(30) 및 제 2 질화막(35)을 후속 공정인 채널 저지층 형성시 반도체기판의 소자형성영역내로 불순물이온이 침투하는 것을 막아준다.

상기 제 4a 도 이후의 공정, 즉 제 4b 도 내지 제 4f 도의 공정은 상기 제 3b 도 내지 제 3f 도의 각각의 공정과 동일한다.

상기와 같은 본 발명에 따른 반도체장치의 제조방법은 소자분리영역형성시, 소자형성영역을 산화로부터 보호하기 위한 마스크층을 사용하여 소자분리영역을 한정시키고, 절연막을 사용하여 상기 한정된 소자분리 영역에만 불순물이 이온이 주입되도록 하므로써 종래 방식의 문제점인 미스얼라인된 마스크에 의한 상기 불순물이온의 소자형성영역으로의 침투를 방지할 수있다.

또한, 불순물이온이 주입되는 개구부의 내측벽에 스페이서를 형성하여 필드산화막의 가장자리부분에 불순물이온이 주입되는 것을 막아줌으로써, 필드산화막 하부의 가운데 영역의 불순물이온 농도는 높게, 가장자리는 그에 비해 낮게 유지할 수 있기 때문에 결과적으로 기판의 바이어스 효과에 의한 문턱전압의 변화를 감소시켜 전기적으로 안정된 특성을 갖는 반도체특성을 제조할 수 있다.

본 발명은 상기 실시예에 한정되지 않으며 본 발명의 기술적 사상을 벗어나지 는 범위내에서 당분야의 통상의 지식을 가진자에 의하여 많은 변형이 가능함은 물론이다.

Claims (16)

1. 반도체기판상에 제 1 산화막을 형성하는 공정 ; 상기 제 1 산화막위에 제 1 질화막을 형성하는 공정 ; 상기 제 1 질화막위에 제 1 절연막을 형성하는 공정 ; 상기 제 1 절연막위에 제 2 질화막을 형성하는 공정 ; 상기 제 2 질화막위에 마스크패턴을 형성하는 공정 ; 상기 마스크패턴을 적용하여 상기 제 1 질화막, 제 1 절연막 및 제 2 질화막의 소정영역을 식각하여 개구부를 형성하는 공정 ; 상기 개구부의 내측벽에 스페이서를 형성하는 공정 ; 상기 반도체기판 및 제 1 산화막에 이르는 필드산화막을 형성하는 공정 ; 상기 필드산화막 형성공정후 결과물 전면에 불순물이온을 주입하여 채널저지층을 형성하는 공정 ; 및 상기 제 1 질화막, 제 1 절연막, 제 2 질화막 및 스페이서를 제거하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체장치의 소자분리방법.
2. 제 1 항에 있어서, 상기 제 1 산화막 형성공정후, 상기 제 1 산화막위에 절연막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치의 소자분리방법.
3. 제 2 항에 있어서, 상기 절연막은 다결정실리콘을 500Å~1500Å 정도의 두께로 도포하여 형성하는 것을 특징으로 하는 반도체장치의 소자분리방법.
4. 제 2 항에 있어서, 상기 제 1 질화막, 제 1 절연막, 제 2 질화막 및 스페이서의 제거공정시, 상기 절연막도 제거되는 것을 특징으로 하는 반도체장치의 소자분리방법.
5. 제 1 항에 있어서, 상기 제 1 산화막의 두께는 100Å~1000Å 정도인 것을 특징으로 하는 반도체장치의 소자분리방법.
6. 제 1 항에 있어서, 상기 제 1 질화막의 두께는 500Å~2000Å 정도인 것을 특징으로 하는 반도체장치의 소자분리방법.
7. 제 1 항에 있어서, 상기 제 1 절연막은 다결정실리콘, 텅스텐 또는 다른 내열성 금속을 3000Å~7000Å정도의 두께로 도포하여 형성하는 것을 특징으로 하는 반도체장치의 소자분리방법.
8. 제 1 항 또는 제 7 항에 있어서, 상기 제 1 절연막은 다결정실리콘이 가장 바람직한 절연막 형성물질임을 특징으로 하는 반도체장치의 소자분리방법.
9. 제 8 항에 있어서, 상기 제 1 절연막, 제 1 질화막 및 제 2 질화막은 채널 저지층 형성시 반도체기판의 소자형성영역내로 불순물이온이 침투하는 것을 막아주는 역할을 하는 것을 특징으로 하는 반도체장치의 소자분리방법.
10. 제 1 항에 있어서, 상기 제 2 질화막의 두께는 500Å~2000Å 정도인 것을 특징으로 하는 반도체장치의 소자분리방법.
11. 제 1 항에 있어서, 상기 개구부 내측벽에 스페이서를 형성하는 공정은, 상기 개구부가 형성된 결과물 전면에 단일층 혹은 다층의 물질을 형성하는 공정 ; 및 상기 단일층 혹은 다층의 물질층을 이방성식각하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체장치의 소자분리방법.
12. 제 11 항에 있어서, 상기 단일층의 물질층은 500Å~2000Å 정도 두께의 질화막, 텅스텐 또는 다른 내열성 금속인 것을 특징으로 하는 반도체장치의 소자분리방법.
13. 제 12 항에 있어서, 상기 단일층의 물질층은 질화막이 가장 바람직한 물질층임을 특징으로 하는 반도체장치의 소자분리방법.
14. 제 11 항에 있어서, 상기 다층의 물질층은 질화막 및 산화막을 순차적층시켜 형성하는 것을 특징으로 하는 반도체장치의 소자분리방법.
15. 제 1 항에 있어서, 상기 채널저지층의 형성공정은 불순물이온을 100keV~200keV의 가속에너지로 주입함으로써 형성되는 것을 특징으로 하는 반도체장치의 소자분리방법.
16. 제 15 항에 있어서, 상기 불순물이온은 상기 반도체기판과 동일전도형임을 특징으로 하는 반도체장치의 소자분리방법.