JPS6188554A - 半導体メモリおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ、特にメモリセルが１個のトラン
ジスタと１個のキャパシタとからなり、かつ１対のメモ
リセルが１個のピット線コンタクトを共有する構造の半
導体メモリおよびその製造方法に関する。

〔従来の技術〕

現在、最も高密度化か進んでいるランダムリアクセス・
メモＩＪ　（ＲＡＭ）　ｌｄ、ｌメモリセルが１個のト
ランジスタと、１個のキャパシタとからなるダイナミッ
ク形ＲＡＭ（以下ＩＴｒ形ｄＲＡＭ　　と略記する＞１
めｐｌなかでも、隣接した２個のセルか１個のビットａ
コンタクトホールを共有する構造が、高密度化に有利で
るることから、一般に採用されている。

従来広く用いられているこの社のＩＴｒ形ｄＲＡＭの一
例を第９図（平面図）および第１０１Ｑ（Ｘ−Ｘ断面図
）に示す。

なお、以下でに、従来技術および本発明ともｎチャネル
形ＭＯ８ｄＲＡＩｖＩ　の場合？例に説明するが、ｐチ
ャネル形についてもシリコン基板、拡散層およびチャネ
ルストッパ等の導電形および印加電圧の正負がそれぞれ
逆になるだけで、その他はｎチャネル形と全く同様でる
る。また、いわゆるバルクの半導体基板表面にエピタキ
シャル成長層もしくはウェルを形成したものを用いる場
合も、それらのエピタキシャル成長層ないしウェルを基
板と考えれば同様に構成できる。

第９図において、破線で囲んだ領域が、１個のキャパシ
タおよび１個のＭＩＳ形トランジスタからなる１個のメ
モリセルを示す。

キャパシタは、第１Ｏ図に示すように、ｐ形シリコン基
板１と、絶縁体薄膜２と、導電体薄膜３とから形成され
ている。絶縁体薄膜２としては、シリコン基板？酸化雰
囲気中で熱処理して得られる厚さ１００〜５００Ａのシ
リコン酸化膜、または熱酸化膜と化学気相成長法（以下
ＣＶＤ法と略記する）＝ｖによって堆積されるシリコン
窒化膜との積層膜などが用いられ、導電体薄膜３として
は、リン等の不純物をドープして電気抵抗を減じた多結
晶シリコン、またはモリブデン、アルミニウム等の金属
が用いられている。

なお、後述するコンタクトホール１１を共有スる１対の
隣接するメモリセルの周辺には、厚さ０．２〜１０μｍ
のシリコン酸化膜４およびチャネルストップ領域５全形
成することにより、素子量分ｗＭが行われている。

他方、キャパシタに隣接しているＭＩＳ形トランジスタ
は、ソース・ドレインとしてのｎ＋拡散層６、ゲート絶
縁膜Ｔおよびゲート電極８（ワード線として用いる）か
ら構成され、ビット線１゜が、層間絶縁膜９に形成され
たコンタクトホール１１全通してｎ　拡散層６に接続さ
れている。

上述したキャパシタには、導電体薄膜３にシリコン基板
１に対して正の電圧を印加し、絶縁体薄膜２下のシリコ
ン基板１の表面にｎ形成転層を形成することによって’
Ｉ　ＭＩＳ形トランジスタを通して電荷を蓄積すること
かできる。また、この電荷の蓄積は、ｎ杉皮転層全形成
する代りに、シリコン基板の絶縁体薄膜２下の表面側に
リン等のｎ形不純物？イオン注入法等を用いてドープす
ることによりｎ形６電性層（図示せず）を形成すること
によっても行うことができる。

ところで、上述したＩＴｒ形ｄＲＡＭ　Ｏ高密度化のた
めには、メモリセル面積の縮小が必須でるる。しかしな
がら、従来技術では、以下に述べる種々の理由から、面
積縮小が困難でめった。

すなわち、素子間分離領域に関しては、従来広く用いら
れてきた選択酸化法ではいわゆるバーズビークが形成さ
れるために、約１μｍ以下の分離幅の実現は困難でめっ
た。また、キャパシタ領域に関しては、従来技術を用い
てメモリセル面積を縮小するとキャパシタ面積が減少し
、キャパシタ容量が減少するために蓄積電荷量が減少し
、出力信号電圧の減少及びン７トエラー耐跣の低下を引
き起′ｊ。他方、キャパシタ容量を増加させるために絶
縁体薄膜２の薄膜？薄く丁れば、絶縁耐圧が低下するた
め動作電圧の低下が必要になり、回路動作余裕が減少す
る。

このため、シリコン基板の表面に溝？形成し、その溝内
にキャパシタ全形成することが提案されている（　Ｔｅ
ｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ　ｏｆ　１９８３　Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ　　Ｅｌｅｃｔｒｏｎ　　Ｄｅ
ｖｉｃｅｓ　　Ｍｅｅｔｉｎｇ　　、　　ｐｐ、３ｉ９
−　３２２．１９８３）。

これは、溝内面に絶縁体薄膜２に和尚する絶縁体薄膜？
形成し、さらに導電体薄膜３に相尚する導電体薄膜を埋
込むもので、平面的なキャパシタ面積？増加させずに実
効的なキャパシタ面積？増加させることができる。

〔発明が解決しようとする問題点〕

しかしながら、上述した溝キヤパシタ構造にお吻てに、
高密度化のために隣り合う溝間の距離を短縮すると、パ
ンチスルーが発生し、シリコン酸化膜４およびチャネル
ストップ領域５の下のシリコン基板１を通って電荷が移
動するために記憶情報が失われるという問題が生じ（Ｉ
ＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｅｌｅｃｔ
ｒｏｎ　Ｄｅｖｉｃｅｓ　、　ｖｏｌ。

ＥＤ　−３１，ｎｏ、６　、　　ｐｐ、７４６−７５３
．１９８４）、その微細化および高密度化には限界がめ
った。

〔問題点？解決するための手段〕

このような問題上解決するために、本発明は、１個のビ
ット線コンタクトホール全共有するｌ対のメモリセルの
周辺部に溝？形成し、その溝の内面に素子間分離部全構
成する絶縁体薄膜およびそヤパシタ部を形成するように
したものでろる。

〔作　用〕

隣接セルの溝内に形成されるキャパシタは、当該溝内面
を覆う絶縁体薄膜によって相互に分離されるため、溝相
互間の距離を短縮してもパンチスルーによる蓄積電荷の
喪失ケ避けることができる。

〔実施例〕

第１図は本発明の一実施例を示す平面図、第２図は■−
■断面図、第３図は■−■断面図、第４図はＩＶ−ＩＶ
断面図でるる。各図において、第９図および第１０図と
同一もしくは相尚部分は同一記号を用いて示し、図中破
線で囲んだ領域が１個のメモリセルを示す。なお、第１
図は各層の平面的な配置を示すためのもので、上下関係
については厳密に区別して示していないことは第９図の
場合と同様でるる。

本実施例において、共通のコンタクトホール１１を有す
る１対のメモリセルの周辺に、溝１２が形成され、キャ
パシタは、この溝１２の側壁に形成された下部電極？構
成するｎ形シリコン薄膜１３、絶縁体薄膜２および上部
電極上構成する導電体薄膜３により形成さｎている。

他方、トランジスタ部は、ドレインとしてのｎ＋拡散層
６１、ソースとしてのｎ＋拡ｄｉ６２、ゲート絶縁膜７
およびワード級として用いるゲート電極８から構成され
ている。このトランジスタ部の構成は、基本的には従来
のものと同様でるるか、ｎ＋拡散層６２は、ｎ＋拡散層
６３’に介して、領域１４′においてｎ形シリコン薄膜
１３と電気島に接続さｎている。

ｎ＋拡散層６１にコンタクトホール１１全介して、ピッ
ト線１０に接続されており、ビット線１【１とワード線
（ゲート電極）８とは層間絶縁膜９によって電気的に絶
縁されている。また、ワード線８と上部キャパシタ電極
を構成する導電体薄膜３とは、溝１２の上部に形成さｎ
た絶縁体薄膜９０によって電気的に絶縁さｎている。

ここで、コンタクトホール１１？共有する１対のメモリ
セルは、溝１２の内面に形成されたシリコン酸化膜４０
によって、周囲の他のメモリセルから分離されている。

従来の溝キャパシタ全周いたメモリでは、基本的にシリ
コン基板１自体を下部キャパシタ電極として共通に用い
ている構造上、溝相互間の距離が短くなると、その下部
電極２通じて隣接セルに電荷が漏れることが避けられな
かったが、本実施例では上述したように隣接するキャパ
シタ間がシリコン酸化膜４０によって分離されているた
め、このような電荷の漏れ？防ぐことができる。なお、
１対のセル相互間では、当該セル境界部にわたる溝の一
部領域１４において、上部ｎ形シリコン薄Ｍｌ　３’ｆ
ｉ−除去することにより、互いの電荷の流通を防いでい
る。

このように本実施例によれば、溝内面に素子間分離用の
シリコン酸化、＠４ｏ６形成したことによって、隣接す
るセル間でのピット情報の干渉を防止することができる
が、シリコン基板１の不純物濃度およびシリコン酸化膜
４０の膜厚との関係によっては、第３図に１４“で示す
溝のｆｌｌ壁にチャネル（反転層）が形成され、これを
通じて、ゲートを極ａｏオン・オフＫかかわらず蓄積電
荷がビット線に漏れて失われてしまうことがるる。

例えば、メモリの動作電圧を３Ｖ、基板電圧全Ｏｖとし
、シリコン酸化膜４０の膜厚’（ＨｌｏｏＯＡとすると
、電荷の漏れを無視できるようにするには、溝側壁１４
″近傍のシリコン基板の不純物濃度ｋ　ＬＸ　１０１７
ｃＷ′　以上にする必要がめる。

この程度の不純物濃度？有する基板が用いられるなら問
題々いが、通常メモリに用いられるシリコン基板の不純
物濃度は１０１５〜１０１６ｃｍ−程度でめるから、そ
のような場合には、以下に述べるような方法でチャネル
カットｉ行なうと良い。

■　シリコン基板の所定領域に不純物を拡散することに
より、その領域の不純物＃度七高くし、その領域内にメ
モリセル全形成する。

■　溝内壁全体に不純物濃度の高い領域を形成する。

■　隣接のドレインの空乏層が伸びる深さ以上に不純物
濃度の高い領域全形成する。

これらについてに、以下に述べる製造方法の笑河例の中
で詳しく説明する。

そこで、次に上述し７Ｃ工うな本発明の牛導体メモリの
製造方法全第５図？用いて説明する。

同図において、まず、ｐ形シリコン基板１を準備する（
第５図（Ａ））。このシリコン基板１としては、トラン
スファーゲートおよびメモリセル以外の、同一基板上に
形成される他の回路で問題がないなら４ズ１０１７ｃｒ
ｎ３程度の高虫度基版を用いても良く、その場合にζ鮮
側壁におけるチャネルカッ。

トのために特別の手段を講する必要にない。また上記■
で述べたようにメモリセルを形成する領域にのみｐ形不
純物、例えばホウ素ケイオン注入法等によりドーピング
し、Ｐ高遷度領域で形成しておいても良く、その他の場
合にに■またに■のようなチャネルカットのための手段
を別に講する必要がるる。そこで、以下ｍ５図において
にこのチャネルカットのための特別な工８を除いた共通
工程について説明し、後に、当該チャネルカットのため
の工程について説明するものとする。

なじめに、シリコン基板１上に、熱酸化によって、厚さ
３００〜５ｏｏＸのシリコン酸化膜１５を形成し、次に
、ＣＶＤ法によって、厚さ１０００〜１５００Ｘ　のシ
リコン窒化膜１６及び厚さ５０００〜１００ＯＯＸ　　
のシリコン酸化Ｍ１ｒｅ堆積する。

次ニ、パターニングしたレジスト（図示せず）全マスク
としてシリコン酸化膜１７、シリコン窒化膜１６および
シリコン酸化膜１５の３層膜を、ＣＦ４ガス及び水素ガ
スを用いた反応性イオンエツチング（以後ＲＩＥ　と略
記する）法によってエツチングする（第５図（Ｂ））。

次に、上述したレジスＩｆ除去しプヒ後上記３ＮＷｋマ
スクにシリコン基板１’＜　ＣＢｒＦ３ガス？用いたＲ
ＩＥ　法によりエツチングすることによって溝１２１　
を形成する。溝１２１　の幅に０．５〜１．５μｍＸ深
さは０．２〜０．５μｍ８度で必る。上述したようにメ
モリセル形成領域に予めｐ形高濃度領域を形成した場合
には、当該ｐ形高ｏｒ領域は、このエツチングにより、
マスク下に張り出した部分のみが溝１２１　のまわジに
残ることとなる。次に、硝酸とフッ酸の混合液により溝
内面のンリコン基板表面ｉ　５００Ａ程度エツチングし
た後、熱酸化によジ溝１２１　の内面に厚さ３００〜５
００Ａのシリコン酸化膜１５１　全形成し、さらに厚さ
１０００〜１５０ＵＡのシリコン窒化膜１６１　を堆積
する（第５図（Ｃ））。

以下、第５図■）以降の工程については、第１スにおけ
る■−■断面に相当する図上各図左方ぐこ「１」の枝番
号を付して示し、ｊｌ−ＰＩＩ断面を′こ相当する図を
各図右方に「２」の枝番号を付して示す。

そこで、次にレジスト１８全厚さ１．５〜２μｍ程度塗
布し、符１２１　？埋込む。次いで、レジストエツチン
グに対して耐性のりる材料、例えば室温程度の低温で膜
堆積が可能な電子サイクロトロン共鳴凰プラズマ付着法
により形成したシリコン６　化膜１７０　’ｚ厚さ０．
１〜０．３　μｍ　８に’ＦＡ’ｎし、さらにレジスト
１８０　μｍ布してノくターニングに施す（第５（２）
（至））。このノ（ターニングは、溝１２１ならびに第
１図および第２図に示した領域１４′以外の部分が露出
するように行なう。

次に、パターニングしたレジス）１８０Ｔｈマスクとし
てシリコン酸化Ｍ１γ０　　’ｔ−ＣＦ、ガスおよび水
素ガスを用いたＲＩＥ法によってエツチングし、次いて
、残ったシリコン酸化膜１７０　をマスクにレジスト１
８を酸素ガス音用いたＲＩＥ法によりエツチングする。

さらにシリコン酸化膜１７０？除去した後、レジスト１
８をマスクにシリコン窒化膜１６１　をプラズマエツチ
ング法によりエツチングする（第５図（ト）〕。

このようにシリコン酸化膜１７０　およびレジストｉａ
ｏ’ｔ−用いる代りに、はじめから酸素プラズマに耐性
を有するレジ゛スト、例えばシリコン含有のＳＮＲ’に
レジスト１８上に形成し、上述したように溝１２１　お
よび領域１４′以外の部分が露出するようにパターニン
グした後、これをマスクとしてレジスト１８をエツチン
グしてもよい。

次いで、レジスト１８を除去した後、ＲＩＥ　法によっ
て溝１２１　の底面およびシリコン酸化膜１γの上部の
シリコン窒化膜１６１　およびシリコン酸化膜１５１　
を除去する。次に、シリコン酸化Ｂ１γをマスクにして
再びＣＢｒＦ５ガス？用いｆＣＲＩＥ法により７リコン
基板１乞エツチングし、深さ２〜５μｍ８度の溝１２’
ｉ形成する。

次に、硝酸とフッ市の混合液により溝１２内面のシリコ
ン基版表面’ｋ　５００Ａ程度エツチングし次後、セル
間のチャネルカントとしてｐ形不純物例えばホウ素をイ
オン注入し、ｌ！１２の底部にｐ＋ｒｃ！２０を形成す
る（第５Ｉ：Ａ［Ｆ］））。この溝底部のチャネルカッ
トは、溝側面でのチャネルカットが完全でろれば必ずし
も必要ではないが、設けておく方がより確実でるる。

次に、シリコン酸化膜１７およびシリコン窒化膜１６１
　？マスクとして熱酸化法にエフ厚さ１０００〜３００
０Ａのシリコン酸化膜４０？形成する（第５図（Ｇ）　
）。

次にシリコン窒化膜１６１　およびシリコン酸化膜１５
１　？除去し、全面にリンまたはヒ素２１０１９〜１０
２０口４の濃度でドープしたシリコン薄膜そ厚さ２００
０〜７０００Ａ程度堆積する。　このシリコン薄膜は単
結晶でも多結晶でもめるいはアモルファスシリコンでも
よい。要に、第２図に示したｎ＋拡散！６２．６−３に
対して良好なコンタクトか得られる導電体であればよく
、シリコンの代ｐに例えばタングステン、モリブデン等
のり７ラクトリーメタルまたはそのシリサイド等を用い
てもよい。本実施例ではＣＶＤ法により堆積した多結晶
シリコ／を用いた。次いで、ＣＦ４ガス　および酸素ガ
スを用いた平行平板型プラズマエツチング装置により上
記シリコン薄膜をエツチングし、溝１２の側壁にのみシ
リコン薄膜１３全残す。残った溝を１２２　とする（第
５図（８）。

次に、レジストを厚さ１．５〜２μｍ程度塗布し、溝１
２２１に埋込む。次いで散索プラズマに耐性のめるレジ
ストとして例えばシリコン含有のＳＮＲ’ｅ上記レしス
ト上に形成する。ＳＮＲ’を第３図に示した領域１４が
露出するようにパターニングした後、当該ＳＮＲ’にマ
スクに上記レジスト金酸素ガスを用いたＲＩＥ法により
エツチングし、領域１４の溝１２２を露出させる。次に
、ＣＦ４ガス＋＞ｒ７ｆ醗壱づズｉ田１ハ今７°丹デブ
〒・ソキソ〃装置により、領域１４で露出したシリコン
薄膜１３をエツチング除去する。

なお、上記パターニングの際、下層との合わせ精度に余
裕をもたせるため、溝に壬直な方向のバタン長は溝の幅
より長くしてもよい。

次に、熱酸化法によりシリコン薄膜１３の表面に厚さ１
００〜５００Ｘ８度のシリコン酸化膜からなる絶縁体薄
膜２？形成し、さらに、全面にリンまたはヒ素”（１０
ｃｒｔ　　　以上にドープしたシリコン薄膜を厚さ３０
００〜１００００Ａ　８度堆積し、溝１２２　を完全に
埋込む。一方、酸化の際の熱処理によりシリコン薄膜１
３から領域１４′ヲ通してシリコン基板１にｎ形不純物
が拡散し　ｎ　＋拡散層６３が形成される。次いで、Ｃ
Ｆ４ガスおよび酸素ガス？用いたプラズマエツチング法
置により上記シリコン薄膜？二ツテングレ、溝１２２　
内にのみシリコン薄膜からなる導電体薄膜３全残す（第
５図（■））。この導電体薄膜３も前記シリコン薄膜１
３と全く同様で、本英九例でにＣＶＤ法により堆積した
多結晶シリコンを用いたが単結晶またはアモルファスシ
リコンでもより、ツらに、シリコンの代りにタングステ
ンるるいはモリブデン等の金属またはそのシリサイド等
？用いてもよい。

また、これらキャパシタの上下電極となる両導電体薄膜
間の絶縁体薄膜２として、本寅施例ではシリコン薄Ｍ１
３’に熱酸化することにより形成したシリコン酸化膜を
用いたがこれに他の方法、例えばＣＶＤ法により形成し
たものでもよく、他の絶縁体、例えばシリコン窒化＆’
に用いてもよい。あるいは、下部電極となるシリコン薄
膜１３に相当する４電体層として金属を用いた場合には
、次のような方法？とることもできる。すなわち、轟該
金属庖？形成後、その表面を欧化しておく。これにより
、その後、上部電極となる導電体薄膜３としてシリコン
薄膜を形成した後に熱処理丁れば、金属部化膜の金属に
シリコンが置換してシリコン酸化膜が形成される。

次に、シリコン酸化膜１７を除去した後、熱酸化法によ
りシリコン薄膜からなる導電体薄膜３の表面に厚さ２０
００〜５０００Ａ　　のシリコン酸化膜９０全形成する
（第５図（Ｊ））。

最後に、シリコン窒化膜１６およびシリコン酸化膜１５
’に除去して、溝内に素子間分離用Ｐ３緑膜とキャパシ
タと七埋込んだ構造が完成する（第５図■〕。以下、ト
ランスファゲートおよびビット線を形成する方法は公知
の技術をその１ま利用でき、第１図ないし第４図に示し
たメモリセル全製造することができる。

次に、溝ｌｔ１　壁のチャネルカットの方法について説
明する。先にも述べたように、１０１７ｃ！ｎ′程度の
高濃度シリコン基板１全用いることができれば、チャネ
ルカットは必要でない。しかし、一般には基板濃度が高
くなるとｐｎ接合耐圧の低下やトランジスタのしきい値
の制御が困難になるなどの不都合を生じるために、シリ
コン基板１の不純物濃度は通常１０１５〜１０１６ｃｒ
ｎ−３程度でるる。また前記■のように素子形成前に予
めメモリセル領域に高濃度層を形成しておけば、それ以
上特別なチャネルカット工程は必要でない。しかし、そ
の他の場合には、第５図で説明したような素子形成工程
中に、さらに溝側壁のチャネルカット工程を含めなけれ
ばならない。

まず、第６図を用いて溝内壁全体に高濃度ＡＩ’に形成
する場合（前記２）の方法〕の一例を説明する。

第５図（Ｄの工程まで行なった後、緩衝フッ酸液により
表面に露出したシリコン酸化膜１５１　を除去した後、
ｐ形不純物、例えばホウ素を含むシリコン酸化膜１５２
を堆積する。次に熱処理上行ないシリコン酸化膜１５２
中のｐ形不純物？溝１２内壁のシリコン基板中に拡散さ
せてｐ一層２１を形成する（第６図（Ａ））。次に緩衝
フッ酸液でシリコン酸化膜１５２を除去して、以後第５
図（Ｑ以降の工８を行なう。

次に、第７図および第８図４用いて、ｎ＋拡散層６３よ
り深い位置まで高濃度層全形成する場合（前記■の方法
）の例金説明する。

第５図（Ｂ）までの工程全路えた後、ｐ形不純物、例え
ばホウ素全イオン注入する。このイオン注入（は、注入
エネルギーを変えて２段以上行うのが効果的である。例
えば、ホウ素全エネルギー５０ｋｅＶと　１００ｋｅＶ
　で２段で注入すると、深さ０．４μ程度までｐ”烏２
２を形成することができる。１層２２にイオン注入およ
びそれに引き続くアニールによって、シリコン酸化膜１
７、シリコン屋化膜１６およびシリコン酸化膜１５の３
層膜′Ｄユらなるマスク下にまで張り出して形成される
（第７図囚〕。その７’Ｃめ第５図（０から卸の工程で
溝１２を形成した場合、溝側壁上部にｐ＋暦２２が残さ
れる（第７図山））。

また、もう一つの方法として第５図（Ｂ）までの工程？
終えた後、例えばホウ素’！に５０ｋｅＶ　　のエネル
ギーでイオン注入する。次に第５図（Ｃ）に示したよう
に溝１２１　全形成し、シリコン酸化膜１５１を形成し
た後再びホウ素を例えば５０ｋｅＶ　のエネルギーでイ
オン注入しｐ＋層２３全形奴する（第１０図）。以下、
第５図（Ｑ以降の工８盆行なう。

なお、以上のｐ＋層は高？ａ度といっても１０１７Ｃ’
！ｎ−３の程度であって、ソース・ドレインとしてのｎ
＋拡散屓の不純物０度（１０ｃ７＋＋　　以上）よりも
十分低いため、ｎ＋拡散層形成の際に特に問題となるこ
とはない。

〔発明の効果〕

以上説明したように、本発明によれば、素子間分離部お
よびキャパシタ部？メモリセルの周辺に形成した例えば
＠１．５μｍ以下の溝の内部に形成することにより両者
の領域？平面的に著しく縮小できる。

のみならず、各キャパシタは溝の内面に形成した絶縁体
薄膜によって相互に分離されているため、隣り合うセル
間でのビット情報の干渉を防止でき、一層の高′２！度
化が可能でるる。

さらに、溝が、分離部及びキャパシタ部の形成工程によ
り埋込まれ、平坦化されるため、ワード線を形成するこ
とが容易になる。

しかも、セルの基本構成としては隣接する１対のメモリ
セルが１個のコンタクトホールを共有する構成をとるこ
とから、さらに高密度化に有利となっている。

結局、本発明によれば、セル部全体として飛躍的な面積
縮小が達成でき、超高密度なメモＩＪ　ｉ実現すること
ができる。

【図面の簡単な説明】

第１図は本発明の一笑薙仇であるｌＴｒ形ｄＲＡＭセル
の平面図、第２図はそのＩＩ−ｎ断面図、第３図は同じ
＜１ｌｌ−ｆｉｌ断面図、第４図（は同しく■−■断面
図、第５図に本発明によるＩＴｒ形ｄＲＡＭセルのキャ
パシタおよび分離部形＃：までの製法の−例金示す工程
断面図、第６囚、第７図および第８図は溝側壁チャネル
カットの工程全説明するための断面内、第９図および第
１０図は従米０１Ｔｒ形ｄＲＡＭセルの平面図そのＸ−
Ｘ断面図でめる。 １＠・０・ｐ形シリコン基板、２１ＩＩＩ・・第２の絶
縁体ｇ膜、３・・・・第２の４電体薄膜、Ｔ・　・　・
　・ゲート絶縁膜、　８　・　・　・　・ゲート電極（
ワード線）、１０・・−・ビットａ、１１・・・・ビッ
ト線コンタクトホール、１２０争・ＩＩ溝、１３・・・
・シリコン薄膜（第１の導電体薄膜）、１４・・・・１
対のメモリセルの境界部（ζ相当する第２の所定領域、
１４′　・・・・第１の絶縁体薄膜の開口部に相当する
第１の所定領域、４０・・・・シリコン酸化膜（第１の
絶縁体薄膜）。 特許量ｌユ人　　日本電信電話公社 式　理　人　　山バ１政樹（ほか１名）第９図 第１０図 手続補正書慟蓮 １、事件の表示 昭和５９年　特　許　願第２０９７８９号２、発明の名
称 半導体メモリおよびその製造方法 ３、補正をする者 事件との関係　　　　　　特　　許　出願人名称（氏名
）　　（４２２）　Ｂ本電信電話公社６、補正の対象 （１）明細書第６頁第２０行〜第７頁第２行のｒ’ｌ’
ｅ−ｃｈｎｉｃａｌ・・・、１９８３Ｊを次の通り補正
する。 「テクニカル・ダイジェスト・オプ１９８３インターナ
ショナル・エレクトロン・デバイセズ・ミーティング、
第３１９〜３２２頁、１９８３年（Ｔｅｃｈｎｉｃａｌ
　Ｄｉｇｅｓｔ　ｏｆ　１９８３　Ｉｎｔｅｒｎａｔｉ
ｏｎａｌＥｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　Ｍｅｅｔ
ｉｎｇ　＋　ｐｐ　３１９−３２２．１９８３）」 （２）　　回書同頁第１４〜１６行のｒ　ＩＥＥＥ・・
・。 １９８４Ｊを次の通り補正する。 ［アイ・イー・イー・イー・トランザクションズ・オン
・エレクトロン・テハイセズ、ＥＤ−３１巻第６号、第
７４６〜７５３頁、１９８４年（ＩＥＥＥ　Ｔｒａｎｓ
ａｃｔｉｏｎｓ　ｏｎ　ＥｌｅｃｔｒｏｎＤｅｖｉｃｅ
ｓ＋ＶＯ１，ＥＤ−３１，Ｎ［１６，ｐｐ、７４６−７
５３．１９８４）ｊ以上

Claims (2)

【特許請求の範囲】
1. （１）メモリセルが１個のトランジスタと１個のキャパ
   シタとからなるかつ１対のメモリセルが１個のビット線
   コンタクトホールを共有する半導体メモリにおいて、上
   記１対のメモリセル周辺部の半導体基板に溝を有し、か
   つこの溝内面を、各メモリセルにおいてゲート電極に対
   し上記ビット線コンタクトホールと反対側に位置する一
   部に開口部を残して第１の絶縁体薄膜で覆つて素子間分
   離部とするとともに、この第１の絶縁体薄膜の表面の１
   対のメモリセルの境界部を除く所定領域上に積層しかつ
   上記開口部において露出した半導体基板に接触する第１
   の導電体薄膜と、この第１の導電体薄膜の表面に積層し
   た第２の絶縁体薄膜と、少なくともこの第２の絶縁体薄
   膜に積層し溝を埋込むように形成した第２の導電体薄膜
   とによつてキヤパシタを構成したことを特徴とする半導
   体メモリ
2. （２）半導体基板表面に１個のビット線コンタクトホー
   ルを共有する、それぞれ１個のトランジスタおよび１個
   のキャパシタからなる１対のメモリセルを形成する半導
   体メモリの製造方法において、上記１対のメモリセル形
   成領域の周辺部の半導体基板に溝を形成する工程と、こ
   の溝内面に、第１の所定領域を除いて選択的に第１の絶
   縁体薄膜を形成する工程と、この第１の絶縁体薄膜の表
   面に積層し、かつ上記第１の所定領域において上記半導
   体基板に接触させて第１の導電体薄膜を形成する工程と
   、この第１の導電体薄膜の第２の所定領域を除去し当該
   領域に上記第１の絶縁体薄膜を露出させる工程と、第１
   の導電体薄膜の表面に積層する第２の絶縁体薄膜および
   少なくともこの第２の絶縁体薄膜に積層する第２の導電
   体薄膜を形成して溝を埋込む工程とを含むことを特徴と
   する半導体メモリの製造方法。