JPH01123462A - 半導体メモリの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体メモリに関し、更に詳しり！マＤＹＮＡ
ＭＩＣＲＡＮＤＯＭ　　ＡＣＣＥＳＳＭＥＭＯＲＹ　＜
以下、ＤＲＡＭと称ｔ）方式の記憶容量セルからなる半
導体メモリに関するものである。

（ロ）従来の技術 高集積化の先端を走るＤＲＡＭはここ３年内に４倍の割
合で記憶容量が増大し、現在は２５６Ｋｔｌ（キロ・ピ
ット）ＤＲＡＭ、１Ｍｂ　　（メガ・ビット）ＤＲＡＭ
が主として生産されており、４ＭｂＤＲＡＭの開発力が
進められている。今後さらに１６Ｍｂ　、　６４Ｍｂと
順次容量が増加して行くと予想される。現在生産されて
いるＤＲＡＭではトランジスタ（パストランジスタ）゛
およびコンデンサが各１個からなるメモリセルによって
１ビットを記憶している。現在開発されている４Ｍｂ　
ＤＲＡＭでは１セルの面積が約１０μｍ２程度となって
おり、記憶容量の増加とともに、５μｍ２（１６Ｍｂ　
）　。

２．５μｍ２（６４Ｍｂ）とセルが縮小されていく。し
かしながら放射線によるソフトエラーを防止するために
、セル中の容量に蓄積される電荷は２００ｆｃ（フェム
ト　クーロン）以上必要であり、１セルあたり４０ｆ　
Ｆ　（フェムト　）？ランド）程度の容量を維持する必
要がある。

４Ｍ１ｌ　ＤＲＡＭではシリコンウェハ面上で上記容量
を確保するのは不可能となっており、シリコンウェハ面
に形成された深さ２漕から８）ａの溝（トレンチ）の内
部に容量が形成されている。このようにトレンチを利用
した多数のＤＲＡＭセル構造が提案されている。

（ハ）発明が解決しようとする問題点 一般に、ＤＲＡＭメモリセルの設計においては、セル内
のパストランジスタの特性やセル間の絶縁特性をそこな
わず、限られた表面領域内で、できるだけ多くの容量を
確保する必要がある。そして、容ａを増すためには、電
極間の誘電体を薄くしたり、高誘電率を有する材料を用
いることによって、単位面積当りの容量を大きくする方
法も考えられるが、現在のところＳｉＯ２膜又は５ｉｆ
ｔ／５ｔＢＮ＊Ｗ！合膜しか利用の目処が立っておらず
、信頼性の点から、厚さも５ｉｏｔ膜換算で１００人程
０が限界となっている。従ってキャパシタ（コンデンサ
）の単位面積当りの容量は３．５ｆ　Ｆ／μ−程度であ
って、４０ｆ　Ｆの容量を確保するためには１１．４μ
ｍ２程度の電極面積を有するキャパシタを形成する必要
がある。

１０μｍ２程度の表面領域しか持たないセル内に、１０
μｙｎ’以上の［ｉ面積を有するコンデンサを形成する
ために、各種のセル構造が提案されている。

すなわち、トレンチ下部にキャパシタを形成し、トレン
チ上部に縦型のパストランジスタを形成したトレンチト
ランジスタセル（ＴＴＱ）と呼ばれるセル構造が提案さ
れている（１９８５年１２月ＩＥＥＥ　　ＩＥＤＭ予稿
Ｐ　７１４）。このセル構造では、パストランジスタや
ビット線コンタクトホールのための面積が不要なうえ、
パストランジスタの短チヤネル効果、狭チャネル効果の
影響を受けにくかったり、トレンチ間のバンチスルーの
心配がなく、かつα線によるソフトエラーに対し、耐性
が高い等のメリットがあるが、反面、コスト高なＰ／Ｐ
’エビウェハを使う必要があり、しかもこのウェハ上に
非常に深いトレンチを形成する必要があったりして作製
工程が非常にＷＩ雑であるとともに、容品部の絶縁膜の
信頼性を向上する１／２ｖＣＣ構成をとれない等の短所
がある。

また、埋込型蓄積電極セル（ＢＳＥ　：　Ｂｕｒｉｅｄ
３ｔｒａｇｅ　　［：Ｉｅｃｔｒｏｄｅ　　Ｃｅ１ｌ　
）と呼ばれる構造のものが提案されている。（１９８５
年１２月、ＩＥＥＥ　　ＩＥＤＭ予稿Ｐ　７１０）。こ
のセル構造では、キャパシタとパストランジスタは同一
平面内に形成されているが、上記ＴＴＣと同様Ｐ／Ｐ’
エビ基板を使用しているため、キャパシタ間の相互作用
がなく、かつα線耐性が高い等のメリットを有する反面
、コスト高になったり、１／２　Ｖｃｃ構造が使えない
等のデメリットを有するとともに、ＴＴＣに比べ作製工
程は単純となるがキャパシタとして利用できる領域が非
常に狭いため、１６Ｍｂ。

６４Ｍｂといった集積度の向上には対応できないと考え
られる。

以上の様にＴＴＣやＢＳＥはＰ／Ｐ◆エビ基板を用い、
基板の８１部分をキャパシタのプレート電極を用いるた
めに、キャパシタ間の相互、作用が無視でき、α線耐性
が高い等のメリットはあるが、コスト高になったり、１
／２Ｖｃｃ構成をとれない等のデメリットがある。又、
これらセルではセルの中心部にキャパシタ用トレンチが
位置し、その外側を絶縁分離領域が囲む構造となってい
るため、セルの周面長に比ベキャパシタ用トレンチの周
囲長が短くトレンチ内の容量を大きくする上では非常に
不利なものとなっている。また、後のプロセスでの必要
上、トレンチの側壁はある程度傾きをもつ必要があり、
トレンチが先細りとならざるを得ない。その結果、この
構造では、トレンチ側面積はトレンチが深くなってもあ
まり増加せず、トレンチの深さの割に容量は大きくなら
ない。

従って、限られた面積内でできるだけ大きな容量のキャ
パシタを形成するためには、トレンチの周囲長をできる
だけ長くする必要があり、セルの周囲にトレンチを形成
し、セル分離領域とキャバシタ領域をトレンチ内に形成
してしまう方法が有利である。

この種のものとして溝掘り分離形セル（ＦＣＣ：Ｆｏｌ
ｄｅｄ　　　Ｃａｐａｃｉｔｏｒ　　Ｃｅ１ｌ　　、　
　１９８４年１２月ＩＥＥＥ　　ＩＥＤＭ予稿Ｐ　２４
４）が提案されている。この構造ではキャパシタ部の周
囲長はＢＳＥと大差はないがトレンチの先細りのため、
深くなる程側面積が増加するメリットがある。しかし、
トレンチ底部でのセル間の分離方法、トレンチ側壁への
不純物導入方法等のプロセス上の問題点とともに、α線
耐性がＢＳＥに比べ弱いという問題点がある。

また、第５図に示すように、アイソレーションを兼ねた
縦型キャパシタセル（ＩＶＥＣ：Ｉｓｏｌａｔｉｏｎ−
ｍｅｒｇｅｄ　　Ｖｅｒｔｉｃａｌ　　Ｃａｐａｃｉｔ
ｏｒ　　Ｃｅ１ｌ　）と呼ばれる構造が提案されている
（　１９８４年１２月１ＥＥＥ　　ＩＥＤＭ　　予ＩＰ
　２４０）。第５図において、シリコン基板（４１）の
メモリセル領［（４２）（４２’　）を取囲むように形
成されたトレンチ（４３）（４３’　）　　（４３″）
内に、絶縁膜（Ｓ！０２膜）（４４）　　（４４’　）
　　（４４“）を介してパストランジスタのドレイン領
１ｉｉ！　＜４５）　　（４５’　　）と接続したキャ
パシタ電極（４６）　　（４６’　）が形成されている
。さらにキャパシタ電極（ドープ多結晶シリコン）（４
６）　　（４６’　）はキャパシタ絶縁膜（ＳｉＯｚｇ
り（４７）　　（４７’　　）を介してプレート電極（
ドープ多結晶シリコン）　　（４８）　　（４８’　）
　　（４８″）に接している。（４９）　　（４９’　
）はパストランジスタのゲート電極となるワード線、（
５０）　　（５０’　）はパストランジスタのソース領
域、（５１）は層間絶縁膜、および（５２）はソース領
域（５０）　　（５０’　）と接続するビット線である
。

このＩＶＥＣセルでは、キャパシタがセル外周に配置さ
れているため、キャパシタの周囲長が長くとれ、キャパ
シタ容置を大きくする上では非常に効率が良い。また、
キャパシタが絶縁膜で分離されているため、セル間の干
渉が少ない。さらにキャパシタ電極が薄膜で形成されて
いるため、α線耐性も高い。しかしながら、パストラン
ジスタ側面に絶縁膜を介して、キャパシタ電極が配置さ
れているため、キャパシタ電極が高電位にありビット線
が低電位にあるときには、パストランジスタ側面にチャ
ネルが形成され、パストランジスタがリークする可能性
がある。ＩＶＥＣセルは上述のように優れた特性を有し
ているが、１６Ｍｂ　、　６４Ｍｂと高集積化して行く
上で、パストランジスタのリークが最も大きな問題点で
ある。

本発明は、メモリセルが１つのコンデンサと１つのトラ
ンジスタからなるＤＲＡＭにおいて、メモリ容量を大き
くしてもトランジスタのリークを防止できる半導体メモ
リを提供することを目的の一つとするものである。

（ニ）問題点を解決するための手段 本発明は、半導体基板上に、１つのコンデンサと１つの
トランジスタとから構成され、１ビットを記憶するメモ
リセルを複数個有し、かつ各メモリセルのトランジスタ
が上記半導体基板表面上に形成され：更に、各トランジ
スタの一方端子が共通配線部にて共通接続され、一方、
そのコンデンサが、上記トランジスタの外周部に沿って
上記半導体基板を溝状に掘り込むことにより形成された
トレンチ内に配設された半導体メモリにおいて、上記コ
ンデンサが、トレンチ内壁全面部に、この内壁とは第１
絶縁膜を介して配設され各メモリセルの共通配線に接続
される第１電極と、この第１電極とは第２絶縁膜を介し
てこの第１電極を覆うように配設され上記トランジスタ
の他方端子に接続される第２電極とからなる半導体メモ
リ。である。

すなわち、本発明は、コンデンサを半導体基板上のメモ
リセル領域の外周に形成したトレンチ内に構成し、メモ
リセル領域内に形成したトランジスタの側面に第１絶縁
膜を介して第１電極を配設し、かつトランジスタの他方
端子に接続する第２電極を第２絶縁膜を介して第１電極
を覆うように配設したものである。

本発明における半導体基板としては、材質がシリコンや
ガリウム砒素、インジウムリンからなるものが挙げられ
、好ましくはｎ型あるいはｎ型のものが使用される。

本発明におけるトレンチにおいて、開口部は１．５〜０
．４４のものが好ましく、１．０〜０．５膚がより好ま
しい。また、深さは２〜６４が好ましく、３〜５）ａが
より好ましい。さらに、トレンチは先細りの構造を有す
るものであり、その傾頭角は１′〜５″が好ましく、３
６がより好ましい。

また、トレンチの周囲長は２〜１０４が好ましく、略５
虜がより好ましい。

本発明におけるメモリセルは、１セル当り２．５〜１０
μｍ２の面積を有するものが好ましく、略５μｉのもの
がより好ましい。そして、本発明では、コンデンサの単
位面積当りの容量を１．５〜７ｆ　Ｆ／μｍ２にでき、
４０ｆＦ／μｉの容量を確保するのに５〜２７μｍ２の
電極面積を有するコンデンサを形成でき、蓄積される電
荷は８０〜２００ｆｃである。

本発明における第１．第２絶縁膜としては、材質がＳ！
０２や３ｉ３Ｈａ等のものが挙げられる。

そして、膜厚は、第１絶縁膜では５００〜１５００人が
好ましく、１０００人がより好ましく、第２絶縁膜では
５０〜２００人が好ましく、　１００人がより好ましい
。

本発明における第１および第２電極は、薄膜のリンドー
プ多結晶シリコンや砒素ドープ多結晶シリコン等からな
るものが挙げられる。

特に、第２電極の膜厚は、０．０５〜０２．渚が好まし
く、これによりα線によるソフトエラーに対しても高い
耐性を維持できる。

本発明における共通配線部としては、材質としてアルミ
ニウム・シリコン・銅合金やタングステンシリサイド等
からなるものが挙げられる。本実施例では第２電極とト
ランジスタの他方端子の接続が、上記共通配線部と同一
材料によって形成されてなるものである。

（ホ）作用 上記構成により、コンデンサを半導体基板上のメモリセ
ル領域の外周に形成したトレンチ内に購成し、メモリセ
ル領域内に形成したトランジスタの側面に第１絶縁膜を
介して第１電極を配設し、かつ第２電極を第１電極を覆
うように第２絶縁膜を介して配設したことから、第２電
極が共通配線部より高電位の時でも、常に、トランジス
タ側面にチャネルが形成されるのを抑制でき、これによ
りトランジスタがリークするのを防止し得るとともに、
コンデンサの周囲長が長く取れるので、メモリセルの面
積を小さくしても容量を大きくできる。また、各コンデ
ンサが第１絶縁膜にて絶縁分離されているので、メモリ
セル間の干渉を防止できる。さらには、第２電極が薄膜
で形成されているため、α線によるソフトエラーに対し
ても高い耐性が期待され得る。

（へ）実施例 以下本発明の実施例を図面にもとづいて説明する。なお
、本発明はこれによって限定されるものではない。

第１図は本発明の第１の実施例を示し、１６ＭビットＤ
ＲＡＭ用のメモリセルに適用したものである。

第１図（９）および第２図において、メモリセルは、１
つのコンデンサ（Ｃ）と１つのｎチャネルＭＯＳトラン
ジスタ（パストランジスタ）　（Ｔ）からなり、１ビッ
トを記憶する。

トランジスタ（Ｔ）はｐ型シリコン基板（１）上に８１
０２からなるゲート酸化膜（９）を介して配設され、リ
ンドープ多結晶シリコンとタングステンシリサイドの２
層膜からなるワード線としてのゲート電極色と、砒素拡
散層からなるソース（ソース領域）αυおよび砒素拡散
層からなるドレイン（ドレイン領域）■とからなる。

一方、コンデンサ（Ｃ）はメモリセル領域の外周部に沿
って溝状に掘り込まれたトレンチ［Ｆ］内に形成されて
おり、トランジスタ（Ｔ）の側壁部は膜厚０．１／Ｊの
５１０２膜（第１絶縁膜）（４）を介してリンドープ多
結晶シリコン薄膜からなる第１電極としてのキャパシタ
プレート電極（以下、プレート電極と称す）（５）で覆
われている。すなわち、トレンチには傾斜角３°を有す
る先細りの形状で、Ｓ！０２膜（４）がトレンチ内壁全
面にわたり形成され、さらに、このＳ！Ｏｚ膜（４）を
介してプレート電極（５）が形成され、このプレート電
Ｆｉ＋５１よりは更ニ内方ＧｃＩＩ！厚０．０１５ｆｉ
ＩＲ（７）Ｓｉ　０２　ｇ！（第２絶縁膜）（６）を介
してリンドープ多結晶シリコン薄膜からなる第２電極と
してのキャパシタｆｆｉ　ｅｉｌｉ　＋７１が形成され
ている。このキャパシタ電極は０．１膚の膜厚を有し、
これによりα線によるソフトエラーに対しても高い耐性
を維持できる。

トランジスタ（Ｔ）のソース（１１）はビット線として
の共通配線部（１４）を介して複数のメモリセルに導通
しており、ａ５）はそのコンタクトホールである。

また、ビット線（１４）はアルミニウム・シリコン・銅
合金からなる。

さらに、キャパシタ電極（７）はトランジスタ（Ｔ）の
ドレイン０ｚにコンタクトホール（ト）を介してアルミ
ニウム・シリコン・銅合金により接続されている。

また、プレート電極５は複数のメモリセルにわたって、
固定電位供給線としての共通配線部を介して共通接続さ
れており（図示せず）、メモリセル＠域外で一定電圧が
印加されている。

次に製造方法について説明する。

まず、Ｐ型シリコン基板（１）表面を熱酸化し、５ｉＯ
ｚ薄膜！２）を形成した後ＬＰ（減圧）ＣＶＤ法で３ｉ
ＢＮａ＃膜（３）を堆積し、フォトリソグラフィー法に
よってレジストパターンを形成する。

前記レジストをマスクに両薄膜（２Ｊおよび（３）をエ
ツチングし、続いて基板（１）のトレンチエツチングを
行なってトレンチＤ″を形成し、レジストを剥離した後
、洗浄工程を経てトレンチ内壁へのボロン拡散を行なっ
た［第１図（ω参照Ｊ０続いてＬＰＣＶＤ法により全面
に５ｆＯ２膜（４）を堆積した後、エッチバック法によ
り、基板表面部の５ｉ０２膜を取り除き、トレンチ内壁
のみに５ｆＯ２膜（４）を残した［第１図（ｂ）参照〕
。さらに全面にリンドープ多結晶シリコン薄膜（５）を
堆積し、エッチバック法により基板表面部のシリコン薄
膜を取り除いた［第１図（Ｃ）参照］。さらに、３！３
Ｎｔ薄膜（３）をエツチング除去した後、前記多結晶シ
リコン膜（５）を熱酸化し、キャパシタ用の５ｉ０２膜
（６）を形成しリンドープ多結晶シリコン薄膜（刀を形
成した［第１図＋ｄ＞参照］。

次いで、ＲＩＥ法によりトレンチ側壁以外の多結晶シリ
コン（７）をエツチングし、トレンチ側壁にのみ多結晶
シリコン膜（７）を残した後、ＬＰＣＶＤ法により５１
０２膜（８）を堆積してトレンチ内を埋めた後、エッチ
バック法により基板表面のＳ！０２１１１を取り除いた
［第１図（ｅ）参照１．ソＬ。

て、基板表面のＳｉＯ２膜（２Ｊを剥離した後、熱酸化
法によりＳ！Ｏｚからなるゲート酸化膜（９）を形成し
た。さらに、このゲート酸化膜上にリンドープ多結晶シ
リコンとタングステンシリサイド２層膜を堆積し、これ
をエツチングしてゲート電極１ｏを形成した。次いで、
砒素のイオン注入を行った後、熱処理を附し、ｎチャネ
ルＭｏＳトランジスタのソース、ドレインとなるｎ＋拡
散層口υ［Ｆ］を形成した。その後、層間絶縁膜となる
ＢＰＳＧ（ボロン・リン・シリカ・ガラス）Ｉｌｌ（１
３）を堆積した［第１図＋ｆ＋参照］。

次に、ビット線■とパストランジスタ（Ｔ）のソース（
１１１を接続するコンタクトホール（１５１及びキャパ
シタ電極となるリンドープ多結晶シリコン（７１ｂパス
トランジスタ（Ｔ）のドレイン（１２１を接続するコン
タクトホール（１６）を開口し［第２図参照１、アルミ
ニウム・シリコン・銅合金を堆積し、パターン化した［
第１８（９）参照〕。この時、ピッ１−ラインパターン
は第２図に示すようにコンタクトホール（１５１を覆う
が、コンタクトホール（ト）はむき出しとなっており、
前記アルミニウム・シリコン・銅合金のエツチング時に
はビット線■からは切り離され、コンタクトホール下部
が前記合金で埋め込まれる構造となる。

以上のプロセスで形成されたメモリセルは１セル当り　
１，７５４Ｘ　３膚−５，２５μｍｔの面積を有し、最
小寸法は０．５４である。

本実施例で形成したトレンチＤの幅は開口部で１．０膚
であり、深さは３４、側壁の傾斜は約３″である。キャ
パシタ絶縁膜（６）の膜厚の測定は困難であるが、同条
件で形成されたプラナ−型キャパシタの容量評価より、
約１５０人程度と考えられる。

また、本実施例のメモリセル容置は４５ｆ　Ｆで、アス
ペクト比３の比較的浅いトレンチでありながら、非常に
大きな容量を実現できた。そして、メモリに蓄積された
電荷の保持時間は従来のブラナ−型キャパシタと同程度
であり、実用上不都合は生じない。

さらに、キャパシタ間のバンチスルー、リークについて
もまったく問題とならなかった。

このように本実施例のメモリセルでは、メモリセル領域
の外周に形成されたトレンチ内部において、セル内側に
Ｓ　ｉ　０２　！！（４１を介してプレート電極（５）
を配置し、さらにキャパシタ絶縁膜（６）を介してキャ
パシタＮ極（力を配置したので、パストランジスタ側面
は常にＳ　ｉ　０２１１！　（４）を介してプレート電
極（５）で覆われ、プレート電極（５）は少なくとも１
／２ＶＣＣ以下に保たれるため、側面チャネルの形成は
抑制され、セル設計マージンが非常に広くなる。すなわ
ち、メモリセル面積５．２５μｍ２以下、トレンチのア
スペクト比が５以下で１６Ｍｂ　ＤＲＡＭを形成できる
他、最小寸法を０．２５４程度に縮小すればメモリセル
を面積２．５μｍ１以下で構成できて６４Ｍｂ　ＤＲＡ
Ｍにも適用できるものである。さらに本メモリセルはセ
ル間の干渉、リーク等の問題が少なく、α線によるソフ
トエラーに対しても高い耐性が期待される。従っ・て今
後ＤＲＡＭを高集積化して行く上でその利用価値は高く
、多大の効果を奏するものである。

次に、１６Ｍｂ　ＤＲＡＭ用メモリセルに適用した場合
における本発明の第２の実施例を以下に詳述する。

本実施例におけるメモリセルの形成プロセスを第３図に
示す。上記第１の実施例では、メモリセル１個１個がト
レンチで分離されていたのに対し、本実施例では、隣接
する一組のメモリセルがピット線コンタクトを共有し、
組毎にトレンチで分離されている。なお、第３図には上
面側から見た製造工程説明図を示した。

第３図において、まず、ｐ型シリコン基板Ｃ２１１の表
面を酸化し、５ｉｓＮ−膜を堆積した後、レジストをマ
スクにシリコン基板Ｃ２１１をエツチングし、１４幅の
トレンチ弼を形成した。次いでトレンチ内壁ヘボロンを
拡散した［第３図（ω参照］。続いて５ｉ０２膜弼を堆
積し、エッチバックした後、プレート電極となるリンド
ープ多結晶シリコン（２勾を堆積し、エッチバックした
。これによりトレンチ内壁にのみ５ｉ０２膜と多結晶シ
リコンが形成される［第３図（ｂ）参照］。次いで前記
多結晶シリコン２４を熱酸化して５ｉ０２からなるキャ
パシタ絶縁膜固を形成し、キャパシタ電極となるリンド
ープ多結晶シリコン（ホ）を堆積した。セル表面の一部
に多結晶シリコンを残し、他の部分はＲＩＥ法により除
去した［第３図＜Ｃ＞参照］。ここで、第３図（Ｃ）に
おけるＡ−Ａ断面を第４図に示す。さらにレジストブＯ
セスを経て、側壁部の多結晶シリコン（至）の一部をエ
ツチング除去し、５ｉＯｚ膜を堆積した後エッチバック
を行ない、トレンチ内に５ｉ０２１Ｗ（２７）を埋込ん
だ［第３図（ｄ）参照］。基板表面のＳ！０２膜を剥離
し、熱酸化によりゲート酸化膜を形成し、リンドープ多
結晶シリコンとタングステンシリサイド２層膜を堆積し
、これをエツチングし、ワード線としてのゲート１１１
Ｍ（ハ）（ハ）を形成した。次いで砒素のイオン注入を
行ない、熱処理を附し、ｎチャネルＭＯＳトランジスタ
のソース、ドレイン領［（図示せず）を形成した。その
後層間絶縁膜となるＢＰＳＧ膜を堆積し、熱処理を加え
た後、アルミニウム・シリコン・銅合金のビット線用と
パストランジスタのソースを接続するコンタクトホール
ｒ３１）とキャパシタ電極（ホ）とパストランジスタの
ドレインを接続するコンタクトホール（ト）缶を開口し
た。さらにアルミニウム・シリコン・銅合金を堆積し、
ビット線用へ加工した。

この時コンタクトホール（ト）缶はビットラインパター
ンには含まれず、ビットラインから分離されるのは上記
第１の実施例の場合と同様である［第３図（ｅ）参照］
。

以上のプロセスで形成されたメモリセルは１セル当り　
１，７５　ＪＩＸ　２，２５漕＝　３．９４μｍ２の面
積を要し、最小寸法は０．５膚である。トレンチ開口部
は１．０膚、深さは５．０膚である。他のプロセス条件
は上記第１の実施例と同様であり、本実施例のメモリセ
ル容量は４０［Ｆであった。他の特性も上記第１の実施
例と同様優れており、本実施例によれば上記第１の実施
例よりさらに小チップで１６Ｍｔｌ　ＤＲＡＭを形成す
ることができる。

（ト）発明の効果 以上のように本発明によれば、１つのトランジスタを半
導体基板上のメモリセル領域内に配設し、１つのコンデ
ンサをメモリセル領域の外周に形成したトレイン内に配
設し、かつコンデンサ内の特、　定電極を絶縁膜を介し
てトランシタ側面より離れた特定領域に配設したので、
特定電極が共通配線部より高電位の時でも、常に、トラ
ンジスタ側面にチャネルが形成されるのを抑制でき、こ
れによりトランジスタがリークするのを防止し得るとと
もに、コンデンサの周囲長が長く取れるので、メモリセ
ルの面積を小さくしても言回を大きくできる。また、各
コンデンサが絶縁膜によって絶縁分離されているので、
メモリセル間の干渉を防止できる。さらには、特定電極
が薄膜で形成されているため、α線によるソフトエラー
に対しても高い耐性が期待され得る等の効果を有し、従
って、今後ＤＲＡＭの高集積化にともないその利用価値
はきわめて大なるものがある。

【図面の簡単な説明】

第１図は本発明の第１実施例を示すメモリセルの製造工
程説明図、第２図は上記実施例の要部説明図、第３図は
本発明の第２の実施例を示すメモリセルの製造工程説明
図、第４図は第３図（Ｃ）におけるＡ−Ａ断面図、第５
図は従来例を示すメモリセルの構成説明図である。 （１１Ｃ２１１・・・・・・ｐ型シリコン基板、（４）
＠・・・・・・ＳｉＯ２膜（第１絶縁膜）、（５１（２
４・・・・・・リンドープ多結晶シリコンからなるキャ
パシタ・プレート電極（第１電極）、（６）（ハ）・・
・・・・ＳｉＯ２からなるキャパシタ絶縁膜（第２絶縁
ｌｌ１）、 （刀（ト）・・・・・・リンドープ多結晶シリコンから
なるキャパシタ電極（第２電極）、 （１１１・・・・・・砒素拡散層からなるソース（一方
端子）、［Ｆ］・・・・・・砒素拡散層からなるドレイ
ン（他方端子）、■印・・・・・・アルミニウム・シリ
コン・銅合金からなるビット線（共通配線部）、 （１５１１１・・・・・・コンタクトホール（ソース・
ビット線）、色（ト）田・・・・・・コンタクトホール
（キャパシタ電極、ドレイン）、 Ｃ９弼・・・・・・トレンチ領域、（Ｃ）・・・・・・
コンデンサ、（Ｔ＞・・・・・・パストランジスタ。 第１図 （ｂ） 第１図 （ｄ） （ｅ） 第１　図 第３図 （ａ） コ□「 第３図 （ｅ）

Claims (1)

【特許請求の範囲】
1. １、半導体基板上に、１つのコンデンサと１つのトラン
   ジスタとから構成され、１ビットを記憶するメモリセル
   を複数個有し、かつ各メモリセルのトランジスタが上記
   半導体基板表面上に形成され、更に、各トランジスタの
   一方端子が共通配線部にて共通接続され、一方、そのコ
   ンデンサが、上記トランジスタの外周部に沿つて上記半
   導体基板を溝状に掘り込むことにより形成されたトレン
   チ内に配設された半導体メモリにおいて、上記コンデン
   サが、トレンチ内壁全面部に、この内壁とは第１絶縁膜
   を介して配設され各メモリセルの共通配線に接続される
   第１電極と、この第１電極とは第２絶縁膜を介して上記
   第１電極を覆うように配設され上記トランジスタの他方
   端子に接続される第２電極とからなる半導体メモリ。