KR20010017088A - 아날로그 커패시터의 콘택홀 형성방법 - Google Patents

Abstract

본 발명은, 아날로그 커패시터의 콘택홀 형성방법에 관한 것으로서, 트랜지스터와 같이 아날로그 커패시터를 형성할 때, 커패시터영역에 커패시터 트렌치를 갖는 소자분리막을 형성하고, 그 트렌치 내에 하부전극층/절연층/상부전극층으로 이루어진 커패시터를 함몰시켜 형성하므로 층간절연막을 적층한 후 메탈콘택홀의 단차로 인한 커패시터의 과도식각을 방지하여 소자의 전기적인 특성을 향상하도록 하는 매우 유용하고 효과적인 발명이다. 또한, 커패시터 콘택홀을 형성하는 데 있어, 높은 선택식각비(Etch Rate)를 요구하지 않으므로 로딩 이펙트(Loading Effect)에서 유리하고, 콘택홀의 균일도가 향상되어지며, 층간절연막을 적층한 후, 자연스럽게 트랜지스터 영역 및 커패시터영역의 높이 단차가 거의 일정하므로 CMP 연마공정을 진행하지 않아도 되는 장점을 지닌다.

Description

아날로그 커패시터의 콘택홀 형성방법 { Method For Forming The Contact Hole Of Analogue Capacitor }

본 발명은 콘택홀을 형성하는 방법에 관한 것으로서, 특히, 트랜지스터와 같이 아날로그 커패시터를 형성할 때, 커패시터영역에 커패시터 트렌치를 갖는 소자분리막을 형성하고, 그 커패시터 트렌치내에 하부전극층/절연층/상부전극층으로 이루어진 커패시터를 함몰시켜 형성하므로 층간절연막을 적층한 후 메탈콘택홀의 단차로 인한 커패시터의 과도식각을 방지하도록 하는 아날로그 커패시터의 콘택홀 형성방법에 관한 것이다.

일반적으로, 로직(Logic) 반도체소자에서 트랜지스터(Transistor)와 동시에 아날로그 커패시터(Analogue Capacitor)를 형성하는 공정을 진행할 때, 게이트전극의 폴리실리콘층을 아날로그 커패시터의 하부 전극층으로 이용하게 된다.

도 1(a) 내지 도 1(c)는 종래의 아날로그 커패시터를 형성하는 상태를 순차적으로 보인 도면으로서, 모스형 트랜지스터와 동시에 아날로그 커패시터를 형성하는 공정을 순차적으로 살펴보도록 한다.

도 1(a)에 도시된 바와 같이, 반도체기판(1)에 STI(Shallow Trench Isolation)공정으로 소자분리막(2)을 형성한 후에 게이트산화막(3)과 폴리실리콘층 (4)을 적층한 후에 마스킹 식각을 진행하여 트랜지스터의 게이트전극(A)과 커패시터(B)의 하부전극층(9)으로 사용하도록 한다.

그리고, 상기 게이트전극(A)의 폴리실리콘층(4)상에는 실리사이드층(5)을 형성한 후 게이트전극(A)의 양측면에 스페이서(6)를 형성하도록 한다. 그런 후에 계속하여 반도체기판(1)에 이온을 주입하여 소오스(Source)(7)/드레인(Drain)(8)영역을 형성하도록 한다.

그리고, 상기 아날로그 커패시터(B)의 경우에는, 절연층(10)과 상부전극층 (11)을 적층하여서 마스킹식각을 하여 최종적으로 아날로그 커패시터를 형성하도록 한다.

그리고, 도 1(b)에 도시된 바와 같이, 상기 결과물 상에 층간절연막(12)을 적층한 후 마스킹식각으로 게이트전극, 소오스(7) 및 드레인(8)에 연결되는 트랜지스터 콘택홀(13)과, 커패시터 영역에서, 커패시터(B)에 연결되는 커패시터콘택홀 (15)을 형성하도록 한다.

그리고, 도 1(c)에 도시된 바와 같이, 상기 트랜지스터콘택홀(13) 및 커패시터콘택홀(15)에 금속층을 매립시킨 후에 불필요한 부분을 식각하여 전기적으로 하부층과 연결되는 트랜지스터금속라인(16) 및 커패시터금속라인(17)을 형성하도록 한다.

그런데, 도 1(b)에 도시된 바와 같이, 상기 커패시터(B)의 상부전극층(11)과 게이트전극(A)의 소오스(7)/드레인(8)영역 간에 단차가 4500Å정도가 발생하고, 무려 2:1의 RIE비율 차이에 따라 식각시 커패시터콘택홀(15)은 이미 오픈되었음에도 불구하고, 트랜지스터콘택홀(13)을 통하여 소오스(7) 및 드레인(8)영역을 오픈시키기 위하여서는 과도식각(Over Etch)을 하게 되고, 그에 따라 커패시터콘택홀(15)에 서 노출된 커패시터(B)의 상부전극층(11)이 어택(Attack)을 받게 되어서 커패시턴스(Capacitance)값이 달라지는 문제점을 지니고 있었다.

즉, 재현할 수 있는 커패시턴스의 값을 확보할 수 없으므로 전체적으로 소자의 전기적인 특성에 영향을 미치고, 공정 마아진이 없어서 프로세스 윈도우 (Process Window)가 크지 않음에 따라 이러한 단차로 인하여 야기되는 로딩 이펙트(Loading Effect)에 의하여 선택도(Selectivity)를 높게 가져가야만 되고 과도식각(Over Etch)으로 인하여 누설전류 및 콘택저항에 영향을 미치므로 심하면 소자 동작을 페일(Fail)의 원인을 제공하는 문제점을 지니고 있었다.

본 발명의 목적은, 트랜지스터와 같이 아날로그 커패시터를 형성할 때, 커패시터영역에 커패시터 트렌치를 갖는 소자분리막을 형성하고, 그 커패시터 트렌치내에 하부전극층/절연층/상부전극층으로 이루어진 커패시터를 함몰시켜 형성하므로 층간절연막을 적층한 후 메탈콘택홀의 단차로 인한 커패시터의 과도식각을 방지하는 것이 목적이다.

도 1(a) 내지 도 1(c)는 종래의 아날로그 커패시터를 형성하는 상태를 순차적으로 보인 도면이고,

도 2(a) 내지 도 2(c)는 본 발명에 따른 아날로그 커패시터의 콘택홀 형성방법을 순차적으로 보인 도면이다.

*도면의 주요 부분에 대한 부호의 설명*

20 : 반도체기판 22 : 소자분리막

24 : 게이트산화막 26 : 폴리실리콘층

28 : 실리사이드층 30 : 스페이서

35 : 커패시터 소자분리막 36 : 커패시터 트렌치

38 : 하부전극층 40 : 절연층

42 : 상부전극층 50 : 층간절연막

52 : 트랜지스터 콘택홀 54 : 커패시터 콘택홀

이러한 목적은 반도체기판 상에 게이트전극과 아날로그 커패시터를 형성하는 반도체소자 제조공정에서, 상기 커패시터가 형성되는 부위에 커패시터 트렌치를 갖는 커패시터 소자분리막을 형성하는 단계와; 상기 커패시터 트렌치 내에 하부전극층, 절연층 및 상부전극층으로 적층된 커패시터를 형성하는 단계와; 상기 결과물 상에 층간절연막을 적층한 후에 마스킹식각으로 트랜지스터 콘택홀 및 커패시터콘택홀을 형성하는 단계를 포함하는 아날로그 커패시터의 콘택홀 형성방법을 제공함으로써 달성된다.

그리고, 상기 트랜지스터의 소오스 및 드레인과, 커패시터의 상부전극층 사이의 단차는 1500Å ∼ 3000Å인 것이 바람직 하다.

또한, 상기 커패시터 소자분리막의 커패시터 트렌치의 깊이는, 4000Å ∼ 6000Å인 것이 바람직 하다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.

도 2(a) 내지 도 2(c)는 본 발명에 따른 아날로그 커패시터의 콘택홀 형성방법을 순차적으로 보인 도면이다.

도 2(a)에 도시된 바와 같이, 반도체기판(20) 상에 게이트전극(A)과 아날로그 아날로그 커패시터(B)를 형성하는 반도체소자 제조공정에서, 상기 커패시터(B)가 형성되는 부위에 커패시터 트렌치(36)를 갖는 커패시터 소자분리막(35)을 형성하도록 한다.

그리고, 상기 게이트전극(A)의 게이트산화막(24) 및 폴리실리콘층(26)을 적층하면서, 커패시터 소자분리막(35)의 커패시터 트렌치(36)내에 폴리실리콘층(26)을 하부전극층(38)으로 형성하도록 매립한다.

상기 커패시터 소자분리막(35)의 커패시터 트렌치(36)의 깊이는, 4000Å ∼ 6000Å인 것이 바람직 하다.

그리고, 상기 게이트전극(a)에는 실리사이드층(28) 및 스페이서막(30)를 형성하도록하고, 커패시터트렌치(36)내에는 절연층(40) 및 상부전극층(42)을 적층하여, 하부전극층(38), 절연층(40) 및 상부전극층(42)으로 이루어진 아날로그 커패시터(B)를 형성하도록 한다.

도 2(b)에 도시된 바와 같이, 상기 결과물 상에 층간절연막(50)을 적층한 후에 마스킹식각으로 트랜지스터 콘택홀(52) 및 커패시터 콘택홀(54)을 형성하도록 한다.

그리고, 도 2(c)에 도시된 바와 같이, 상기 트랜지스터 콘택홀(52) 및 커패시터 콘택홀(54)내에 금속물질을 매립하여 마스킹식각으로 트랜지스터메탈라인(60) 및 커패시터메탈라인(62)을 형성하도록 한다.

이와 같이, 상기 트랜지스터의 소오스(32) 및 드레인(34)의 단차와 커패시터 (B)의 상부전극(8)의 단차가 1500Å ∼ 3000Å정도의 범위에서 형성되므로 상기 트랜지스터 콘택홀(52) 및 커패시터 콘택홀(54)의 과도식각(Over Etch)으로 인한 커패시터(B)의 파손을 방지하도록 한다.

상기한 바와 같이, 본 발명에 따른 아날로그 커패시터의 콘택홀 형성방법을 이용하게 되면, 트랜지스터와 같이 아날로그 커패시터를 형성할 때, 커패시터영역에 커패시터 트렌치를 갖는 소자분리막을 형성하고, 그 트렌치 내에 하부전극층/절연층/상부전극층으로 이루어진 커패시터를 함몰시켜 형성하므로 층간절연막을 적층한 후 메탈콘택홀의 단차로 인한 커패시터의 과도식각을 방지하여 소자의 전기적인 특성을 향상하도록 하는 매우 유용하고 효과적인 발명이다.

또한, 커패시터 콘택홀을 형성하는 데 있어, 높은 선택식각비(Etch Rate)를 요구하지 않으므로 로딩 이펙트(Loading Effect)에서 유리하고, 콘택홀의 균일도가 향상되어지며, 층간절연막을 적층한 후, 자연스럽게 트랜지스터 영역 및 커패시터영역의 높이 단차가 거의 일정하므로 CMP 연마공정을 진행하지 않아도 되는 장점을 지닌다.

Claims (2)

1. 반도체기판 상에 게이트전극과 아날로그 커패시터를 형성하는 반도체소자 제조공정에 있어서,

   상기 커패시터가 형성되는 부위에 커패시터 트렌치를 갖는 커패시터 소자분리막을 형성하는 단계와;

   상기 커패시터 트렌치 내에 하부전극층, 절연층 및 상부전극층으로 적층된 커패시터를 형성하는 단계와;

   상기 결과물 상에 층간절연막을 적층한 후 마스킹식각으로 트랜지스터 콘택홀 및 커패시터콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 아날로그 커패시터의 콘택홀 형성방법.
2. 제 1 항에 있어서, 상기 트랜지스터의 소오스 및 드레인과, 커패시터의 상부전극층 사이의 단차는 게이트 두께 만큼인 것을 특징으로 하는 아날로그 커패시터의 콘택홀 형성방법.