KR20030040919A - 반도체 소자의 트랜지스터 및 그 제조 방법 - Google Patents
반도체 소자의 트랜지스터 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20030040919A KR20030040919A KR1020010071584A KR20010071584A KR20030040919A KR 20030040919 A KR20030040919 A KR 20030040919A KR 1020010071584 A KR1020010071584 A KR 1020010071584A KR 20010071584 A KR20010071584 A KR 20010071584A KR 20030040919 A KR20030040919 A KR 20030040919A
- Authority
- KR
- South Korea
- Prior art keywords
- gate electrode
- source
- electrode
- auxiliary electrode
- drain
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims description 46
- 239000010410 layer Substances 0.000 claims description 33
- 230000008569 process Effects 0.000 claims description 32
- 238000003860 storage Methods 0.000 claims description 15
- 238000002955 isolation Methods 0.000 claims description 13
- 125000006850 spacer group Chemical group 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 5
- 239000011229 interlayer Substances 0.000 claims description 5
- 238000001020 plasma etching Methods 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 3
- -1 tungsten nitride Chemical class 0.000 claims description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims 1
- 238000007517 polishing process Methods 0.000 claims 1
- 230000008878 coupling Effects 0.000 abstract description 8
- 238000010168 coupling process Methods 0.000 abstract description 8
- 238000005859 coupling reaction Methods 0.000 abstract description 8
- 230000000694 effects Effects 0.000 abstract description 3
- 230000010354 integration Effects 0.000 description 4
- 238000005498 polishing Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000008570 general process Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/90—MOSFET type gate sidewall insulating spacer
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 트랜지스터 및 그 제조 방법 에 관한 것으로, 게이트 전극의 양 측면에 게이트 전극과 별개로 전압이 인가되는 보조 전극(auxiliary electrode)이 형성된 트랜지스터를 제조한다. 게이트 전극에 인가되는 전압에 따라 온/오프(On/Off)로 동작하는 트랜지스터에서, 본 발명의 트랜지스터는 온 동작시 보조 전극에 항상 고전압을 인가하여 디램(DRAM) 소자의 리프레쉬(refresh) 동작시 게이트 전극이 제로 볼트(0 V)가 되더라도 게이트 전극과 소오스/드레인과의 중첩되는 지역은 보조 전극에 의해 동일한 전압이 유지되므로 GIDL 전류가 발생되는 것을 방지할 수 있고, 게이트 전극이 계속 온/오프 되더라도 보조 전극이 항상 게이트 전극과 비트 라인 사이에서 일정 전압을 유지시키므로 실드 효과(shielding effect)로 인한 커플링 노이즈의 발생을 방지할 수 있는 반도체 소자의 트랜지스터 및 그 제조 방법에 관하여 개시된다.
Description
본 발명은 반도체 소자의 트랜지스터 및 그 제조 방법 에 관한 것으로, 특히 디램(DRAM) 소자의 리프레쉬(refresh) 동작 특성을 향상시키고, 커플링 노이즈(coupling noise)의 발생을 방지할 수 있는 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화 되어감에 따라 트랜지스터의 게이트 전극 폭 및 채널 폭은 좁아지고, 소오스 및 드레인의 깊이는 얕아지고 있다. 그럼에도 불구하고 고성능의 트랜지스터가 요구되고 있다. 또한, 반도체 소자의 고집적화로 셀의 비트 라인 콘택과 스토러지 노드 콘택을 패터닝함에 있어, 콘택의 크기와 콘택간의 간격이 매우 작기 때문에 각각의 콘택 패턴들을 개별적으로 정의(define)하기 어렵다. 이를 해결하기 위하여, 자기정렬콘택 식각 공정으로 콘택 패턴을 한번에 크게 형성시킨 후, 게이트 전극의 상부에 형성된 하드 마스크층을 식각 장벽으로 이용한 화학적 기계적 연마 방법으로 비트 라인 콘택과 스토러지 노드 콘택을 개별적으로 분리 형성시키는 방법이 보편화 되어있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(11)에 소자 분리막(12)을 형성하여 액티브 영역(active region)을 정의(define)한다. 소자 분리막(12)이 형성된 반도체 기판(11) 상에 게이트 산화막(13), 게이트 전극(14) 및 하드 마스크층(15)이 적층되도록 형성한다. 게이트 산화공정(gate re-oxidation process)으로 게이트 전극(14)의 측벽 및 노출된 반도체 기판(11)의 표면에 산화막(16)을 형성한다.
상기에서, 소자 분리막(12)은 소자의 고집적화를 위해 쉘로우 트렌치 아이소레이션(STI) 공정으로 형성한다. 하드 마스크층(15)은 질화물 계통의 물질로 형성한다.
도 1b를 참조하면, 소오스/드레인 이온 주입 공정으로 반도체 기판(11)에 소오스(17s) 및 드레인(17d)을 형성한다. 게이트 적극(14) 및 하드 마스크층(15)으로 된 적층 구조의 측벽에 절연막 스페이서(18)를 형성한다.
상기에서, 절연막 스페이서(18)는 하드 마스크층(15)과 마찬가지로 질화물 계통의 물질로 형성한다.
도 1c를 참조하면, 절연막 스페이서(18)를 포함한 전체 구조상에 층간 절연층(inter-dielectric layer; 19)을 형성한다. 자기정렬콘택 마스크 공정 및 층간 절연층(19) 식각 공정을 실시하여 소오스(17s) 및 드레인(17d) 각각이 노출되는 콘택홀을 형성한 후, 소오스(17s)에 연결되는 스토러지 노드 콘택(20) 및 드레인(17d)에 연결되는 비트 라인 콘택(21)을 형성한다.
상기에서, 스토러지 노드 콘택(20) 및 비트 라인 콘택(21)은 폴리실리콘을 증착한 후에 에치-백(etch-back) 공정이나 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정을 실시하여 형성된다.
이후에는 비트 라인 형성 공정, 캐패시터 형성 공정, 금속 배선 형성 공정 등을 일반적인 공정에 따라 실시하여 반도체 소자를 완성시킨다.
스토러지 노드 콘택 및 비트 라인 콘택 각각은 반도체 소자의 고집적화로 게이트 전극과의 공간(space)좁아지게 되고, 이로 인한 전기적 단락과 같은 문제를 유발시킬 뿐만 아니라, 디램 소자의 리프레쉬 동작 모드(mode)에서는 게이트 전극에 제로 볼트(0 voltage)가 인가되고, 스토러지 노드에 하이 데이터(high data)가 저장되어 게이트 전극과 스토러지 노드 사이의 전압 차에 의해 GIDL(gate induced drain leakage) 전류가 발생하게 되어 디램 소자의 리프레쉬 동작 특성을 저하시키게 되고, 또한 게이트 전극이 계속적으로 온/오프(on/off)됨에 따라 비트 라인과 게이트 전극간의 기생 용량으로 인해 커플링(coupling) 현상으로 정상적인 디램 동작을 저해하는 원인이 되는 문제가 있다.
따라서, 본 발명은 디램 소자의 리프레쉬 동작 특성을 향상시키고, 커플링 노이즈의 발생을 방지할 수 있는 반도체 소자의 트랜지스터 및 그 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 트랜지스터는 게이트 산화막에 의해 반도체 기판과 전기적으로 절연되며, 제 1 전압 공급원이 연결된 게이트 전극; 상기 게이트 전극의 일측의 상기 반도체 기판에 형성된 소오스; 상기 게이트 전극의 다른측의 상기 반도체 기판에 형성되며, 상기 소오스에 대향되게 형성된 드레인; 및 상기 게이트 전극 양측면에 형성되며, 산화막에 의해 상기 게이트 전극, 상기 소오스 및 상기 드레인 각각과 전기적으로 절연되며, 제 2 전압 공급원이 연결된 보조 전극으로 구성되는 것을 특징으로 한다.
상기에서, 트랜지스터의 온 동작시 상기 게이트 전극에 인가되는 전압과 동일한 전압이 상기 보조 전극에 인가되며, 트랜지스터의 오프 동작시 상기 보조 전극에 제로 볼트가 인가된다.
또한, 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법은 소자 분리막이 형성된 반도체 기판 상에 게이트 산화막, 게이트 전극 및 하드 마스크층이 적층된 구조를 형성하는 단계; 상기 게이트 전극의 측벽 및 상기 노출된 반도체 기판의 표면에 산화막을 형성하는 단계; 상기 반도체 기판에 소오스 및 드레인을 형성하는 단계; 상기 게이트 적극 및 상기 하드 마스크층으로 된 적층 구조의 측벽에 보조 전극을 형성하는 단계; 상기 보조 전극 상에 상기 하드 마스크층과 연결되는 절연막 스페이서를 형성하는 단계; 상기 소오스에 연결되는 스토러지 노드 콘택 및 상기 드레인에 연결되는 비트 라인 콘택을 형성하는 단계; 및 후속 금속 배선 형성 공정시 상기 게이트 전극에 제 1 전압 공급원을 연결하고, 상기 보조 전극에제 2 전압 공급원을 연결하는 것을 특징으로 한다.
상기에서, 보조 전극은 폴리실리콘, 텅스텐, 알루미늄, 텅스텐 실리사이드, 텅스텐 나이트라이드와 같은 전도성 물질을 증착한 후, 반응성 이온 식각 공정으로 형성하는데, 상기 반응성 이온 식각 공정시 과도 식각을 실시하여 상기 보조 전극의 상단부가 상기 적층 구조의 상단부보다 아래쪽에 위치되도록 한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.
도 3은 본 발명의 트랜지스터 구조를 설명하기 위한 소자의 구성도.
<도면의 주요 부분에 대한 부호의 설명>
11, 41: 반도체 기판12, 42: 소자 분리막
13, 43: 게이트 산화막14, 44: 게이트 전극
15, 45: 하드 마스크층16, 46: 산화막
17s, 47s: 소오스17d, 47d: 드레인
18, 48: 절연막 스페이서19, 49: 층간 절연층
20, 50: 스토러지 노드 콘택21, 51: 비트 라인 콘택
400: 보조 전극500: 제 1 전압 공급원
600: 제 2 전압 공급원
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(41)에 소자 분리막(42)을 형성하여 액티브 영역(active region)을 정의(define)한다. 소자 분리막(42)이 형성된 반도체 기판(41) 상에 게이트 산화막(43), 게이트 전극(44) 및 하드 마스크층(45)이 적층되도록 형성한다. 게이트 산화공정(gate re-oxidation process)으로 게이트 전극(44)의 측벽 및 노출된 반도체 기판(41)의 표면에 산화막(46)을 형성한다.
상기에서, 소자 분리막(42)은 소자의 고집적화를 위해 쉘로우 트렌치 아이소레이션(STI) 공정으로 형성하는 것이 바람직하다. 하드 마스크층(45)은 질화물 계통의 물질로 형성하는 것이 바람직하다.
도 2b를 참조하면, 소오스/드레인 이온 주입 공정으로 반도체 기판(41)에 소오스(47s) 및 드레인(47d)을 형성한다. 게이트 적극(44) 및 하드 마스크층(45)으로된 적층 구조의 측벽에 보조 전극(auxiliary electrode; 400)을 형성한다.
상기에서, 보조 전극(400)은 도전성 물질 예를 들어, 폴리실리콘, 텅스텐, 알루미늄, 텅스텐 실리사이드, 텅스텐 나이트라이드 등과 같이 일반적으로 반도체 소자에 전극으로 사용하고 있는 물질을 적층 구조를 포함한 전체 구조상에 증착한 후, 반응성 이온 식각(reactive ion etching) 공정으로 형성한다. 이때, 과도 식각(over etch)을 하여 보조 전극(400)의 상단부가 적층 구조의 상단부보다 아래쪽에 위치되도록 한다. 보조 전극(400)은 산화막(46)에 의해 게이트 전극(44), 소오스(47s) 및 드레인(47d) 각각과 전기적으로 절연된다.
도 2c를 참조하면, 보조 전극(400) 상에 하드 마스크층(45)과 연결되는 절연막 스페이서(48)를 형성한다.
상기에서, 절연막 스페이서(48)는 질화물 계통의 물질로 형성하는 것이 바람직하다. 게이트 전극(44) 및 보조 전극(400)은 하드 마스크층(45)과 절연막 스페이서(48)에 의해 둘러싸여져 외부와 절연된다.
도 2d를 참조하면, 절연막 스페이서(18)를 포함한 전체 구조상에 층간 절연층(inter-dielectric layer; 49)을 형성한다. 자기정렬콘택 마스크 공정 및 층간 절연층(49) 식각 공정을 실시하여 소오스(47s) 및 드레인(47d) 각각이 노출되는 콘택홀을 형성한 후, 소오스(47s)에 연결되는 스토러지 노드 콘택(50) 및 드레인(47d)에 연결되는 비트 라인 콘택(51)을 형성한다.
상기에서, 스토러지 노드 콘택(50) 및 비트 라인 콘택(51)은 폴리실리콘을 증착한 후에 에치-백(etch-back) 공정이나 화학적 기계적 연마(chemicalmechanical polishing; CMP) 공정을 실시하여 형성된다.
이후에는 비트 라인 형성 공정, 캐패시터 형성 공정, 금속 배선 형성 공정 등을 일반적인 공정에 따라 실시하여 반도체 소자를 완성시킨다. 한편, 본 발명의 실시예를 설명하기 위해 첨부된 도면인 도 2a 내지 도 2d에는 도시되지 않았지만, 금속 배선 형성 공정시 게이트 전극(44)에 제 1 전압 공급원을 연결하는 제 1 금속 배선이, 보조 전극(400)에 제 2 전압 공급원을 연결하는 제 2 금속 배선이 형성된다.
도 3은 도 2a 내지 도 2d를 참조하여 설명한 공정 단계에 의해 제조된 본 발명의 트랜지스터 구조 및 그 동작을 설명하기 위한 소자의 구성도 이다.
도 3을 참조하면, 본 발명의 트랜지스터는 게이트 산화막(43)에 의해 반도체 기판(41)과 전기적으로 절연되며, 제 1 전압 공급원(500)이 연결된 게이트 전극(44)과; 게이트 전극(44)의 일측의 반도체 기판(41)에 형성된 소오스(47s)와; 게이트 전극(44)의 다른측의 반도체 기판(41)에 형성되며, 소오스(47s)에 대향되게 형성된 드레인(47d)과; 게이트 전극(44) 양측면에 형성되며, 산화막(46)에 의해 게이트 전극(44), 소오스(47s) 및 드레인(47d) 각각과 전기적으로 절연되며, 제 2 전압 공급원(600)이 연결된 보조 전극(400)으로 구성된다.
이러한 구성을 갖는 본 발명의 트랜지스터는 보조 전극(400)에 전압을 인가함에 따라 리프레쉬 동작 특성을 향상시킬 수 있을 뿐만 아니라 커플링 노이즈의 발생을 방지할 수 있다. 게이트 전극(44)에 인가되는 전압에 따라 온/오프(On/Off)으로 동작하는 트랜지스터에서, 트랜지스터의 온 동작시 보조 전극(400)에 항상 고전압을 인가하여 디램 소자의 리프레쉬 동작시 게이트 전극(44)이 제로 볼트(0 voltage)가 되더라도 게이트 전극(44)과 소오스/드레인(47s/47d)과의 중첩되는 지역이 보조 전극(400)에 의해 동일한 전압이 유지되므로 GIDL 전류가 발생되는 것이 방지되어 리프레쉬 동작 특성이 향상된다. 또한, 트랜지스터가 계속 온/오프 되더라도 보조 전극(400)이 게이트 전극(44)과 비트 라인 사이에서 항상 일정 전압을 유지시키므로 실드 효과(shielding effect)로 인한 커플링 노이즈의 발생을 한다.
디램 소자에 있어 네거티브 워드 라인 스킴(negative wordline scheme)을 사용하는 경우, 스탠바이(standby) 상태나 특히 리프레쉬 동안에 워드 라인(44)은 네거티브 전압을 유지하게 되어 워드 라인(44)과 스토러지 노드간 전압이 통상의 제로 볼트의 워드 라인(44)을 사용하는 경우 보다 고전계가 걸리게 되어 GIDL 전류가 증가되어 리프레쉬 특성이 오히려 저하되는 문제점이 있었는데, 본 발명의 트랜지스터에서는 게이트 전극(44)에 고전압이 펌핑 전압(Vpp)을 인가하여 트랜지스터가 온(On)되는 경우에는 동시에 보조 전극(400)에도 펌핑 전압(Vpp)을 인가하고, 게이트 전극(44)에 네거티브 전압을 인가하여 트랜지스터가 오프(Off)되는 경우에는 보조 전극(400)에 제로 볼트(0 V)를 인가하여 GIDL 전류를 감소시킨다.
상술한 바와 같이, 본 발명은 게이트 전극의 양 측면에 게이트 전극과 별개로 전압이 인가되는 보조 전극이 형성된 트랜지스터를 제조하므로써, 워드 라인과스토러지 노드간의 고전계에 의한 GIDL 전류가 발생되는 것을 방지할 수 있어 소자의 리프레쉬 동작 특성을 향상시킬 수 있고, 게이트 전극과 비트 라인 사이에서 일정 전압 유지로 실드 효과(shielding effect)로 인한 커플링 노이즈의 발생을 방지할 수 있어 소자의 동작 신뢰성을 향상시킬 수 있다.
Claims (13)
- 게이트 산화막에 의해 반도체 기판과 전기적으로 절연되며, 제 1 전압 공급원이 연결된 게이트 전극;상기 게이트 전극의 일측의 상기 반도체 기판에 형성된 소오스;상기 게이트 전극의 다른측의 상기 반도체 기판에 형성되며, 상기 소오스에 대향되게 형성된 드레인; 및상기 게이트 전극 양측면에 형성되며, 산화막에 의해 상기 게이트 전극, 상기 소오스 및 상기 드레인 각각과 전기적으로 절연되며, 제 2 전압 공급원이 연결된 보조 전극으로 구성된 반도체 소자의 트랜지스터.
- 제 1 항에 있어서,트랜지스터의 온 동작시 상기 게이트 전극에 인가되는 전압과 동일한 전압이 상기 보조 전극에 인가되는 것을 특징으로 하는 반도체 소자의 트랜지스터.
- 제 1 항에 있어서,트랜지스터의 오프 동작시 상기 보조 전극에 제로 볼트가 인가되는 것을 특징으로 하는 반도체 소자의 트랜지스터.
- 소자 분리막이 형성된 반도체 기판 상에 게이트 산화막, 게이트 전극 및 하드 마스크층이 적층된 구조를 형성하는 단계;상기 게이트 전극의 측벽 및 상기 노출된 반도체 기판의 표면에 산화막을 형성하는 단계;상기 반도체 기판에 소오스 및 드레인을 형성하는 단계;상기 게이트 적극 및 상기 하드 마스크층으로 된 적층 구조의 측벽에 보조 전극을 형성하는 단계;상기 보조 전극 상에 상기 하드 마스크층과 연결되는 절연막 스페이서를 형성하는 단계;상기 소오스에 연결되는 스토러지 노드 콘택 및 상기 드레인에 연결되는 비트 라인 콘택을 형성하는 단계; 및후속 금속 배선 형성 공정시 상기 게이트 전극에 제 1 전압 공급원을 연결하고, 상기 보조 전극에 제 2 전압 공급원을 연결하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 4 항에 있어서,상기 소자 분리막은 쉘로우 트렌치 아이소레이션(STI) 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 4 항에 있어서,상기 하드 마스크층은 질화물 계통의 물질로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 4 항에 있어서,상기 산화막은 게이트 산화공정으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 4 항에 있어서,상기 보조 전극은 폴리실리콘, 텅스텐, 알루미늄, 텅스텐 실리사이드, 텅스텐 나이트라이드와 같은 전도성 물질로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 4 항에 있어서,상기 보조 전극은 상기 적층 구조를 포함한 전체 구조상에 전도성 물질을 증착한 후, 반응성 이온 식각 공정으로 형성하는 것을 특징으로 하는 반도체 소자의트랜지스터 제조 방법.
- 제 9 항에 있어서,상기 반응성 이온 식각 공정은 과도 식각을 실시하여 상기 보조 전극의 상단부가 상기 적층 구조의 상단부보다 아래쪽에 위치되도록 하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 4 항에 있어서,상기 보조 전극은 상기 산화막에 의해 상기 게이트 전극, 소오스 및 드레인 각각 전기적으로 절연되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 4 항에 있어서,상기 절연막 스페이서는 질화물 계통의 물질로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 4 항에 있어서,상기 스토러지 노드 콘택 및 상기 비트 라인 콘택은,상기 절연막 스페이서를 포함한 전체 구조 상에 층간 절연층을 형성하는 단계;자기정렬콘택 마스크 공정 및 상기 층간 절연층 식각 공정을 실시하여 상기 소오스 및 상기 드레인 각각이 노출되는 콘택홀을 형성하는 단계; 및상기 콘택홀을 포함한 전체 구조상에 폴리실리콘을 증착한 후에 에치-백 공정이나 화학적 기계적 연마 공정을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0071584A KR100436287B1 (ko) | 2001-11-17 | 2001-11-17 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
| JP2001389279A JP2003152107A (ja) | 2001-11-17 | 2001-12-21 | 半導体素子のトランジスタ及びその製造方法 |
| US10/026,955 US6661055B2 (en) | 2001-11-17 | 2001-12-27 | Transistor in semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0071584A KR100436287B1 (ko) | 2001-11-17 | 2001-11-17 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030040919A true KR20030040919A (ko) | 2003-05-23 |
| KR100436287B1 KR100436287B1 (ko) | 2004-06-16 |
Family
ID=19716064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0071584A KR100436287B1 (ko) | 2001-11-17 | 2001-11-17 | 반도체 소자의 트랜지스터 및 그 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6661055B2 (ko) |
| JP (1) | JP2003152107A (ko) |
| KR (1) | KR100436287B1 (ko) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100726145B1 (ko) * | 2002-07-19 | 2007-06-13 | 주식회사 하이닉스반도체 | 반도체소자 제조방법 |
| US7547945B2 (en) * | 2004-09-01 | 2009-06-16 | Micron Technology, Inc. | Transistor devices, transistor structures and semiconductor constructions |
| US20060140009A1 (en) * | 2004-12-23 | 2006-06-29 | Bohumil Lojek | Programming method for nanocrystal memory device |
| US7384849B2 (en) * | 2005-03-25 | 2008-06-10 | Micron Technology, Inc. | Methods of forming recessed access devices associated with semiconductor constructions |
| US7282401B2 (en) | 2005-07-08 | 2007-10-16 | Micron Technology, Inc. | Method and apparatus for a self-aligned recessed access device (RAD) transistor gate |
| US7867851B2 (en) | 2005-08-30 | 2011-01-11 | Micron Technology, Inc. | Methods of forming field effect transistors on substrates |
| KR100702029B1 (ko) | 2005-09-22 | 2007-03-30 | 삼성전자주식회사 | 플로팅된 드레인측 보조 게이트를 갖는 고전압 모스트랜지스터를 구비하는 비휘발성 메모리 소자들 및 그제조방법들 |
| US20070114616A1 (en) * | 2005-11-23 | 2007-05-24 | Dirk Manger | Field effect transistor and method of manufacturing the same |
| KR100660720B1 (ko) * | 2005-12-29 | 2006-12-21 | 동부일렉트로닉스 주식회사 | 수평 구조의 게이트 커패시터 및 그 제조 방법 |
| US7700441B2 (en) | 2006-02-02 | 2010-04-20 | Micron Technology, Inc. | Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates |
| US7602001B2 (en) | 2006-07-17 | 2009-10-13 | Micron Technology, Inc. | Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells |
| US7772632B2 (en) * | 2006-08-21 | 2010-08-10 | Micron Technology, Inc. | Memory arrays and methods of fabricating memory arrays |
| US7589995B2 (en) * | 2006-09-07 | 2009-09-15 | Micron Technology, Inc. | One-transistor memory cell with bias gate |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01264264A (ja) * | 1988-04-15 | 1989-10-20 | Hitachi Ltd | 半導体装置 |
| JPH01264265A (ja) * | 1988-04-15 | 1989-10-20 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US4868617A (en) * | 1988-04-25 | 1989-09-19 | Elite Semiconductor & Sytems International, Inc. | Gate controllable lightly doped drain mosfet devices |
| US5714786A (en) * | 1996-10-31 | 1998-02-03 | Micron Technology, Inc. | Transistors having controlled conductive spacers, uses of such transistors and methods of making such transistors |
| KR19990073868A (ko) * | 1998-03-04 | 1999-10-05 | 윤종용 | 반도체 장치 및 그의 제조방법 |
| KR100269336B1 (ko) * | 1998-09-16 | 2000-10-16 | 윤종용 | 전도층이 포함된 게이트 스페이서를 갖는 반도체 소자 및 그 제조방법 |
-
2001
- 2001-11-17 KR KR10-2001-0071584A patent/KR100436287B1/ko not_active IP Right Cessation
- 2001-12-21 JP JP2001389279A patent/JP2003152107A/ja active Pending
- 2001-12-27 US US10/026,955 patent/US6661055B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6661055B2 (en) | 2003-12-09 |
| KR100436287B1 (ko) | 2004-06-16 |
| JP2003152107A (ja) | 2003-05-23 |
| US20030094651A1 (en) | 2003-05-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20010083145A (ko) | 반도체 집적 회로 장치의 제조 방법 및 반도체 집적 회로장치 | |
| US8580669B2 (en) | Method for fabricating semiconductor device | |
| KR100436287B1 (ko) | 반도체 소자의 트랜지스터 및 그 제조 방법 | |
| KR100268431B1 (ko) | 자기 정렬 콘택 및 그의 제조 방법 | |
| US6680511B2 (en) | Integrated circuit devices providing improved short prevention | |
| US6329232B1 (en) | Method of manufacturing a semiconductor device | |
| KR0135067B1 (ko) | 반도체 장치의 메모리셀 제조방법 및 구조 | |
| KR100843855B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| US6294424B1 (en) | Method for fabricating a semiconductor device | |
| KR100586553B1 (ko) | 반도체 소자의 게이트 및 이의 형성 방법 | |
| KR100408423B1 (ko) | 비트 라인 기생 커패시턴스를 감소시킬 수 있는 반도체메모리 소자 및 그 제조방법 | |
| KR960011472B1 (ko) | 반도체 기억장치 제조방법 | |
| KR100647481B1 (ko) | 셀프-얼라인 콘택 공정을 이용한 반도체 장치의 제조방법 | |
| KR100419751B1 (ko) | 반도체소자의 제조방법 | |
| KR20000044673A (ko) | 반도체 메모리소자의 제조방법 | |
| KR100325288B1 (ko) | 커패시터 및 그 제조방법 | |
| KR20010063426A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100444312B1 (ko) | 반도체소자의미세콘택형성방법 | |
| CN117529084A (zh) | 半导体结构的制造方法和半导体结构 | |
| KR20040060335A (ko) | 반도체소자의 자기정렬적인 콘택 형성방법 | |
| KR20040002216A (ko) | 디램(ｄｒａｍ) 셀 및 그의 제조 방법 | |
| KR20010002128A (ko) | 반도체소자의 식각장벽층 형성방법 | |
| KR19990024686A (ko) | 셀 인접부에 패드 전극을 갖는 반도체 장치 및 그 제조방법 | |
| KR20010078577A (ko) | 디램셀 형성방법 | |
| KR20010016810A (ko) | 반도체 소자의 캐패시터 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120524 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |