KR20040002216A - 디램(ｄｒａｍ) 셀 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 DRAM(Dynamic Random Access Memory) 셀(Cell) 및 그의 제조 방법에 관한 것으로, 특히 반도체 기판 상에 비트라인(Bit line)을 형성한 후, 상기 비트라인 상측에 트랜지스터와 캐패시터를 형성하는 공정 순서로 DRAM 셀을 형성하고, 상기 캐패시터 상측의 주변부에 금속배선을 형성함으로써, 주변부의 금속배선용 콘택홀 형성 공정 시 발생되는 주변부의 활성영역 손상을 방지하고, 캐패시터 형성 시 발생된 저항 증가를 방지하여 소자의 동작속도를 증가시킴으로 소자의 특성, 수율 및 신뢰성을 향상시키는 특징이 있다.

Description

디램(ＤＲＡＭ) 셀 및 그의 제조 방법{A DRAM cell and method for manufacturing the same}
본 발명은 DRAM(Dynamic Random Access Memory) 셀(Cell) 및 그의 제조 방법에 관한 것으로, 특히 비트라인(Bit line), 트랜지스터 및 캐패시터를 형성하는 공정 순서로 DRAM 셀을 형성하여 소자의 특성, 수율 및 신뢰성을 향상시키는 DRAM 셀 및 그의 제조 방법에 관한 것이다.
도 1은 종래의 DRAM 셀을 도시한 단면도로서,“A”는 셀부를 도시한 것이고,“B”는 주변회로부를 도시한 것이다.
도 1을 참조하면, 반도체 기판(11), 상기 소자분리영역의 반도체 기판(11)에 형성된 소자분리막(13), 상기 소자분리막(13)에 의해 정의된 활성영역의 반도체 기판(31)에 제 1, 제 2 불순물 영역(17,19)이 구비되며 형성되는 트랜지스터(15), 상기 제 1 불순물 영역(17)의 트랜지스터(15) 상측에 상기 제 1 불순물 영역(17)과 제 1 콘택플러그(20)를 통하여 콘택되며 형성되는 비트라인(21) 및 상기 제 2 불순물 영역(19)의 비트라인(21) 상측에 상기 제 2 불순물 영역(19)과 제 1, 제 2 콘택플러그(20,22)를 통하여 콘택되며 형성되는 캐패시터(23)를 포함하여 상기 셀부(A)에 DRAM 셀이 형성되고, 상기 주변부(B)에는 상기 반도체 기판(11)과 비트라인(21)에 각각 콘택되며 형성되는 제 1, 제 2 금속배선(25,27)을 포함하여 구성된다.
이때, 상기 제 1 금속배선(25) 형성 시, 콘택 저항을 줄이기 위해 상기 반도체 기판(11)과 제 1 금속배선(25)의 콘택부위에 불순물 영역(29)이 형성되고, 상기 비트라인(21)과 캐패시터(23)와 같이 상기 셀부(A)의 각 구성요소간에 서로 절연되어 형성되며, 상기 주변부(B)의 제 1, 제 2 금속배선(25,27)도 서로 절연되어 형성된다.
그러나, 종래의 DRAM 셀 및 그의 제조 방법은 트랜지스터, 비트라인, 캐패시터 및 주변부의 금속배선의 순으로 형성하기 때문에 다음과 이유에 의해 소자의 특성, 수율 및 신뢰성이 저하되는 문제점이 있었다.
첫째, 반도체 기판 상에 트랜지스터를 형성하고, 상기 트랜지서터 상측에 비트라인을 형성하고, 상기 비트라인 상측에 캐패시터를 형성하고, 상기 캐패시터 상측의 주변부에 금속배선을 형성하기 때문에 상기 금속배선용 콘택홀 형성 공정 시 식각할 타겟(Target)이 깊어 활성영역이 손상된다.
둘째, 캐패시터 형성 공정에 있어서, 비트라인 형성 시 형성된 제 1 콘택플러그와 캐패시터 형성 시 형성된 제 2 콘택플러그를 형성하기 때문에 상기 제 1, 제 2 콘택플러그 사이에 경계면이 발생되고, 상기 제 1, 제 2 콘택플러그의 두께로 저항이 증가하여 소자의 동작속도가 감소된다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 반도체 기판 상에 비트라인을 형성한 후, 상기 비트라인 상측에 트랜지스터와 캐패시터 및 주변부의 금속배선을 형성하는 공정 순서로 DRAM 셀을 형성함으로써, 주변부의 금속배선용 콘택홀 형성 공정 시 발생되는 활성영역의 손상을 방지하고, 캐패시터 형성 시 발생된 저항 증가를 방지하는 DRAM 셀 및 그의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 DRAM 셀을 도시한 단면도.
도 2a 내지 도 2f는 본 발명의 실시 예에 따른 DRAM 셀의 제조 방법을 도시한 단면도.
도 3은 본 발명의 실시 예에 따른 DRAM 셀을 도시한 단면도.
도 4는 본 발명에서 측벽에 스페이서가 구비된 비트라인과 비트라인용 콘택플러그를 도시한 단면도.
도 5는 본 발명에서 측벽에 스페이서가 구비된 비트라인용 콘택플러그의 상부부위가 식각된 형상을 도시한 단면도.
도 6은 본 발명에서 돌출된 비트라인용 콘택플러그 측벽에 스페이서가 구비된 형상을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,31 : 반도체 기판13,49 : 소자분리막
15 : 트랜지스터17,57 : 제 1 불순물 영역
19 : 제 2 불순물 영역20 : 제 1 콘택플러그
21,41 : 비트라인22 : 제 2 콘택플러그
23,65 : 캐패시터25,69 : 제 1 금속배선
27,71 : 제 2 금속배선29,73 : 불순물 영역
33 : 절연막35 : 제 1 다결정 실리콘층
37 : 텅스텐 실리사이드층39 : 제 2 다결정 실리콘층
43 : 비트라인용 콘택플러그45 : 제 1 층간절연막
47 : 실리콘층51 : 게이트 산화막
53 : 게이트 전극55 : 하드 마스크층
59 : 질화막 스페이서61 : 제 2 층간절연막
63 : 플러그67 : 제 3 층간절연막
이상의 목적을 달성하기 위한 본 발명의 구조에 있어서,
기판 상에 절연막을 개재하며 형성되는 비트라인과,
상기 비트라인 상부에 상기 비트라인보다 작은 폭을 갖는 원통형 형상으로 형성되는 비트라인용 콘택플러그와,
상기 비트라인을 포함한 전면에 형성되되, 상기 비트라인용 콘택플러그를 돌출시키며 형성되는 층간절연막과,
상기 돌출된 비트라인용 콘택플러그와 층간절연막 상에 평탄하게 형성되되, 상기 비트라인용 콘택플러그와 다른 도전형의 불순물 이온으로 도핑된 반도체층과,
상기 반도체층의 소자분리 영역에 형성되어 활성영역을 정의하는 소자분리막과,
상기 활성영역의 반도체층에 제 1, 제 2 불순물 영역이 포함되어 형성되되, 상기 제 1 불순물 영역이 상기 비트라인용 콘택플러그에 접속되어 형성되는 트랜지스터와,
상기 트랜지스터 상측에 절연되어 형성되며 상기 제 2 불순물 영역에 접속되어 형성되는 캐패시터를 포함하는 DRAM 셀을 제공하는 것을 특징으로 한다.
그리고, 본 발명의 제조 방법에 있어서,
기판 상에 절연막과 도전층을 형성하는 공정과,
비트라인 형성용 마스크를 사용한 사진식각 공정에 의해 상기 도전층을 식각하여 비트라인을 형성하는 공정과,
비트라인용 콘택플러그 형성용 마스크를 사용한 사진식각 공정에 의해 상기 비트라인 상부부위를 식각하여 비트라인용 콘택플러그를 형성하되, 상기 비트라인보다 작은 폭을 갖는 원통형의 형상으로 상기 비트라인용 콘택플러그를 형성하는 공정과,
상기 비트라인용 콘택플러그를 포함한 전면에 층간절연막을 형성하고, 이를 전면 식각하여 상기 비트라인용 콘택플러그를 돌출시키는 공정과,
상기 돌출된 비트라인용 콘택플러그와 층간절연막 상에 반도체층을 형성하고, 이를 평탄화 시키되, 상기 반도체층을 상기 비트라인용 콘택플러그와 다른 도전형의 불순물 이온으로 도핑하여 형성하는 공정과,
상기 반도체층의 소자분리 영역에 활성영역을 정의하는 소자분리막을 형성하는 공정과,
상기 활성영역의 반도체층에 제 1, 제 2 불순물 영역을 포함한 트랜지스터를 형성하되, 상기 제 1 불순물 영역을 상기 돌출된 비트라인용 콘택플러그에 접속하여 형성하는 공정과,
상기 트랜지스터 상측에 캐패시터가 형성하되, 상기 캐패시터를 상기 제 2 불순물 영역에 접속하여 형성하는 공정을 포함하는 DRAM 셀의 제조 방법을 제공하는 것과,
상기 절연막을 질화막 또는 산화막으로 형성하는 것과,
상기 도전층을 불순물이 도핑된 다결정 실리콘층으로 형성하는 것과,
상기 도전층을 불순물이 도핑된 제 1 다결정 실리콘층, 텅스텐(W) 실리사이드층 및 도핑된 제 2 다결정 실리콘층의 순으로 적층된 적층 구조물 또는 텅스텐(W) 실리사이드층과 도핑된 다결정 실리콘층의 순으로 적층된 적층 구조물로 형성하는 것과,
상기 층간절연막을 산화막으로 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명의 실시 예에 따른 DRAM 셀의 제조 방법을 도시한 단면도로서,“Ⅰ”는 비트라인과 평행하게 비트라인을 절단한 단면을 도시한 것이고,“Ⅱ”는 비트라인과 수직하게 절단한 단면을 도시한 것이다.
도 2a를 참조하면, 반도체 기판(31)상에 절연막(33), 제 1 다결정 실리콘층(35), 텅스텐 실리사이드층(37) 및 제 2 다결정 실리콘층(39)을 순차적으로 형성한다.
이때, 상기 제 1, 제 2 다결정 실리콘층(35,39)을 P형 불순물이 도핑된 다결정 실리콘층으로 형성하고, 상기 절연막(33)을 질화막 또는 산화막으로 형성한다.
그리고, 상기 절연막(33) 상에 P형 불순물이 도핑된 다결정 실리콘층만을 형성할 수 있거나 텅스텐 실리사이드층과 P형 불순물이 도핑된 다결정 실리콘층의 순으로 적층된 적층 구조물을 형성할 수도 있다.
도 2b를 참조하면, 비트라인 형성용 마스크를 사용한 사진식각 공정에 의해 상기 제 2 다결정 실리콘층(39), 텅스텐 실리사이드층(37) 및 제 1 다결정 실리콘층(35)을 식각한다.
도 2c를 참조하면, 상기 비트라인(41)과 전기적으로 연결되는 비트라인용 콘택플러그 형성용 마스크를 사용한 사진식각 공정에 의해 식각 타겟(Target)을 조절하여 상기 제 2 다결정 실리콘층(39)을 식각함으로써 비트라인(41)과 비트라인용 콘택플러그(43)를 형성한다. 이때, 상기 비트라인(41)을 중심으로 상기 비트라인(41)보다 작은 폭을 갖는 원통형의 형상으로 상기 비트라인용 콘택플러그(43)를 형성한다.
도 2d를 참조하면, 상기 비트라인용 콘택플러그(43)를 포함한 전면에 제 1 층간절연막(45)을 형성한다. 이때, 상기 제 1 층간절연막(45)을 산화막으로 형성한다.
도 2e를 참조하면, 상기 비트라인용 콘택플러그(43)를 마스크로 식각 타겟을 조절하여 제 1 층간절연막(45)을 식각함으로써 상기 비트라인용 콘택플러그(43)를돌출시킨다.
도 2f를 참조하면, 상기 돌출된 비트라인용 콘택플러그(43)를 포함한 전면에 실리콘층(47)을 형성하고, 평탄화 공정을 진행하여 평탄화 시킨다. 이때, 상기 비트라인용 콘택플러그(43)와 다른 도전형 불순물 이온을 도핑(Doping)시켜 상기 실리콘층(47)을 형성하므로, 상기 실리콘층(47)과 돌출된 비트라인용 콘택플러그(43)와 전기적으로 서로 연결되지 않는다.
그리고, 일반적인 STI(Shallow Trench Isolation) 공정을 진행하여 상기 소자분리 영역의 실리콘층(47)에 소자분리막(49)을 형성한다.
그 후, 후속 공정으로 일반적인 트랜지스터 형성 공정과 캐패시터 형성 공정을 진행한다.
즉, 본 발명의 실시 예에 따른 DRAM 셀을 도시한 단면도로서,“A”는 셀부를 도시한 것이고,“B”는 주변부를 도시한 도 3을 참조하면, 상기 실리콘층(47) 상에 제 1 산화막, 제 3 다결정 실리콘층 및 제 2 산화막을 순차적으로 형성하고, 게이트 전극 형성용 마스크를 사용한 사진식각 공정에 의해 상기 제 2 산화막, 제 3 다결정 실리콘층 및 제 1 산화막을 식각하여 게이트 산화막(51), 게이트 전극(53) 및 하드 마스크층(55)을 형성한다.
그리고, 상기 게이트 전극(53)을 마스크로 상기 실리콘층(47)에 불순물 이온을 주입하고 드라이브 인 확산 공정을 진행함으로써 상기 게이트 전극(53) 양측의 실리콘층(47) 표면내에 제 1, 제 2 불순물 영역(57,59)을 형성하여 트랜지스터를 형성한다. 이때, 상기 제 1 불순물 영역(57)을 상기 비트라인용 콘택플러그(43)와콘택되어 형성한다.
이어, 상기 게이트 전극(53)을 포함한 전면에 질화막을 형성하고 에치백하여 상기 하드 마스크층(55)을 포함한 게이트 전극(53) 측벽에 질화막 스페이서(Spacer)(59)를 형성하고, 전면에 제 2 층간절연막(61)을 형성한 후, 평탄화 공정을 진행하여 평탄화 시킨다.
그리고, 플러그 형성용 마스크를 사용한 사진식각 공정에 의해 상기 제 2 층간절연막(61)을 식각하여 콘택홀을 형성하고, 상기 콘택홀의 매립층인 플러그(63)를 형성한 다음, 상기 플러그(63)를 중심으로 상기 제 2 층간절연막(61) 상에 상기 플러그(63)를 통하여 상기 제 2 불순물 영역(59)과 콘택되는 캐패시터(65)를 형성한다.
그 후, 상기 캐패시터(65)를 포함한 전면에 제 3 층간절연막(67)을 형성한 다음, 평탄화 공정을 진행하여 평탄화 시키고, 금속배선 형성용 마스크를 사용한 사진식각 공정에 의해 상기 제 3 층간절연막(67)과 제 2 층간절연막(61)을 식각하여 상기 주변부(B)의 실리콘층(47)과 비트라인용 콘택플러그(43)에 각각 콘택되는 제 1, 제 2 금속배선(69,71)을 형성한다. 이때, 상기 제 1, 제 2 금속배선(69,71) 형성 시, 콘택 저항을 줄이기 위해 상기 실리콘층(47)과 제 1 금속배선(69)의 콘택부위 그리고 상기 비트라인용 콘택플러그(43)와 제 2 금속배선(69)의 콘택부위에 각각 불순물 영역(73)이 형성된다.
또한, 상술한 본 발명의 DRAM 셀의 제조 방법에 있어서, 상기 비트라인(41) 사이에 제 1 층간절연막(45)을 채우는 것을 용이하게 하기 위한 것과 상기 비트라인용 콘택플러그(43)와 활성영역 사이의 절연을 위해 질화막 또는 산화막으로 형성하는 절연막 스페이서를 형성할 수 있고, 상기 절연막 스페이서 형성 방법은 다음과 같다.
도 4는 본 발명에서 측벽에 스페이서가 구비된 비트라인과 비트라인용 콘택플러그를 도시한 단면도이고, 도 5는 본 발명에서 측벽에 스페이서가 구비된 비트라인용 콘택플러그의 상부부위가 식각된 형상을 도시한 단면도이며, 도 6은 본 발명에서 돌출된 비트라인용 콘택플러그 측벽에 스페이서가 구비된 형상을 도시한 단면도이다.
먼저, 도 4를 참조하면, 상기 비트라인(41)과 비트라인용 콘택플러그(43)를 형성한 후, 상기 비트라인(41)과 비트라인용 콘택플러그(43) 측벽에 절연막 스페이서(S)를 형성할 수 있다.
그리고, 도 5를 참조하면, 상기 비트라인(41)과 비트라인용 콘택플러그(43) 측벽에 절연막 스페이서(S)를 형성한 후, 상기 비트라인용 콘택플러그(43)의 상부부위를 식각할 수 있다.
또한, 도 6을 참조하면, 상기 비트라인용 콘택플러그(43)를 돌출시킨 후, 상기 돌출된 비트라인용 콘택플러그(43) 측벽에 절연막 스페이서(S)를 형성할 수 있다.
본 발명의 DRAM 셀 및 그의 제조 방법은 반도체 기판 상에 비트라인을 형성한 후, 상기 비트라인 상측에 트랜지스터와 캐패시터를 형성하는 공정 순서로 DRAM셀을 형성함으로써, 다음과 이유에 의해 소자의 특성, 수율 및 신뢰성을 향상시키는 효과가 있다.
첫째, 트랜지스터 상측에 캐패시터를 형성하고, 상기 캐패시터 상측의 주변부에 금속배선을 형성함으로써, 상기 금속배선용 콘택홀 형성 공정 시 종래 기술보다 식각할 타겟이 낮기 때문에 주변부의 활성영역 손상을 방지할 수 있다.
둘째, 트랜지스터 상측에 캐패시터를 형성함으로써, 캐패시터 형성 시 하나의 콘택플러그를 형성하기 때문에 두 개의 콘택플러그를 사용한 종래 기술에서 발생된 저항 증가를 방지하여 소자의 동작속도를 증가시킨다.

Claims (9)

  1. 기판 상에 절연막을 개재하며 형성되는 비트라인과,
    상기 비트라인 상부에 상기 비트라인보다 작은 폭을 갖는 원통형 형상으로 형성되는 비트라인용 콘택플러그와,
    상기 비트라인을 포함한 전면에 형성되되, 상기 비트라인용 콘택플러그를 돌출시키며 형성되는 층간절연막과,
    상기 돌출된 비트라인용 콘택플러그와 층간절연막 상에 평탄하게 형성되되, 상기 비트라인용 콘택플러그와 다른 도전형의 불순물 이온으로 도핑된 반도체층과,
    상기 반도체층의 소자분리 영역에 형성되어 활성영역을 정의하는 소자분리막과,
    상기 활성영역의 반도체층에 제 1, 제 2 불순물 영역이 포함되어 형성되되, 상기 제 1 불순물 영역이 상기 비트라인용 콘택플러그에 접속되어 형성되는 트랜지스터와,
    상기 트랜지스터 상측에 절연되어 형성되며 상기 제 2 불순물 영역에 접속되어 형성되는 캐패시터를 포함하는 DRAM 셀.
  2. 기판 상에 절연막과 도전층을 형성하는 공정과,
    비트라인 형성용 마스크를 사용한 사진식각 공정에 의해 상기 도전층을 식각하여 비트라인을 형성하는 공정과,
    비트라인용 콘택플러그 형성용 마스크를 사용한 사진식각 공정에 의해 상기 비트라인 상부부위를 식각하여 비트라인용 콘택플러그를 형성하되, 상기 비트라인보다 작은 폭을 갖는 원통형의 형상으로 상기 비트라인용 콘택플러그를 형성하는 공정과,
    상기 비트라인용 콘택플러그를 포함한 전면에 층간절연막을 형성하고, 이를 전면 식각하여 상기 비트라인용 콘택플러그를 돌출시키는 공정과,
    상기 돌출된 비트라인용 콘택플러그와 층간절연막 상에 반도체층을 형성하고, 이를 평탄화 시키되, 상기 반도체층을 상기 비트라인용 콘택플러그와 다른 도전형의 불순물 이온으로 도핑하여 형성하는 공정과,
    상기 반도체층의 소자분리 영역에 활성영역을 정의하는 소자분리막을 형성하는 공정과,
    상기 활성영역의 반도체층에 제 1, 제 2 불순물 영역을 포함한 트랜지스터를 형성하되, 상기 제 1 불순물 영역을 상기 돌출된 비트라인용 콘택플러그에 접속하여 형성하는 공정과,
    상기 트랜지스터 상측에 캐패시터가 형성하되, 상기 캐패시터를 상기 제 2 불순물 영역에 접속하여 형성하는 공정을 포함하는 DRAM 셀의 제조 방법.
  3. 제 2 항에 있어서,
    상기 절연막을 질화막 또는 산화막으로 형성하는 것을 특징으로 하는 DRAM 셀의 제조 방법.
  4. 제 2 항에 있어서,
    상기 도전층을 불순물이 도핑된 다결정 실리콘층으로 형성하는 것을 특징으로 하는 DRAM 셀의 제조 방법.
  5. 제 2 항에 있어서,
    상기 도전층을 불순물이 도핑된 제 1 다결정 실리콘층, 텅스텐(W) 실리사이드층 및 도핑된 제 2 다결정 실리콘층의 순으로 적층된 적층 구조물 또는 텅스텐(W) 실리사이드층과 도핑된 다결정 실리콘층의 순으로 적층된 적층 구조물로 형성하는 것을 특징으로 하는 DRAM 셀의 제조 방법.
  6. 제 2 항에 있어서,
    상기 층간절연막을 산화막으로 형성하는 것을 특징으로 하는 DRAM 셀의 제조 방법.
  7. 기판 상에 절연막과 도전층을 형성하는 공정과,
    비트라인 형성용 마스크를 사용한 사진식각 공정에 의해 상기 도전층을 식각하여 비트라인을 형성하는 공정과,
    비트라인용 콘택플러그 형성용 마스크를 사용한 사진식각 공정에 의해 상기 비트라인 상부부위를 식각하여 비트라인용 콘택플러그를 형성하되, 상기 비트라인보다 작은 폭을 갖는 원통형의 형상으로 상기 비트라인용 콘택플러그를 형성하는 공정과,
    상기 비트라인과 비트라인용 콘택플러그 측벽에 절연막 스페이서를 형성하는 공정과,
    상기 비트라인용 콘택플러그를 포함한 전면에 층간절연막을 형성하고, 이를 전면 식각하여 상기 비트라인용 콘택플러그를 돌출시키는 공정과,
    상기 돌출된 비트라인용 콘택플러그와 층간절연막 상에 반도체층을 형성하고, 이를 평탄화 시키되, 상기 반도체층을 상기 비트라인용 콘택플러그와 다른 도전형의 불순물 이온으로 도핑하여 형성하는 공정과,
    상기 반도체층의 소자분리 영역에 활성영역을 정의하는 소자분리막을 형성하는 공정과,
    상기 활성영역의 반도체층에 제 1, 제 2 불순물 영역을 포함한 트랜지스터를 형성하되, 상기 제 1 불순물 영역을 상기 돌출된 비트라인용 콘택플러그에 접속하여 형성하는 공정과,
    상기 트랜지스터 상측에 캐패시터가 형성하되, 상기 캐패시터를 상기 제 2 불순물 영역에 접속하여 형성하는 공정을 포함하는 DRAM 셀의 제조 방법.
  8. 기판 상에 절연막과 도전층을 형성하는 공정과,
    비트라인 형성용 마스크를 사용한 사진식각 공정에 의해 상기 도전층을 식각하여 비트라인을 형성하는 공정과,
    비트라인용 콘택플러그 형성용 마스크를 사용한 사진식각 공정에 의해 상기 비트라인 상부부위를 식각하여 비트라인용 콘택플러그를 형성하되, 상기 비트라인보다 작은 폭을 갖는 원통형의 형상으로 상기 비트라인용 콘택플러그를 형성하는 공정과,
    상기 비트라인과 비트라인용 콘택플러그 측벽에 절연막 스페이서를 형성하고, 상기 비트라인용 콘택플러그의 상부부위를 식각하는 공정과,
    상기 비트라인용 콘택플러그를 포함한 전면에 층간절연막을 형성하고, 이를 전면 식각하여 상기 비트라인용 콘택플러그를 돌출시키는 공정과,
    상기 돌출된 비트라인용 콘택플러그와 층간절연막 상에 반도체층을 형성하고, 이를 평탄화 시키되, 상기 반도체층을 상기 비트라인용 콘택플러그와 다른 도전형의 불순물 이온으로 도핑하여 형성하는 공정과,
    상기 반도체층의 소자분리 영역에 활성영역을 정의하는 소자분리막을 형성하는 공정과,
    상기 활성영역의 반도체층에 제 1, 제 2 불순물 영역을 포함한 트랜지스터를 형성하되, 상기 제 1 불순물 영역을 상기 돌출된 비트라인용 콘택플러그에 접속하여 형성하는 공정과,
    상기 트랜지스터 상측에 캐패시터가 형성하되, 상기 캐패시터를 상기 제 2 불순물 영역에 접속하여 형성하는 공정을 포함하는 DRAM 셀의 제조 방법.
  9. 기판 상에 절연막과 도전층을 형성하는 공정과,
    비트라인 형성용 마스크를 사용한 사진식각 공정에 의해 상기 도전층을 식각하여 비트라인을 형성하는 공정과,
    비트라인용 콘택플러그 형성용 마스크를 사용한 사진식각 공정에 의해 상기 비트라인 상부부위를 식각하여 비트라인용 콘택플러그를 형성하되, 상기 비트라인보다 작은 폭을 갖는 원통형의 형상으로 상기 비트라인용 콘택플러그를 형성하는 공정과,
    상기 비트라인용 콘택플러그를 포함한 전면에 층간절연막을 형성하고, 이를 전면 식각하여 상기 비트라인용 콘택플러그를 돌출시키는 공정과,
    상기 돌출된 비트라인용 콘택플러그 측벽에 절연막 스페이서를 형성하는 공정과,
    상기 돌출된 비트라인용 콘택플러그를 포함한 전면에 반도체층을 형성하고, 이를 평탄화 시키되, 상기 반도체층을 상기 비트라인용 콘택플러그와 다른 도전형의 불순물 이온으로 도핑하여 형성하는 공정과,
    상기 반도체층의 소자분리 영역에 활성영역을 정의하는 소자분리막을 형성하는 공정과,
    상기 활성영역의 반도체층에 제 1, 제 2 불순물 영역을 포함한 트랜지스터를 형성하되, 상기 제 1 불순물 영역을 상기 돌출된 비트라인용 콘택플러그에 접속하여 형성하는 공정과,
    상기 트랜지스터 상측에 캐패시터가 형성하되, 상기 캐패시터를 상기 제 2 불순물 영역에 접속하여 형성하는 공정을 포함하는 DRAM 셀의 제조 방법.
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