KR940010314A - 반도체장치 및 그의 제조방법 - Google Patents

반도체장치 및 그의 제조방법 Download PDF

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Abstract

이 발명은 반도체장치 및 그의 제조방법에 관한 것으로 트렌치(trench) 공정을 이용하여 소자분리영역(isolation region)과 커패시터(capacitor) 영역의 이분화를 실시함으로서 동일한 부위에 소자분리영역과 커패시터를 집적시켜 소자분리영역과 활성영역의 디자인 간격과 커패시터로 사용되는 면적을 최소화시킬 수 있다. 따라서 이 발명에 의하면 칩의 크기를 축소(shrink)할 수 있으므로 고집적화를 이룰 수 있고 또한, 간단한 제조 공정에 의해 트렌치 소자분리영역을 얻을 수 있게 되므로 고신뢰성을 갖추면서 고집적도로 배선을 형성할 수 있다.

Description

반도체장치 및 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도 (가) 내지 제3도 (바)는 이 발명의 일 실시예에 따른 반도체장치의 제조방법을 설명하는 제조공정도이다.

Claims (18)

  1. 소자분리영역과 캐패시터가 동일한 부위에 형성된 반도체장치에 있어서, 반도체 기판위에 매몰층, 에피택셜층, 베이스 영역과 에미터 영역 및 싱크접합 영역이 형성된 소자영역과; 상기 소자영역을 격리시키기 위해 양쪽에 형성된 트랜치와; 상기 트렌치 내부와 소자영역위에 접촉창을 갖는 제1산화막과; 상기 제1산화막위에 접축창을 갖는 소자분리용의 제1질화막; 상기 트렌치 내부와 상기 접촉창을 통하여 상기 에미터 영역위에 형성된 제1다결정 실리콘과; 상기 제1다결정 실리콘과 제1질화막위에 접촉창을 갖는 제2질화막과; 상기 트랜치내에 형성된 제2다결정 실리콘과; 상기 제2질화막과 제2다결정 실리콘위에 접촉창을 갖는 층간 절연용의 제2산화막과; 상기 제2산화막과 제2질화막에 형성된 접촉창을 통하여 상기 커패시터의 제1 및 제2다결정 실리콘과 트랜지스터의 에미터 다결정 실리콘 및 베이스 영역과 각각 연결되는 메탈전극을 구비하는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 베이스 영역은 고농도의 익스트린직 베이스 영역과 저농도의 인트린직 베이스 영역으로 구성된 반도체장치.
  3. 제1항에 있어서, 제1산화막은 절연용의 패드 산화막과 필드 산화막으로 구성된 반도체장치.
  4. 제3항에 있어서, 패드 산화막은 두께가 400∼600Å으로 된 반도체장치.
  5. 제3항에 있어서, 필드 산화막은 버즈비트(brid′s beak) 구조로 형성된 반도체장치.
  6. 제5항에 있어서, 필드 산화막은 두께가 5000∼7000Å로 된 반도체장치.
  7. 제1항에 있어서, 제1질화막은 두께가 800∼1200Å으로 된 반도체장치.
  8. 제1항에 있어서, 제1다결정 실리콘은 두께가 2000∼4000Å으로 된 반도체장치.
  9. 제1항에 있어서, 트랜치 내부에 형성된 제1다결정 실리콘은 커패시터의 제1플래이트로 된 반도체장치.
  10. 제1항에 있어서, 에미터 영역위에 형성된 제1다결정 실리콘은 트랜지스터의 에미터(emitter)로 된 반도체 장치.
  11. 제1항에 있어서, 제2질화막은 두께가 200∼500Å으로 된 반도체장치.
  12. 제1항에 있어서, 제2다결정 실리콘은 커패시터의 제2플래이트로 된 반도체장치.
  13. 제1항에 있어서 제2산화막은 두께가 5000∼7000Å으로 된 반도체장치.
  14. 소자분리영역과 커패시터를 동일한 부위에 형성하는 반도체장치의 제조방법에 있어서, 반도체 기판위에 매몰층과 에피택셜층을 형성하는 공정과; 사진식각 공정에 의해 소자영역을 격리시키기 위한 트렌치를 형성하는 공정과; 상기 트렌치를 형성한 결과적 구조의 전면에 제1산화막을 형성하는 공정과; 싱크영역을 정의하기 위해 포토레지스트 패턴을 마스크로 이온주입하는 공정과; 상기 제1산화막위에 소자분리용의 제1질화막을 형성하는 공정과; 컬렉터 활성영역과 베이스 활성영역 사이에 버즈비크 구조를 갖는 제1a산화막과 싱크접합영역을 형성하는 공정과; 제1베이스 영역을 정의하기 위해 포토레지스트 패턴을 마스크로 이온주입하는 공정과; 제2베이스 영역을 정의하기 위해 포토레지스트 패턴을 마스크로 하여 이온주입하는 공정과; 에미터가 형성될 영역을 정의하기 위해 포토레지스트 패턴을 마스크로 하여 이온주입하는 공정과; 에미터가 형성될 영역을 정의하기 위해 상기 제13질화막과 제1산화막에 접촉창을 형성하는 공정과; 에미터 영역 및 커패시터의 제1플래이트 형성을 위해 상기 결과적 구조의 전면에 제1다결정 실리콘을 침적하고 확산을 통하여 에미터 영역과 제1 및 제2베이스 영역을 형성하는 공정과; 상기 제1다결정 실리콘을 사진식각 공정으로 커패시터의 제1플래이트 및 에미터 다결정 실리콘 패턴을 형성하는 공정과; 상기 결과적 구조의 전면에 커패시터용의 제2질화막을 침적하는 공정과; 상기 트랜치 내에 제2다결정 실리콘을 충전하여 커패시터의 제2플레이트를 형성하는 공정과; 상기 결과적 구조의 전면에 층간 절연용의 제2산화막을 형성하는 공정과; 사진식각 공정으로 제2산화막과 제2질화막에 접촉창을 형성한 후 이 접촉창을 통하여 상기 커패시터의 제1 및 제2다결정 실리콘과 트랜지스터의 에미터 다결정 실리콘 및 베어스 영역과 각각 연결되는 메틸전극을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제14항에 있어서, 제1산화막은 열산화 공정에 의해 형성된 반도체장치의 제조방법.
  16. 제14항에 있어서, 제1a산화막과 싱크접합영역은 열산화 공정에 의해 동시에 형성된 반도체장치의 제조방법.
  17. 제14항에 있어서, 제1다결정 실리콘은 에미터 영역의 확산소스로 이용된 반도체장치의 제조방법.
  18. 제14항에 있어서, 제2산화막은 화학기상증착법(chemical vapor deposition)으로 형성된 반도체장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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